CN1392565A - 半导体存储装置 - Google Patents

Abstract

在模式寄存器(2)的寄存器电路(24)中存储特定自刷新模式时执行的刷新状态的数据。根据该寄存器电路(24)中存储的数据，决定刷新周期/区域，刷新控制电路(22)产生刷新需要的控制信号和刷新地址。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，尤其涉及需要刷新存储数据的半导体存储装置。更具体说，本发明涉及降低休眠模式等低功耗模式时的消耗电流的结构。

背景技术

半导体存储装置之一有DRAM(动态随机存取存储器)。该DRAM的存储器单元由1个电容和1个MIS晶体管(绝缘栅型场效应晶体管)构成。1位的存储器单元与4个晶体管和2个负载元件构成的SRAM(静态随机存取存储器)相比，存储器单元的占据面积小，位单价便宜。由于这些理由，DRAM作为大存储容量的存储装置被广泛使用。

DRAM按电荷形态在电容中存储数据，因此由于泄漏电流等，存储数据可能消失。从而，需要定期再写入该存储数据的刷新动作。

作为进行刷新的动作模式，通常有外刷新模式和自刷新模式。外刷新模式在通常动作时，即在对DRAM进行数据存取的动作模式时，停止该外部存取，从外部提供刷新指示(外刷新)。DRAM内部，根据该外刷新命令生成刷新地址和刷新控制信号，执行存储数据的刷新。

自刷新模式在对DRAM长期不存取的休眠模式等低功耗模式时，通过恋恋不舍的自刷新指示(自刷新命令)设定。该自刷新模式中，DRAM内部生成刷新定时和刷新地址，按规定间隔执行存储器单元数据的刷新。该自刷新模式时，要求消耗电流尽可能小。

原来的DRAM中，即便在自刷新模式时，按与权利刷新模式时执行的刷新相同的控制形式执行刷新。例如，在4存储单元构成中，在外刷新模式和自刷新模式之一中，对全部4个存储单元执行刷新。在各存储单元中，刷新的存储器单元行同时被设定为2行。

外刷新模式是在进行数据处理的通常动作模式时执行的刷新模式，与休眠模式等的低功耗模式不同，不要求那么低的消耗电流。另一方面，低功耗模式时，要求尽可能减小消耗电流。因此，在原来的刷新构成中，在低功耗模式时，出现不能满足要求的消耗电流条件的问题。尤其，在电池驱动的便携设备等的用途中，在这种低功耗模式时，仅要求数据保持，从电池寿命观点看，要求尽可能减小消耗电流。因此，在原来的刷新构成中，出现不能满足这种低消耗电流的问题。

刷新循环(对于全部存储器单元刷新1次要求的刷新次数)例如有4K刷新循环和8K刷新循环等，通过接合线将特定的垫片设定在规定电压电平的接合操作，将该刷新循环固定地设定。因此，动作环境改变、存储器单元的数据保持特性因动作温度上升等恶化时，该设定的刷新循环可能不能稳定的保持存储数据。

发明内容

本发明的目的是提供可降低低功耗模式时的消耗电流的半导体存储装置。

本发明的另一目的是提供可降低自刷新模式时的自刷新执行时的消耗电流的半导体存储装置。

本发明的又一目的是提供不恶化数据保持特性并降低刷新时的消耗电流的半导体存储装置。

本发明的再一目的是提供容易根据动作环境变更刷新执行状态的半导体存储装置。

本发明的第一方面的半导体存储装置包含具有多个存储器单元的存储器阵列和刷新该存储器阵列的存储器单元的存储数据的刷新电路以及存储设定存储器单元的刷新周期和区域至少之一的数据的寄存器电路。该寄存器电路响应于来自外部的寄存器设定指示信号存储来自外部的刷新指定数据。

本发明的第一方面的半导体存储装置还包括根据寄存器电路中存储的数据生成制定存储器阵列的刷新的存储器单元的刷新地址并提供给刷新电路且激活刷新电路的刷新执行控制电路。刷新指定数据最好包含指定成为存储器阵列的刷新对象的区域的数据。

本发明的第二方面的半导体存储装置包含具有每一个配置为行列状的多个存储器单元并且各自独立地驱动为选择状态的多个存储单元；刷新动作时，生成刷新多个存储单元的存储器单元的刷新地址的刷新地址发生电路。该刷新地址发生电路包含生成指定多个存储单元的刷新存储单元地址的电路。该刷新存储单元地址在低功耗动作模式时指定多个存储单元的一部分存储单元，在与该低功耗动作模式不同的模式时，指定多个存储单元全部。

本发明的第二方面的半导体存储装置还包含刷新执行控制电路，在刷新动作时，执行来自刷新地址发生电路的刷新地址指定的存储单元的存储器单元的刷新。

通过根据模式寄存器的存储数据设定在低功耗模式时执行的刷新的动作内容，在该低功耗模式时，刷新时使用的消耗电流与通常动作模式时执行的刷新动作时的消耗电流相比，可进一步减小。通过利用模式寄存器设定刷新的动作内容，可根据适用用途设定刷新执行内容，可灵活地根据动作环境变更/设定刷新动作内容。

多存储单元结构中，通过减少刷新时同时激活的存储单元数，与通常动作模式时执行的刷新相比，在进行数据保持的低功耗模式时执行的刷新的消耗电流进一步降低。

附图的简要说明

图1的1A和B是简略表示根据本发明的半导体存储装置的整体构成的图；

图2是简略表示图1A和1B所示的中央控制电路和模式寄存器的构成的图；

图3是表示图2所示的寄存器电路的构成一例的图；

图4是一览表示本发明的实施例1的自刷新模式和刷新模式设定数据的对应关系的图；

图5的5A~5D是简略表示图4所示的自刷新模式时按存储单元单位进行区域指定时的刷新区域的图；

图6的6A，6B是简略表示块单位的刷新执行时的刷新区域的图；

图7是简略表示本发明的实施例1的刷新控制电路的构成的图；

图8是简略表示图7所示的刷新地址发生电路的构成的图；

图9是简略表示图8所示的存储单元地址发生电路的构成的图；

图10是表示存储单元地址的分配的一例的图；

图11是表示图9所示的存储单元地址发生电路的动作的真值表；

图12是表示存储器块的块地址分配的一例的图；

图13是表示图12所示的块地址分配中的刷新块地址发生电路的构成的一例的图；

图14是简略表示内部地址发生部的构成的图；

图15是简略表示本发明的实施例1的电源控制部的构成的图；

图16是简略表示根据本发明的实施例2的刷新地址发生电路的构成的图；

图17是简略表示根据本发明的实施例2的刷新存储单元地址发生部的构成的图；

图18是简略表示根据本发明的实施例2的刷新块地址发生部的构成的图；

图19是简略表示根据本发明的实施例3的处理系统整体构成的图；

图20是表示存储器单元的数据保持特性对温度依赖性的图；

图21是表示本发明的实施例3的刷新指定数据设定源顺序的图；

图22是一览表示刷新设定数据的温度与刷新周期的对应的图；

图23是表示本发明的实施例3的寄存器电路的构成的一例的图；

图24是简略表示本发明的实施例3的刷新计时器的构成的图；

图25是简略表示图24所示的可变环状振荡器的构成的一例的图；

图26是简略表示图25所示的偏置电压发生电路的构成的图；

图27是表示本发明的实施例3的变更例1的刷新构成指定数据设定顺序的图；

图28是简略表示本发明的实施例3的变更例1的寄存器电路的构成的图；

图29是表示本发明的实施例3的变更例2的刷新构成指定数据的指定内容的图；

图30是简略表示本发明的实施例3的变更例2的寄存器电路的构成的图；

图31是简略表示本发明的实施例3的存储器控制器的构成一例的图；

图32是简略表示本发明的实施例4的刷新循环设定部的构成的图；

图33是表示图32所示的熔丝编程电路的构成的一例的图；

图34是简略表示本发明的实施例5的刷新控制电路的构成的图；

图35是表示根据本发明的实施例6的自刷新模式移动时的动作的流程图；

图36是表示根据本发明的实施例7的刷新控制电路的构成的一例的图；

图37是表示根据本发明的实施例8的半导体存储装置的主要部件的构成的图；

图38是简略表示图37所示的刷新控制电路的构成的图；

图39的39A和39B是简略表示本发明的实施例8的1个刷新循环的刷新执行块的构成的图；

图40是简略表示本发明的实施例8的刷新块发生部的构成的图；

图41是简略表示本发明的实施例8的刷新存储器块的构成的图；

图42是表示表示本发明的实施例8的存储单元地址分配的一例的图；

图43是简略表示本发明的实施例8的存储单元地址发生部的构成的图；

图44是简略表示本发明的实施例8的存储单元地址发生部的其他构成的图；

图45是简略表示本发明的实施例8的刷新存储器块的构成的图；

图46是简略表示本发明的实施例9的刷新存储单元地址发生部的构成的图；

图47是简略表示根据本发明的实施例10的半导体存储装置的电源电路的配置的图；

图48是表示图47所示的内部电源电路(VDC)的构成的一例的图；

图49是简略表示本发明的实施例10的自刷新模式指示信号发生部的构成的图；

图50是简略表示本发明的实施例10的刷新激活信号发生部的构成的图；

图51是表示本发明的实施例10的存储单元指定信号发生部的构成的一例的图；

图52是简略表示本发明的实施例10的阵列激活信号发生部的构成的图；

图53是简略表示本发明的实施例10的阵列激活信号发生部的构成的一例的图；

图54是简略表示本发明的实施例10的阵列激活信号发生部的另一构成的图；

图55是表示根据本发明的实施例10的半导体存储装置的阵列部的构成的图；

图56是表示本发明的实施例10的位线周边电路和本地控制电路的构成的一例的图；

图57是表示图56所示的主读出放大器激活信号发生部的构成的一例的图；

图58是简略表示本发明的实施例10的内部地址信号发生部的构成的图；

图59是简略表示本发明的实施例10的地址闩锁控制信号发生部的构成的图；

图60是表示图59所示的块地址亏待的构成的一例的图；

图61是表示图60所示的块地址控制电路的动作的定时图；

图62是表示根据本发明的实施例11的半导体存储装置的本地控制电路构成的一例的图；

图63是简略表示根据本发明的实施例12的半导体存储装置的存储器块的构成的图；

图64是简略表示图63所示的存储器子阵列的构成的图；

图65是表示根据本发明的实施例12的变更例的子块以及驱动器和子字驱动器的构成的一例的图；

图66是简略表示根据本发明的实施例13的半导体存储装置的不要不见的构成的图；

图67是表示本发明的实施例14的模式寄存器设置动作的定时图；

图68是简略表示图67所示的地址顺序的寄存器电路的构成的图；

图69是表示本发明的实施例14的模式寄存器设置动作的其他例的图。

发明的具体实施方式

(实施例1)

如图1A所示，简略表示出根据本发明的实施例1的半导体存储装置的整体构成的一例。图1A中，分别构成存储单元BK0-BK3的存储器阵列MA0-MA3在芯片上分散配置。分别对应于这些存储器阵列MA0-MA3，设置进行行选择和列选择等的存储单元控制电路3a-3d。对于这些存储单元控制电路3a-3d，在存储器阵列MA0-MA3，在中央部设置根据来自外部的命令EXCMD和来自外部的地址信号EXADD生成内部地址信号和内部控制信号的中央控制电路1。

该中央控制电路1激活相对根据特定外部地址信号EXADD中包含的存储单元的存储单元地址信号指定的存储单元设置的存储单元控制电路。因此，该图1A所示结构中，中央配置的中央控制电路1分别对存储单元控制电路3a-3d传送存储单元控制信号和内部地址信号。

与该中央控制电路1相邻设置模式寄存器2。该模式寄存器2在中央控制电路1的控制下在来自外部的命令EXCMD是模式寄存器设置命令时将外部地址信号EXADD的特定位作为动作内容特定数据存储。

在存储器阵列MA0-MA3中，按行列状配置存储器单元，这些存储器单元是需要周期地刷新其存储数据的DRAM单元。在模式寄存器2中，该刷新模式时，存储刷新的区域和刷新的执行周期等指定刷新构成的刷新构成指定数据。

通过该模式寄存器2中存储刷新构成指定数据，在内部自刷新模式时执行的刷新内容和通常动作模式时执行的外刷新的刷新内容不同，进一步降低要求低功耗的自刷新模式时的消耗电流。进行该刷新控制的电路如后面详细说明的那样，设置在中央控制电路1中。

图1B是简略表示根据本发明的实施例1的半导体存储装置的其他构成的图。图1B中，存储器阵列MAR0和MAR1配置在同一存储器底垫(matt)内，或者存储器阵列MAR2和MAR3配置在同一存储器底垫内。存储器阵列MAR0-MAR3分别构成存储单元BK0-BK3。分别对应这些存储器阵列MAR0-MAR3来设置存储单元控制电路13a-13d。

这些存储单元控制电路13a-13d一起在存储器底垫之一中设置中央控制电路10。该中央控制电路10根据来自外部的命令EXCMD和来自外部的地址信号EXADD，经内部总线14向存储单元控制电路13a-13d传送内部控制信号和内部地址信号。该中央控制电路10的构成与图1A所示的在中央部配置的中央控制电路1的构成相同。替代其，该中央控制电路1可以是对存储单元控制电路13a-13d分别按存储单元来仅传送传送存储单元激活信号，剩余的内部控制信号和内部地址信号相对这些存储单元控制电路13a-13d一起传送的结构。

对应该中央控制电路10来设置模式寄存器12。该模式寄存器12与图1A所示的模式寄存器2一样，存储刷新构成指定数据，设定在自刷新模式时执行的刷新内容。中央控制电路10包含的刷新控制电路根据该模式寄存器12中存储的刷新构成指定数据设定在自刷新模式时执行的刷新内容(周期、区域等)。

因此如图1B所示，中央控制电路10与在存储器阵列中间的中央位置配置的构成不同，在一侧配置的构成中，同样以存储单元为单位进行存取控制和刷新控制。下面的说明中，根据本发明的半导体存储装置中，可使用任一存储器阵列配置。

图2是简略表示图1A和图1B所示的中央控制电路1和10中包含的模式寄存器相关的部分的构成的图。图2中，中央控制电路1(10)包含接收来自外部的命令EXCMD和外部地址信号EXADD的规定位并产生激活指定的动作模式的动作模式指示信号的命令解码电路20和根据来自命令解码电路20的外刷新模式指示信号ARF和自刷新模式指示信号SRF来生成刷新动作需要的各种控制信号组RFCTL和刷新地址信号的刷新控制电路22。

该外刷新模式指示信号ARF在通常存取模式时，在进行刷新时从外部的存储器控制器提供。自刷新模式指示信号SRF在设定该系统为休眠模式等的长期停止处理的状态时，通过外部控制器提供自刷新命令来激活。

该命令解码电路20还在提供在模式寄存器2(12)中存储特定数据的模式寄存器命令时，激活模式寄存器设置模式指示信号MRS。

刷新控制电路22在后面详细说明其构成，包括决定刷新间隔的刷新计时器、生成刷新地址的刷新地址计数器以及生成决定刷新激活周期(刷新循环)的刷新行激活信号的电路。

模式寄存器2(12)包含来自命令解码电路20的模式寄存器设置模式指示信号MRS激活时，存储外部地址信号EXADD的规定位的寄存器电路24。根据该寄存器电路24中存储的数据决定刷新控制电路22的动作状态。即，设定刷新地址的变更范围、刷新周期和有无刷新的执行(深功率下降(deep power down)模式)等。

外部地址信号EXADD提供给地址输入缓冲器电路15，该地址输入缓冲器电路15根据外部地址信号EXADD提供内部地址信号INADD。该外部地址信号BXADD包含特定存储单元的存储单元地址信号。

图3是表示图2所示的寄存器电路24的构成的一例的图。图3中示出包含1位的外部地址信号ADDK的部分的构成。图3中，寄存器电路24包括在模式寄存器设置模式指示信号MRS和互补的模式寄存器设置模式指示信号ZMRS激活时启动并传送外部地址信号位ADDk的三态反相器缓冲器24a、反转经三态反相器缓冲器24a提供的信号来生成模式数据位MRDi的反相器24b和反转来自反相器24b的模式数据位MRDi来传送到经三态反相器缓冲器24a的输出的反相器24c。

三态反相器缓冲器24a在模式寄存器设置模式指示信号MRS和ZMRS为非激活状态时为输出高阻抗状态，该寄存器电路24通过反相器24b和24c闩锁该模式数据位MRDi。另一方面，在模式寄存器设置模式指示信号MRS和ZMRS为激活状态时，三态反相器缓冲器24a导通，根据外部地址信号位ADDk设定模式数据位MRDi。

该图3所示的寄存器电路24的构成中，反相器24c可以用与三态反相器缓冲器24a互补地激活的三态反相器缓冲器构成。该模式数据位MRDi可由初始设定到规定逻辑电平的复位晶体管设置。

图4是一览地表示模式寄存器2(12)中存储的模式数据位和指定的刷新的对应关系的图。3位的模式数据位(地址信号位ADDi，ADDj和ADDk)用作刷新构成指定数据。

地址信号位ADDi，ADDj和ADDk全部设定为“0”时，设定4存储单元自刷新模式。设定该4存储单元自刷新模式的情况下，如图5A所示，在各个存储单元BK0-BK3中，同时执行刷新。该4存储单元自刷新模式与外刷新时执行的刷新状态同样，设定为正常模式。

地址信号位ADDi，ADDj和ADDk设定为(0，0，1)时，设定2存储单元自刷新模式。该2存储单元自刷新模式中，如图5B所示，对存储单元BK0和BK1执行刷新。不对存储单元BK2和BK3执行刷新，因此保持在这些存储单元BK2和BK3中的数据在该低功耗模式时不能得到保证。

仅将存储单元BK0和BK1用作数据保持区域，通过仅对这些存储单元BK0和BK1同时执行刷新，与正常模式时一样，与对全部的存储单元BK0-BK3同时执行刷新时相比，可降低动作的电路数，相应地降低消耗电流。

地址信号位ADDi，ADDj和ADDk设定为(0，1，0)时，设定1存储单元自刷新模式。设定该1存储单元自刷新模式的情况下，如图5C所示，仅对存储单元BK0执行刷新。不对剩余的存储单元BK1-BK3执行刷新，因此该自刷新模式时(低功耗模式时)，数据不能得到保证。通过仅对存储单元BK0执行刷新，可进一步降低刷新时动作的电路数，相应地降低消耗电流。

地址信号位ADDi，ADDj和ADDk全部设定为“1”时，设定深功率下降模式。在该深功率下降模式的情况下，如图5D所示，由于停止对内部电路的电源供给，对存储单元BK0-BK3不执行刷新。即不能保持存储数据。

地址信号位ADDi，ADDj和ADDk设定为(0，1，1)时，设定MSB自刷新模式。该MSB自刷新模式的情况下，如图6A所示，存储单元BK0中，仅对半数的存储器块执行刷新。即，如图6A所示，各个存储单元BK0-BK3倍分割为多个存储器块MB0-MB15。这些存储器块MB0-MB15的每一个中，存储器单元按行列状排列。

通常存取模式时，仅对地址指定的存储器块进行行选择动作，剩余的非选择存储器块维持预充电状态。由此，降低通常模式时的消耗电流。该MSB刷新模式时，如图6A所示，存储单元BK0中，队上侧存储器块UMB中4个存储器块MB0-MB3以及下侧存储器块LMB中4个存储器块MB8-MB11执行刷新。对剩余的存储单元BK1-BK3不进行刷新，因此不能保证存储数据。

仅对存储单元BK0进行刷新与1存储单元自刷新模式同样。但是，该存储单元BK0中，仅对半数的存储器块进行刷新，因此可降低刷新次数，从而可延长刷新间隔。这样，与1存储单元自刷新模式相比，进一步降低自刷新模式时的平均直流消耗电流。该自刷新模式时，上侧存储器块UMB和下侧存储器块LMB的每一个中，选择1个存储器块，可对2个存储器块同时执行刷新。替代其，可仅对上侧存储器块UMB和下侧存储器块LMB中一侧的存储器块，即1个存储器块进行刷新。此时，1存储单元刷新模式和刷新次数相同，降低动作的电路数，降低消耗电流。任一情况下，与刷新整个存储单元BK0相比，可降低自刷新模式时的消耗电流。

地址信号位ADDi，ADDj和ADDk设定为(1，0，0)时，设定2MSB自刷新模式。设定该2MSB自刷新模式的情况下，如图6B所示，存储单元BK0中，对上侧存储器块UMB的2个存储器块MB0和MB1及下侧存储器块LMB的2个存储器块MB8和MB9执行刷新。不对其他存储器块执行刷新。对剩余的存储单元BK1-BK3不执行刷新。

因此，设定该2MSB自刷新模式的情况下，进一步降低刷新次数，延长刷新间隔，相应地可降低刷新时使用的电流量。

剩余的地址信号位ADDi，ADDj和ADDk的组合(1，0，1)和(1，1，0)保持下来，并保存来用于将来的模式扩张。

因此，该模式寄存器2(12)中存储设定自刷新模式时的刷新状态的刷新构成指定数据，通过根据该刷新构成指定数据设定在自刷新模式时进行的刷新内容，可根据使用环境设定最佳的自刷新模式，可降低该自刷新模式时的消耗电流。

图7是简略表示图2所示的刷新控制电路22的构成的图。图7中，刷新控制电路22包括根据自刷新模式指示信号SRF产生自刷新模式激活信号的自刷新模式激活电路30、根据来自该自刷新模式激活电路30的自刷新模式激活信号启动并按规定间隔生成刷新请求RREQ的刷新计时器31、根据来自刷新计时器31的刷新请求RREQ和外刷新模式指示信号ARF按单触发脉冲形式生成激活刷新动作的刷新激活信号REFRAS的刷新激活电路32、解码来自模式寄存器的刷新构成指定数据MRD<2：0>并特定指定的自刷新模式的解码信号φ的解码电路33、根据来自刷新激活电路32的刷新激活信号REFRAS更新其刷新地址并且根据来自解码电路33的刷新构成解码信号φ生成刷新地址RFADD的刷新地址发生电路34。

来自刷新激活电路32的刷新激活信号REFRAS决定字线选择期间(刷新周期)。刷新地址发生电路34根据解码电路33输出解码信号φ决定其地址发生区域，在该决定的刷新地址区域内，更新刷新地址RFADD。

图7中，信号路径未示出，但设定深功率下降模式的情况下，刷新计时器31未激活，自刷新模式激活电路30也未激活。

图8是简略表示图7所示的刷新地址发生电路34的构成的图。图8中，刷新地址发生电路34包括：根据来自解码电路33的解码信号φ产生分别指定存储单元BK0-BK3的存储单元指定信号BKS0-BKS3的存储单元指定信号发生电路40；根据来自解码电路33的MSB自刷新模式指定信号φ1MB和2MSB自刷新模式指定信号φ2MB，生成指定各存储单元的存储器块的刷新块地址RFBAD<3：0>的块地址发生电路41；包含响应于刷新激活信号REFRAS的激活更新其计数值的计数器，根据该计数器的计数值生成特定存储器块内的字线的字线地址WAD<n：0>的字线地址发生电路42。

根据该字线地址发生电路42中包含的地址计数器的计数递增信号，块地址发生电路41更新刷新块地址RFBAD<3：0>。因此1个存储器块中对全部的存储器单元结束刷新后，对下一存储器块执行刷新。

图9是表示图8所示的存储单元地址发生电路40的构成的一例的图。图9中，存储单元地址发生电路40包含：接收外刷新模式指示信号ARF和4存储单元自刷新模式指示信号φ4BK并生成刷新存储单元地址位RFBKA<1>的或电路40a；反转功率下降模式指示信号φPWD来生成互补的存储单元地址信号位ZRFBKA<1>的反相器40b；接收或电路40a的输出信号和2存储单元自刷新模式指示信号φ2BK来生成刷新存储单元地址位RFBKA<0>的或电路40c。从反相器40b生成刷新存储单元地址信号位ZRFBKA<0>。

图10是表示存储单元BK0-BK3和存储单元地址的对应的图。存储单元BK0-BK3中分别分配存储单元地址(0，0)、(0，1)、(1，0)和(1，1)。即，上位存储单元地址位RFBKA<1>为“0”时，指定存储单元BK0和BK1，上位存储单元地址位RFBKA<1>为“1”时，指定存储单元BK2和BK3。

图11是一览地表示图9所示的存储单元地址发生电路40中设定的自刷新模式和各存储单元地址信号位的逻辑电平的图。

指定外刷新模式或4存储单元自刷新模式的情况下，地址信号位RFBKA<1：0>和ZRFBKA<1：0>全部设定为H电平(逻辑电平)。因此，该状态中，上位和下位存储单元地址位一起成为选择状态，同时指定存储单元BK0-BK3。即，或电路40a和40c的输出信号为H电平，或该模式时，功率下降模式指示信号φPWD为L电平，该外刷新模式时和4存储单元自刷新模式时，将存储单元BK0-BK3全部驱动为选择状态。

指定2存储单元自刷新模式的情况下，2存储单元自刷新模式指示信号φ2BK为H电平，其他自刷新模式指示信号全部为L电平。因此，该状态中，刷新存储单元地址信号RFBKA<1>是L电平，剩余的刷新存储单元地址信号RFBKA<0>和ZRFBKA<1：0>是H电平。从而，上位存储单元地址位RFBKA<1>为“ 0”，下位存储单元地址位RFBKA<0>为选择状态，指定存储单元BK0和BK1。

指定1存储单元自刷新模式、MSB自刷新模式和2MSB自刷新模式的情况下，自刷新模式指示信号φ4BK、φ2BK为L电平，功率下降模式指示信号φPWD也为L电平。另外，外刷新模式指示信号ARF也为L电平。因此，该状态中，互补的刷新存储单元地址信号位ZRFBKA<1：0>都为H电平，刷新存储单元地址信号位RFBKA<1：0>都为L电平。这样，该状态中，指定存储单元地址(0，0)，指定存储单元BK0。

设定功率下降模式的情况下，功率下降模式指示信号φPWD为H电平，互补的刷新地址信号位ZRFBKA<1：0>都为L电平，其他的自刷新模式指示信号也都为L电平，因此相应地刷新存储单元地址信号位RFBKA<1：0>也都为L电平。从而，该状态中，存储单元未指定。功率下降模式时，截断内部电源的供给，不进行刷新，因此也可不进行存储单元指定。

指定功率下降模式时，利用该存储单元地址发生电路40产生的存储单元地址是任意地址的构成。同样，功率下降模式时，不执行刷新，不产生问题。

图12是表示1个存储单元的存储器块的块地址的分配的一例的图。图12中，存储单元BK(存储器阵列)包含16个存储器块MB0-MB15。通过最上位的存储单元地址信号位BAD<3>，指定上位存储器块或下位存储器块。上位存储单元地址信号位BAD<3>为“0”时，指定上位存储器块的存储器块MB0-MB7，最上位块地址信号位BAD<3>为“1”时，指定下位存储器块的存储器块MB8-MB15。

通过存储单元地址信号位BAD<2>在各个上位存储器块和下位存储器块中指定4个存储器块。存储单元地址信号位BAD<2>为“0”时，指定存储器块MB0-MB3和MB8-MB11，存储单元地址信号位BAD<2>为“1”(L电平)时，指定存储器块MB4-MB7和MB12-MB15。

存储单元地址信号位BAD<1>在由存储单元地址信号位BAD<2>指定的存储器块区域内指定2个存储器块。存储单元地址信号位BAD<1>为“0”时，指定存储器块MB0、MB1、MB4和MB5、MB8、MB9、MB12和MB13。存储单元地址信号位BAD<1>为“1”时，指定存储器块MB2、MB3、MB6、MB7、MB10、MB11、MB14和MB15。

通过最下位存储单元地址信号位BAD<0>指定偶数存储器块和奇数存储器块之一。

图13是表示图8所示的块地址发生电路41的构成的一例的图。图13中，块地址发生电路41包括：对来自字线地址发生电路42的计数递增指示信号CUP计数并生成计数值<3：0>的块地址计数器41a、接收MSB自刷新模式指示信号φMSB和2MSB自刷新模式指示信号φ2MSB的N或电路42a、接收2MSB自刷新指示信号φ2MSB的反相器42b、接收块地址计数器41a的计数值CNT<2>和N或电路42a的输出信号并生成刷新块地址信号位RFBAD<2>的与电路42c、接收计数值CNT<1>和与电路42c的输出信号并生成刷新块地址信号位RFBAD<1>的与电路42d。计数值CNT<3>和CNT<0>分别用作刷新块地址信号位RFBAD<3>和RFBAD<0>。

按存储单元为单位指定自刷新模式时，MSB自刷新模式指示信号φMSB和2MSB自刷新模式指示信号φ2MSB都为L电平。因此，N或电路42a和反相器42b的输出信号为H电平，与电路42c和42d作为缓冲器电路工作，块地址计数器41a的计数值CNT<3：0>用作刷新块地址信号位RFBAD<3：0>。

另一方面，指定MSB自刷新模式时，MSB自刷新模式指示信号φMSB为H电平，N或电路42a的输出信号为L电平。相应地，刷新块地址信号位RFBAD<2>固定在L电平(＝“0”)。另一方面，2MSB自刷新模式指示信号φ2MSB为L电平，与电路42b作为缓冲器电路动作。因此，块地址信号位BAD<2>固定在“0”，因此根据块地址计数器41a的计数值对存储器块MB0-MB3和MB8-MB11执行刷新。

另一方面，设定2MSB自刷新模式时，2MSB自刷新模式指示信号φ2MSB为H电平，N或电路42a和反相器42b的输出信号都为L电平，与电路42c和42d输出的刷新块地址信号位RFBAD<2>和RFBAD<1>都设定为L电平(＝“0”)。因此该状态中，对存储器块MB0、MB1、MB8和MB9执行刷新。

最上位的块地址信号位BAD<0>设为退缩状态，上位存储器块和下位存储器块的每一个中，将1个存储器块同时驱动到选择状态时，不需要使用来自该块地址计数器41a的计数值CNT<0>。块解码时，通常根据3位的存储单元地址BAD<2：0>生成特定存储器块的块选择信号。此时，通常动作模式时，1个存储单元中同时选择2个存储器块或在刷新模式时同时对2个存储器块刷新。

该图13所示的块地址计数器41a根据计数值CNT<3>生成刷新块地址信号位RFBAD<3>，在存储单元BK中，在指定的存储器块区域内将1个或2个存储器块驱动到选择状态来执行刷新。

图14是简略表示产生内部刷新地址的部分的构成的图。图14中，内部地址发生部包括根据刷新模式指示信号φREF选择来自刷新地址发生电路34的刷新地址信号RFADD和来自地址输入缓冲器电路15的内部地址信号INADD之一来提供给存储单元控制电路的多路复用器50。该刷新模式指示信号φREF在自刷新模式时和外刷新模式时被激活，多路复用器50在刷新模式时选择来自刷新地址发生电路34的刷新地址信号REFADD。

来自该多路复用器50的存储单元地址和块地址由中央控制电路解码，存储单元指示信号和块指示信号一起提供给对存储单元BK0-BK3设置的存储单元控制电路，剩余的字线地址一起提供给存储单元控制电路，选择存储单元的选择存储器块中，利用进行该字线地址的解码的构成。替代其，可以是向存储单元控制电路传送存储单元指示信号和块地址，在选择存储单元中进行块地址的解码。

对于字线地址，利用在中央控制电路中解码，一起向对存储单元BK0-BK3设置的存储单元控制电路传送预解码信号的结构。存储单元控制电路内可配置预解码字线地址的电路。

图15是简略表示电源电路的构成的图。图15中，电源电路包括：从外部电源电压EXVCC生成内部电源电压INVCC的内部电源电路52、根据功率下降模式指示信号PWD和刷新功率下降模式指示信号φPWD使内部电源电路52为非活性状态的电源控制电路58。向内部电源控制电路58提供接收刷新功率下降模式指示信号φPWD和自刷新指示信号SRF的与电路59的输出信号，作为刷新功率下降模式指示。与根据通常来自外部的功率下降命令激活的功率下降模式指示信号PWD不同。与电路59的输出信号和功率下降模式指示信号PWD之一激活时，电源控制电路58使内部电源电路52变为非活性。

从内部电源电路52向内部电源线54提供的内部电源电压INVCC由内部电路56消耗。该内部电路56包含存储单元控制电路和存储器阵列周边电路(读出放大器、下解码器)等。向命令解码七和输入缓冲器电路供给电源。提供该功率下降模式解除等的命令时，需要返回内部电源，因为需要时常监视命令。因此该功率下降模式时，可截断对刷新控制电路的电源供给。功率下降模式时存储数据的不执行刷新。

功率下降模式指示信号PWD从外部施加功率下降命令时被激活。功率下降模式指示信号φPWD在模式寄存器中由刷新构成指定数据设定。因此通过与电路59将自刷新模式指示信号SRF设为激活状态时，根据该模式寄存器中存储的刷新功率下降模式指示信号φPWD激活电源控制电路58，使内部电源电路52非激活。

该电源控制电路58例如由接收功率下降模式指示信号PWD和与电路59的输出信号的或电路构成，该或电路的输出信号为H电平时，停止对内部电源电路52供给外部电源电压EXVCC。或停止内部电源电压生成动作。该内部电源电路52例如是比较基准电压和内部电源电压，并根据其比较结果从外部电源电压EXVCC向内部电源线54供给电流的内部降压电路构成的情况下该比较电路在功率下降模式时非激活。

通过停止向内部电路56供给电源电压，在内部电源电路52和内部电路56中不产生电流消耗，可降低消耗电流。

如上所述，根据本发明的实施例1，根据设定在模式寄存器中的刷新构成指定数据特定刷新模式时执行的动作内容，在要求低功耗的自刷新模式时，使该刷新状态与外刷新模式时的不同，可降低消耗电流。

(实施例2)

图16是简略表示根据本发明的实施例2的刷新地址发生电路34的构成的图。图16中，该刷新地址发生电路34包括：产生正常模式时的刷新地址的正常刷新发生电路60；将存储在寄存器电路61中的数据作为刷新地址输出的寄存器电路61；接收外刷新模式指示信号ARF和4存储单元自刷新模式指示信号φ4BK的或电路62；根据或电路62的输出信号选择正常刷新发生电路60和寄存器电路61的输出地址信号之一来生成刷新地址RFADD的多路复用器63。

正常刷新发生电路60在外刷新模式时和4存储单元自刷新模式时指定全部存储单元，并且在选择存储单元中顺序指定规定数目的存储器块。另一方面，寄存器电路61中，在2存储单元自刷新模式、1存储单元自刷新模式、MSB自刷新模式和2MSB自刷新模式中，存储特定刷新的存储单元和存储器块的地址。

多路复用器63在或电路62的输出信号为H电平、外刷新模式或4存储单元自刷新模式执行时，选择来自正常刷新发生电路60的地址信号。另一方面，在其他自刷新模式时，多路复用器63对于刷新地址选择寄存器电路61的存储数据并生成刷新地址RADD。对于该多路复用器63，还提供MSB自刷新模式指示信号φMSB和φ2MSB。进行这些存储器块区域指定的情况下，根据这些指示信号φMSB和φ2MSB进行块地址位的选择。

图17是简略表示图16所示的刷新地址发生电路34的与存储单元地址相关的部分的构成的图。正常刷新发生电路60包含根据电源电压VDD生成正常刷新存储单元地址信号位NRFBAD<1：0>和互补的正常刷新存储单元地址信号位NZRFBAD<1：0>的正常刷新存储单元地址发生电路60a。该正常刷新存储单元地址发生电路60a可仅用配线构成，或通过缓冲器电路将电源电压VDD作为输入信号接收并产生这些正常刷新存储单元地址信号位NRFBAD<1：0>和NZRFBAD<1：0>。

寄存器电路61包含根据该存储数据生成互补的寄存器刷新存储单元地址信号位RRFBAD<1：0>和ZRRFBAD<1：0>的寄存器电路61a。该寄存器电路61a例如是在模式寄存器中包含的寄存器电路，在指定模式寄存器设定模式时，利用外部的特定地址信号或数据位，存储指定刷新存储单元的数据。该寄存器是2位的寄存器，各个1位寄存器电路生成互补数据。

选择电路63具有：根据来自图16所示的或电路62的选择信号SEL选择这些刷新存储单元地址信号位之一并生成刷新存储单元地址信号位RFBAD<1：0>和Z RFBAD<1：0>的选择电路63a。

因此，设定MSB自刷新模式、2MSB自刷新模式和2存储单元自刷新模式以及1存储单元自刷新模式时，一起使用地址信号位或数据位，通过在寄存器电路61a中设定存储单元地址，可将刷新的地址区域设定到希望的存储单元。

图18是简略表示图16所示的刷新地址发生电路34的指定存储器块的块地址发生部的构成的图。图18中，正常刷新发生电路60包含与图13所示的块地址计数器41a相同的构成的块地址计数器60b。从该块地址计数器60b生成4位的计数值CNT<3：0>。计数值CNT<3>和CNT<0>分别用作刷新块地址信号位RFBAD<3>和RFBAD<0>。

寄存器电路61包含生成寄存器块地址信号位RGAD<2>和RGAD<1>的2位的寄存器电路61b。多路复用器63包含：接收MSB自刷新模式指示信号φMSB和2MSB自刷新模式指示信号φ2MSB的或电路63b；根据该或电路63b的输出信号选择计数值CNT<2>和寄存器块地址信号位RGAD<2>之一并生成刷新块地址信号位RFBAD<2>的选择器63c；根据2MSB自刷新模式指示信号φ2MSB选择计数值CNT<1>和寄存器块地址信号位RGAD<1>之一并生成刷新块地址信号位RFBAD<1>的选择器63d。

自刷新模式指示信号φMSB和φ2MSB都为L电平，按存储单元为单位指定刷新区域时，选择器63c和63d选择来自块地址计数器60b的计数值CNT<2>和CNT<1>来生成刷新块地址信号位RFBAD<2>和RFBAD<1>。因此，该状态中，根据来自块地址计数器60b的计数值顺序指定存储器块。

另一方面，在设定MSB自刷新模式时，选择器63c选择来自寄存器电路61b的寄存器块地址信号位RGAD<2>并生成刷新块地址信号位RFBAD<2>。选择器63b在该状态中选择计数值CNT<1>并生成刷新块地址信号位RFBAD<1>。因此，在MSB自刷新模式中，存储器块地址信号位RFBAD<2>为根据寄存器电路61b中存储的数据固定的值，图12所示的地址分配中，上侧存储器块和下侧存储器块中指定4个存储器块。

另一方面，指定2MSB自刷新模式时，选择器63c和63d选择来自寄存器电路61b的寄存器块地址信号位RGAD<2：1>来生成存储器块地址信号位RFBAD<2：1>。因此，该状态中，在上侧存储器块和下侧存储器块中分别指定相邻的2个存储器块。

图18所示的构成中，可使用来自块地址计数器60b的计数值CNT<3>。该计数值CNT<3>有效时，指定上侧存储器块和下侧存储器块之一。计数值CNT<3>为退缩状态时，在上侧存储器块和下侧存储器块中同时选择存储器块，对2个存储器块同时执行刷新。

另外，根据刷新构成指定数据，刷新块地址信号位RFBAD<2>设定选择上侧存储器块和下侧存储器块之一的状态或同时选择上侧存储器块和下侧存储器块二者的状态。这若根据刷新构成数据对计数值CNT<3>设定选择器，则该构成容易实现。

如上所述，根据本发明的实施例2，是自刷新模式时，执行刷新的区域由模式寄存器的寄存器电路的存储数据设定的构成，可将希望的区域用作数据保持区域，根据应用，在特定存储单元中存储需要数据保持的数据，从而确实保持必要的数据。

(实施例3)

图19是简略表示根据本发明的实施例3的处理系统的构成的图。图19中，处理系统70包括：检测该系统的动作温度的温度检测电路71、根据该温度检测电路71的检测温度设定半导体存储装置73的自刷新模式时的刷新周期的存储器控制器72。

该存储器控制器72在通常动作模式时也对该半导体存储装置73进行存取动作和外刷新动作的控制。

半导体存储装置73在其内部设置的例如模式寄存器中包含的寄存器74中存储表示由温度检测电路71检测出的温度进行补偿的自刷新模式时的刷新周期的数据。

图20是表示存储器单元的数据保持时间和周边温度的关系。图20中，表示出存储容量不同的半导体存储装置的数据保持时间。纵轴表示数据保持时间，横轴表示温度。如该图20所示，随着周边温度上升，因热电子引起的泄漏电流增大，在任一存储容量的半导体装置中数据保持时间均减少。室温(25度)下，数据保持时间(中止时间)约为1E+03ms左右，而周边温度为85度时，该中止时间约为1E+02ms左右。这里E表示10的幂，例如1E+03表示10的3次幂。

因此，随着该周边温度上升，保持时间减少，从而为正确保持数据，在刷新模式时需要缩短刷新周期。该周边温度的检测由温度检测电路71进行。存储器控制器72按一览表表示该检测温度和刷新周期的对应关系。根据该对应关系，存储器控制器72在半导体存储装置73的寄存器74中作为刷新构成指定数据存储制定刷新周期的数据。

图21是表示设定该自刷新模式时的刷新周期数据的动作的定时图。图21中，特定的1位的地址信号EXADD<a>用作在自刷新模式时的刷新周期指定数据。

该半导体存储装置73是与时钟信号CLK同步动作的时钟同步型半导体存储装置，在该时钟信号CLK的上升沿，作为来自外部的命令CMD提供模式寄存器设置命令MRS，与此同时，将外部地址信号EXADD<a>设定为特定的逻辑电平A0来提供。连续提供2次模式寄存器设置命令MRS，通过地址信号位A0和A1生成刷新周期指定数据。

图22是一览表示自刷新模式时的周边动作温度和刷新周期的对应关系的图。图22中，2K刷新循环的刷新构成的外刷新模式时的周边温度为70度的条件下的刷新循环用作基准值。这里，为刷新全部的存储器单元的存储数据，4K刷新构成需要执行4K刷新循环，为刷新全部的存储器单元的数据，8K刷新构成表示出执行8K次刷新循环的构成。

如图22所示，4K刷新构成中，在4存储单元自刷新模式、2存储单元自刷新模式和1存储单元自刷新模式中，设定相同的刷新周期。动作温度为85、70、45和15度时，刷新周期设定为1/2倍、1倍、2倍和4倍。

在1个存储单元中，在对半数存储器块进行刷新的1MSB自刷新模式中，在4K刷新构成中，动作温度为85度时，设定为基本刷新周期，随着温度降低到70度和45度，其刷新周期设定为2倍、4倍。15度时，特别是不更新其刷新周期(设定为4倍)。分别将最大刷新周期设定为基本刷新周期的4倍。

该1MSB自刷新模式中，仅1个存储单元的半数存储器块被刷新，该刷新次数减半。因此，刷新周期在70度时设定为基本周期的2倍。存储器单元自身的刷新周期和在按存储单元为单位的自刷新模式相比没有变化，因此存储器单元的存储数据确实可被刷新。

在1个存储单元中，在刷新的存储器单元块数再次减半的2MSB自刷新模中，动作温度为85和70度的情况下，这些刷新周期分别设定为基本刷新周期的2倍和4倍。仅对1个存储单元的存储器块的1/4的存储器块进行刷新，这是由于刷新次数减半。

另一方面，8K刷新循环中，4存储单元构成和外刷新模式时，设定为4K刷新循环的1/2倍的刷新周期。在8K刷新循环中，与4K刷新构成相比，刷新次数变为2倍，因此其刷新周期减半。

2存储单元自刷新模式、1存储单元自刷新模式、1MSB自刷新模式和2MSB自刷新模式的刷新循环设定为与4K刷新构成对应的自刷新模式相同的刷新循环。这是由于设定8K刷新构成时刷新周期设定为2倍、降低消耗电流。该8K刷新设定时的自刷新模式时的刷新状态在后面详细说明。

图22中，刷新周期设定为1/2倍、1倍、2倍和4倍。如以下说明，利用2位的数据A1和A0设定刷新周期。

图23是简略表示该刷新周期设定数据的构成的图。如图23所示，作为一例，寄存器电路74包括提供模式寄存器设置命令时，顺序读取外部地址信号位EXADD<a>的寄存器电路74a和74b。这些寄存器电路74a和74b构成移位寄存器，分别顺序取得并传输从外部提供的数据。根据这2位的数据(A0，A1)设定刷新循环。

该寄存器电路74在施加模式寄存器设置命令和扩展模式寄存器设置命令时，取得分别提供的地址信号位EXADD<a>，并列生成数据位A1和A0。该结构中，在寄存器电路74中，配置为2个寄存器电路接收公共的地址信号位。

图24是简略表示刷新控制电路的构成的图。图24中，该刷新控制电路包括解码刷新循环指定数据位A0和A1的解码电路75和根据该解码电路75的输出信号变更刷新请求RREQ的发生周期的刷新计时器31。该刷新计时器31对应图7所示的刷新计时器31。

刷新计时器31包含：在刷新模式指示信号SRF激活时被激活，根据解码电路75的输出信号设定其振动周期的可变环状振荡器77；对可变环状振荡器77的输出信号计数并按其每一个规定值发出刷新请求RREQ的计数器79。该可变环状振荡器77的振荡周期设定为1倍、2倍、4倍和1/2倍，则如图22所示，通过对应各温度的刷新循环产生刷新请求。

图25是简略表示图24所示的可变环状振荡器77的构成的一例的图。图25中，可变环状振荡器77根据来自解码电路75的解码信号φD生成偏置电压VBP和VBN的偏置电压发生电路80、连接为环状的奇数级的反相器IV1-IVn、对应各个反相器IV1-IVn设置并根据来自偏置电压发生电路80的偏置电压VBP向对应的反相器IV1-IVn提供动作电流的P沟道MOS晶体管PQ1-PQn、对应各个反相器IV1-IVn设置并来自偏置电压发生电路80的偏置电压VBN对对应的反相器IV1-IVn的电流放电的N沟道MOS晶体管NQ1-NQn。

偏置电压发生电路80根据解码信号φD调整该偏置电压VBP和VBN的电压电平。这些电流源的MOS晶体管PQ1-PQn和NQ1-NQn的电流驱动能力分别由这些偏置电压VBP和VBN控制。反相器IV1-IVn的动作电流变为2倍时，相应地振荡周期高速化至1/2，相反，动作电流变为1/2倍时，振荡周期加长至2倍。因此，通过调整该偏置电压VBP和VBN，可变更可变环状振荡器77的振荡周期。

该可变环状振荡器77在激活自刷新模式指示信号SRF时被激活。此时，作为初级的反相器IV1设置接收自刷新模式指示信号SRF和反相器IVn的的输出信号的与非电路(自刷新模式指示信号SRF在激活时为H电平时)。

图26是表示图25所示的偏置电压发生电路80的构成的一例的图。图26中，偏置电压发生电路80包括：并列连接在电源节点和内部节点80a之间的P沟道晶体管MOS晶体管PT1-PT4、连接于节点80a和接地节点之间并其栅极连接于节点80a的N沟道晶体管MOS晶体管NT1、连接于节点80b和接地节点之间并其栅极连接于节点80a的N沟道晶体管MOS晶体管NT2、连接于节点80b和接地节点之间并其栅极连接于节点80b的P沟道晶体管MOS晶体管PT5。

MOS晶体管PT1-PT4的大小(沟道宽度和沟道长度的比W/L)分别设定为2∶1∶1/2∶1/4。因此这些MOS晶体管PT1-PT4的电流驱动能力设定为2∶1∶1/2∶1/4。MOS晶体管PT1-PT4的栅极上提供控制信号Zφ1/2、Zφ1、Zφ2、Zφ4，作为解码信号φD。刷新周期设定为基本刷新周期的1/2倍时，激活控制信号Zφ1/2(设定为L电平)。设定基本刷新周期时，激活控制信号Zφ1。将刷新周期设定为基本刷新周期的2倍时，激活控制信号Zφ2。将刷新周期设定为基本刷新周期的4倍时，激活控制信号Zφ4。

因此，节点80a上提供来自这些MOS晶体管PT1-PT4之一的电流。MOS晶体管NT1和NT2构成电流镜面电路，从而该MOS晶体管PT1-PT4之一供给的电流的镜面电流流经MOS晶体管NT2。与流经MOS晶体管NT2的电流相同大小的电流经P沟道MOS晶体管PT5提供。

该MOS晶体管NT2的节点，即节点80a的电压作为偏置电压VBN，提供给图5所示的MOS晶体管NQ1-NQn的栅极。另一方面，P沟道MOS晶体管PT5的栅极电压VBP提供给图25所示的P沟道MOS晶体管PQ1-PQn。因此，MOS晶体管PQ1-PQn和MOS晶体管PT5构成电流镜面电路，或者MOS晶体管NQ1-NQn和MOS晶体管NT1构成电流镜面电路。从而这些电流源晶体管PQ1-PQn和NQ1-NQn驱动由MOS晶体管PT1-PT4决定的电流。这样，构成振荡电路77的反相器IV1-IVn的动作电流通过偏置电压VBP和VBN来调整，相应地可变更环状振荡器77的振荡周期。

图26中，MOS晶体管PT1-PT4中，变更各个沟道宽度和沟道长度的比。替代其，使用如下结构：并列连接8个相同的大小的P沟道MOS晶体管，根据各个控制信号Zφ1/2、Zφ1、Zφ2、Zφ4将这些中的8个、4个、2个和1个设定为导通状态。通过使用或电路合成控制信号Zφ1/2、Zφ1、Zφ2、Zφ4，容易实现将这些多个电流源晶体管同时设定为导通状态的结构。该结构中，基本刷新周期由2个P沟道MOS晶体管设定。

MOS晶体管NT1和PT5的大小可用激光修整(trimming)，从而可调整流过这些MOS晶体管NT1和PT5的电流和生成的偏置电压VPNHVBN的关系。相应地，可微调整振荡电路的振荡周期，对应各个半导体存储装置的实际性能来对应数据位A0和A1正确设定刷新周期。

图26所示的MOS晶体管PT5和NT2的电流驱动能力是可用激光修整的。即，经熔丝元件将多个单位晶体管并列连接于节点80a和80b，分别通过熔丝编程调整这些MOS晶体管PT5和NT2的大小，变更偏置电压VBP和VBN。MOS晶体管NT1的电流驱动能力大时，节点80a的电压，即偏置电压VBN的电压电平降低相对来自MOS晶体管PT1-PT4支移的供给电流生成的电压电平，相应地，对应MOS晶体管NT1的大小可调整偏置电压电平。同样，通过修整MOS晶体管PT5的电流驱动能力，可微调整由MOS晶体管NT2的供给电流生成的偏置电压VBP的电压电平。

(变更例1)

图27是表示本发明的实施例3的变更例1的动作顺序的图。图27中，如前面说明的那样，由于输入该自刷新模式时的刷新周期设定数据，可使用模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS。该扩展模式寄存器设置命令EMRS用于存储与原来备有的模式寄存器不同的寄存器电路需要的数据。该模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS的指定内容部分重叠。即，可对相同寄存器电路使用模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS来设置数据。

本发明的实施例3的变更例1中，通过施加模式寄存器设置命令MRS，根据外部地址信号位EXADD<a>来设定下位位的刷新循环信号设定数据A0，根据扩展模式寄存器设置命令EMRS设定自刷新模式时的刷新循环设定数据的上位位A1。

图28是表示该变更例1的寄存器电路70的构成的一例的图。图28中，寄存器电路74包括：模式寄存器设置命令MRS施加时取得外部地址信号位EXADD<a>并生成刷新循环信号设定数据A0的寄存器电路74c和在扩展模式寄存器设置命令EMRS施加时取得外部地址信号位EXADD<a>并生成刷新循环信号设定数据A1的寄存器电路74d。

使用1位的外部地址信号位EXADD<a>容易正确地生成刷新循环信号设定数据A0和A1。该结构中，可变环状振荡器77的构成和对应的解码电路的构成可分别利用图24到图26所示的构成。

(变更例2)

图29是表示本发明的实施例3的变更例2的刷新循环指定数据的构成的图。图29所示结构中，设定刷新循环指定数据的顺序与图27所示的动作顺序相同。位A为“0”时，指定设为1/2倍，位A为“1”时，指定将其刷新循环设定为2倍。连续2次外部地址信号位EXADD<a>与该模式寄存器设置命令一起提供，其地址信号位值2次都为“0”，则刷新循环设定为1/4倍。另一方面，外部地址信号位EXADD<a>在施加该模式寄存器设置命令或扩展模式寄存器设置命令时，连续2次都设定为“1”时，刷新循环设定为4倍。

因此，对应动作温度，从基本刷新循环的1/2倍变更为基本刷新循环的4倍时，连续3次将该刷新周期指定数据设定为“1”，使得该刷新周期可扩大8倍，可设定希望的刷新循环。通过对这些刷新周期施加希望的次数的该位A，可实现希望的刷新周期。

图30是表示本发明的实施例3的变更例2的解码电路的构成的图。图30中，解码电路包括：接收模式寄存器设置命令MRS和地址位A的栅电路86、接收模式寄存器设置命令MRS和地址信号位A并生成移位指示信号RSFT的栅电路87、根据来自该栅电路86和87的移位指示信号LSFT和RSFT进行移位动作的双向移位寄存器85。地址信号位A为“0”时，来自栅电路86的左移位指示信号LSFT为H电平，双向移位寄存器85向左方向进行1次移位动作，将其振荡周期设定为1/2倍，缩短刷新间隔。另一方面，地址信号位A为“1”时，来自栅电路87的右移位指示信号RSFT为H电平，双向移位寄存器85向右方向进行移位动作，将环状振荡器的振荡周期设定为2倍，刷新间隔也变为2倍。

因此，根据该模式寄存器设置命令MRS，通过施加多次地址信号位A，在双向移位寄存器85中进行移位动作，可将希望的控制信号指示为激活状态。该双向移位寄存器85作为初始值将控制信号Zφ1设定为激活状态。

该模式寄存器设置模式指示信号也在施加扩展模式寄存器设置命令时被激活。

图31是简略表示外部的存储器控制器72的构成的一例的图。图31中，存储器控制器72包括：用一览地表示刷新循环和温度的对应关系的例如表ROM构成的循环/温度对应表90、存储表示半导体存储装置中设定的自刷新模式的数据的设定自刷新模式保持电路91、根据经接口电路93从外部提供的温度信息参考这些循环/温度对应表90和设定自刷新模式保持电路91生成模式寄存器设置命令并根据外部地址信号位EXADD生成设定自刷新循环的数据的控制电路92。

控制电路92在经接口电路93提供温度信息时，参考设定自刷新模式保持电路91检测出当前设定的自刷新模式，在循环/温度对应表中检测出应在对应的自刷新模式的温度中设定的自刷新循环。该检测出的刷新循环与设定刷新循环保持电路94中保持的当前的刷新循环不同时，控制电路92位新设定检测出的刷新循环而生成模式寄存器设置命令和地址信号位。从而，根据动作环境中周边温度，设定半导体存储装置的刷新循环的同时，可对应动作环境变更刷新循环。

控制电路92构成为：为设定刷新循环可生成2位的地址信号位A0和A1，或将1位的地址设定在“ 0”或“1”状态，对设定刷新循环保持电路94中设定的刷新循环输出2倍或1/2倍的数据。控制电路92对应解码该刷新指定数据的解码器的构成来适当设定。

如上所述，根据本发明的实施例3，构成为对应动作温度变更自刷新循环，不管动作温度如何，都可实现能够稳定保持数据的半导体存储装置。

(实施例4)

图32是简略表示根据本发明的实施例4的半导体存储装置的刷新控制电路的主要构成的图。图32所示构成中，设置将4K刷新构成的刷新循环作为刷新循环来设定刷新循环的熔丝编程电路100。因此，该图32所示构成中，刷新计时器31中包含的可变环状振荡器的振荡周期固定地设定。该熔丝编程电路100仅在自刷新模式指示信号SRF处于激活状态时将该控制信号/2、Zφ1、Zφ2和Zφ4设定为熔丝编程的状态。

另一方面，在自刷新模式指示信号SRF处于非激活状态的通常动作模式时，熔丝编程电路100为复位状态，设定在这些控制信号Zφ1/2、Zφ1、Zφ2和Zφ4全部为H电平的非激活状态。刷新计时器31具有前面实施例3的构成(参考图25和图26)，因此停止偏置电压及活动作，环状振荡器也停止动作。

通过利用该熔丝编程电路100，对应各个半导体装置的存储器单元的数据保持特性来设定刷新循环。通过仅在自刷新模式时将熔丝编程电路100设为动作状态，可降低通常动作模式时待机时的消耗电流。

图33是表示熔丝编程电路100的与1个控制信号Zφi相关的部分的构成的一例的图。图33中，熔丝编程电路100包括：反转自刷新模式指示信号SRF来生成互补的自刷新模式指示信号ZSRF的反相器100a、源极耦合电源节点并且接收反相器100a输出的互补的自刷新模式指示信号ZSRF的P沟道MOS晶体管100b、连接于MOS晶体管100b和模式100h之间的可熔断的环状元件(熔丝元件)100c、连接于节点100h和接地节点之间并且其栅极上接收来自反相器100a的互补的自刷新模式指示信号ZSRF的N沟道MOS晶体管100e、反转节点100h上的信号电位来生成控制信号Zφi的反相器100f、和根据控制信号Zφi选择地将节点100h耦合于接地节点的N沟道MOS晶体管100g。

通常动作模式时，自刷新模式指示信号SRF是L电平，来自反相器100a的互补的自刷新模式指示信号ZSRF是H电平。MOS晶体管100b和100e分别为断开状态、导通状态，节点100h保持接地电压电平。

从反相器100f输出的控制信号Zφi保持在H电平的非激活状态。

另一方面，自刷新模式指示信号SRF是H电平时，互补的自刷新模式指示信号ZSRF变为L电平，MOS晶体管100e为断开状态、MOS晶体管100b为导通状态，环状元件100c为熔断状态时，节点100h保持复位状态的L电平，控制信号Zφi保持H电平。此时，通过MOS晶体管100g节点100h耦合于接地节点，防止该节点100h为浮动状态。

另一方面，环状元件100c为导通状态时，节点100h经MOS晶体管100b和环状元件100c充电，来自反相器100f的控制信号Zφi为L电平，相应地MOS晶体管100g变为断开状态。因此，环状元件100c熔断时，控制信号Zφi在自刷新模式时为激活状态，设定刷新周期。仅熔断与刷新循环对应的环状元件就可对刷新计时器31的环状振荡器的振荡周期进行编程。

例如，以4K刷新循环构成的刷新周期为基准刷新循环，仅设定实际的刷新循环，容易对应该半导体存储装置的实际数据保持能力来设定刷新循环。

熔丝编程电路100输出的控制信号可将该刷新计时器输出的刷新请求的循环在4K刷新构成时的刷新循环设为基准，不比绍设定在1/2倍、1倍、2倍和4倍。例如，可设定1.5倍、2.5倍等的中间值的刷新循环。此时，电流源晶体管的大小也相应地设定到1.5倍等，从而可实现需要的刷新循环。

(实施例5)

图34是简略表示根据本发明的实施例5的刷新控制电路的构成的图，图34中，刷新控制电路22包括：自刷新功率下降模式指示信号φPWD和自刷新模式指示信号SRF和与电路110、与电路110的输出信号为L电平时导通并向刷新循环设定电路105提供电源电压VDD的电源晶体管111、与电路110的输出信号为L电平时导通并向刷新计时器31提供电源电压VDD的电源晶体管112。这些电源晶体管111和112由P沟道MOS晶体管构成。

刷新循环设定电路105是前面图24所示的解码电路75、图30所示的双向移位寄存器以及图32所示的熔丝编程电路100之一，生成设定自刷新模式时的刷新循环的解码信号φD。

刷新计时器31与前面图34所示的构成相同，包含可变环状振荡器和对该可变环状振荡器的输出信号计数的计数器。该计数器的计数值到达规定值后，产生刷新请求RREQ。

该刷新控制电路22还包括常常从电源节点供给电源电压VD，激活自刷新模式指示信号SRF时，启动刷新计时器31的自刷新模式激活电路30。该自刷新模式激活电路30在自刷新模式完成且自刷新模式指示信号SRF为非激活状态、在通常模式下该半导体存储装置移动的情况下，为防止刷新计时器31误动作，为在该自刷新模式完成时确实将刷新计时器31维持在非激活状态，常常接收电源电压VDD并监视自刷新模式指示信号SRF。

如图34所示，在自刷新模式中，寄存器电路中，指定功率下降模式时(参考实施例1)，与电路110的输出信号为H电平，停止向刷新循环设定电路105和刷新计时器31提供电源电压。该深功率下降模式时，由于内部不进行刷新，不必要发出刷新请求，可降低消耗电流。

自刷新模式中，指定存储器单元数据的刷新模式时，自刷新深功率下降模式指示信号φPWD为L电平，电源晶体管111和112维持导通状态，刷新循环设定电路105和刷新计时器31动作，根据设定的刷新循环启动刷新计时器31内的环状振荡器，按设定刷新请求RREQ的刷新间隔发出。

该图34所示的构成中，如虚线所示，使用的构成为：对刷新循环设定电路105提供自刷新模式指示信号SRF，在通常动作模式时，自刷新模式指示信号SRF为非激活状态时，将刷新循环设定电路105设为复位状态，该解码信号φD全部设定为非激活状态。

施加来自外部的功率下降命令时激活的功率下降模式指示信号PWD被激活时，设计这些电源晶体管111和112为非导通状态的结构。

如上所述，根据本发明的实施例5，指定自刷新模式时，在内部寄存器电路内设定深功率下降模式时，停止决定刷新循环的电路的电源供给，进一步降低该深功率下降模式时的消耗电流。

(实施例6)

图35是表示根据本发明的实施例6的半导体存储装置的自刷新模式移动时的动作的流程图。图35所示的动作流程由存储器控制器执行。首先，存储器控制器监测是否进入休眠模式(步骤ST1)。是否进入休眠模式通过例如处理器等在规定时间以上未执行处理的状态来决定。存储器控制器在设定该休眠模式时，向半导体存储装置发出外刷新命令(步骤ST2)。根据该外刷新命令，在半导体存储装置中，利用内部的刷新地址计数器执行存储器单元的存储数据的刷新。提供外刷新命令时，在该半导体存储装置内，在4个存储单元构成的情况下，对全部4个存储单元同时执行存储器单元的存储数据的刷新。

接着，存储器控制器判断是否对该半导体存储装置的全部存储器空间执行了刷新(步骤ST3)。如下进行全部存储器空间刷新完成的判断：例如象4K刷新循环或8K刷新循环那样，预先确定对全部存储器单元执行1次刷新需要的刷新循环数，根据该刷新结构，对发出的外刷新命令计数。

直到全部存储器空间刷新完成之前，都反复步骤ST2的发出外刷新命令。

全部的存储器空间的存储器单元的存储数据完成刷新后，接着，存储器控制器发出自刷新命令(步骤ST4)。根据该自刷新命令，半导体存储装置进入自刷新模式，按设定的自刷新模式执行刷新或设定到深功率下降模式。

接着，发出该自刷新命令后，存储器控制器监测是否解除休眠模式(步骤ST5)。是否解除休眠模式通过监测处理器等是否开始处理的执行来进行。

解除休眠模式时，存储器控制器发出自刷新退出命令，在半导体存储装置中完成自刷新模式。

发出该自刷新退出命令后，经过规定时间后，移动到正常模式(步骤ST7)。对半导体存储装置进行数据存取。发出该自刷新退出命令后规定时间设定到正常模式移动在半导体存储装置内，可以在该自刷新模式中在执行刷新动作的途中，在该半导体存储装置内，为的是等待确实在自刷新模式解除时移动到待机状态。

如图35所示，自刷新模式移动之前，集中刷新全部存储器空间，在自刷新模式移动之前，全部刷新该存储器单元的存储数据，在内部即便变更刷新循环也可确实保持数据。因此，在要求低消耗电流的低电流消耗模式中(自刷新模式)，可确实保持存储器单元的存储数据并且降低消耗电流。作为该内部消耗电流降低的构成，可利用前面实施例1到5的构成。

如上所述，根据本发明的实施例6，自刷新模式移动之前，执行全部存储器空间的存储器单元的存储数据，在以后的自刷新模式中，即便执行加速刷新周期等的低消耗电流模式的自刷新模式，也可确实保持存储数据。

(实施例7)

图36是简略表示根据本发明的实施例7的刷新控制电路的主要构成的图。在该图36所示的刷新控制电路中，包括：接收4存储单元自刷新模式指示信号φ4BK、2存储单元自刷新模式指示信号φ2BK和1存储单元自刷新模式指示信号φBK的或电路115、接收该或电路115的输出信号和MSB自刷新模式指示信号φMSB和2MSB自刷新模式指示信号φ2MSB的刷新计时器31。

该刷新计时器31的构成与图25或图26所示的构成相同，根据该或电路115的输出信号和自刷新模式指示信号φMSB以及φ2MSB变更包含在该刷新计时器31中的环状振荡器的振荡周期。即，按存储单元为单位指定刷新时，自刷新循环设定为第一刷新循环(例如基本刷新循环)。另一方面，指定MSB自刷新模式时，设定为基本刷新循环的2倍的循环。

另一方面，设定2MSB自刷新模式时，设定为基本刷新循环的4倍的循环。因此，如前面的图6E和图6F所示，即便随着刷新区域减半，刷新循环加长，刷新次数在MSB自刷新模式和2MSB自刷新模式时，与对存储单元整体进行刷新的构成相比，执行分别需要1/2、1/4倍的次数的存储器单元的刷新。

因此，分别将刷新周期加长为2倍和4倍，进行刷新的存储器单元的刷新的周期全部相同，确实保持存储数据。对应该自刷新模式构成，通过变更刷新循环，在MSB自刷新模式和2MSB自刷新模式中可降低消耗电流。

(实施例8)

图37是简略表示根据本发明的实施例8的半导体存储装置的主要构成的图。图37中，模式寄存器电路120中根据外部地址信号EXEVD的特定位设定指定8K刷新循环的8K自刷新指示信号REF8K。该模式寄存器电路120在施加模式寄存器设置命令MRS时，根据来自外部的地址信号EXADD的特定位设定8K自刷新循环。

来自该模式寄存器电路120的8K自刷新循环指示信号REF8K提供给刷新控制电路122。刷新控制电路122中设定4K刷新循环作为缺省值。即，在存储器单元阵列中，为进行1次对全部存储器单元的存储数据的刷新，要执行4K次刷新。

另一方面，该模式寄存器电路120中设定8K刷新循环，激活8K自刷新指示信号REF8K时，刷新控制电路122不变更其刷新周期，按8K刷新循环设定刷新的自刷新模式来执行。因此，该自刷新模式时，按刷新周期不变更的8K刷新构成进行刷新，因此1次刷新循环启动的存储器单元行数减半，执行刷新时的消耗电流降低。

图38是简略表示图37所示的刷新控制电路122的构成的图。该图38所示的刷新控制电路122中与图7所示的刷新控制电路22的构成存在以下的不同。即，对产生刷新地址REFADD的刷新地址发生电路34提供接收8K自刷新循环指示信号REF8K和自刷新模式指示信号SRF的与电路125的输出信号。该刷新地址发生电路34在自刷新模式时，在8K自刷新循环指示信号REF8K为激活状态的情况下，使该刷新地址REFADD的发生状态与通常的外刷新模式时不同。即，进行详细说明，则将处于退缩状态的刷新地址信号位在该8K自刷新模式指示信号REF8K为激活时设为有效状态，根据各个刷新地址位指定同时指定的2个块/行(字线)。

[选择存储器块的构成]

图39A是简略表示本发明的实施例7的正常模式时的选择存储器块的位置的图。这里，正常模式表示执行外刷新的模式和8K自刷新模式指示信号REF8K为非激活时的状态时的刷新模式。

图39A中，同时刷新存储单元BK0-BK3。该正常模式时的刷新中，从存储单元BK0-BK3的上侧存储器块UMB指定1个存储器块来刷新，或在下侧存储器块LMB中指定1个存储器块。因此，1个存储单元中，对2个存储器块同时执行刷新，总共对8个存储器块同时执行刷新。

图39B是简略表示设定8K刷新模式时的选择存储器块的位置的图。该图39B中，也同时对存储单元BK0-BK3执行刷新。该8K自刷新模式指示信号REF8K激活时，在存储单元BK0-BK3中选择1个存储器块来刷新。图39B中，在各个存储单元BK0-BK3中，表示对上侧存储器块UMB内的1个存储器块进行刷新的状态。也存在根据块地址，在下侧存储器块LMB中，选择1个存储器块，在各个存储单元BK0-BK3中执行刷新的情况。

因此，设定该8K刷新模式时，在各个存储单元BK0-BK3中指定1个存储器块来执行刷新，因此与正常模式相比，可减少同时选择的存储器块的数目，同时动作的读出放大器电路(未示出)等的刷新系统电路的数目也减半，可降低刷新动作时的消耗电流。

设定该8K刷新模式时，刷新周期也与4K刷新循环相同，该自刷新模式时的刷新循环相同，因此该自刷新模式时执行的刷新次数相同，与正常模式相比，可降低该自刷新模式时的消耗电流。

图40是表示刷新地址发生电路34的构成的一例的图。刷新块地址RFBAD<3：0>和存储器块的对应关系与图12所示的地址分配相同。图40中，刷新地址发生电路34包括：对字线地址计数器的输出计数放大信号进行计数的块地址计数器61b、接收块地址计数器61b的最上位计数值CNT<3>的反相器130、接收计数值CNT<3>和图38所示的与电路125的输出信号φ8K的或电路131、接收反相器130的输出信号和刷新控制信号φ8K的或电路132以及反转块地址计数器61b的下位位CNT<2：0>的反相器电路133。

从或电路131输出刷新块地址信号位RFBAD<3>，从反相器电路133输出互补的刷新块地址信号位ZRFBAD<3>。

计数值CNT<2：0>用作刷新块地址信号位RFBAD<2：0>，反相器电路133的输出信号用作互补的刷新块地址信号位ZRFBAD<2：0>。

因此，该图40所示构成中，设定8K刷新循环的情况下，在自刷新模式时，刷新控制信号φ8K为H电平，与非电路131和132作为反相器电路动作，刷新块地址信号位ZRFBAD<3>和RFBAD<3>根据块地址计数器61b的计数值CNT<3>变化。该情况下，如图39(B)所示，上侧存储器块UMB和下侧存储器块LMB之一倍指定，在指定的上侧或下侧存储器块内指定1个存储器块。

另一方面，正常模式时，该刷新控制信号φ8K为L电平，NAND131和132的输出信号为H电平，因此刷新块地址信号ZRFBAD<3>和RFBAD<3>都为选择状态的H电平，一起指定上侧存储器块UMB和下侧存储器块LMB。因此，该情况下，对下位刷新块地址信号位RFBAD<2：0>和ZRFBAD<2：0>指定的2个存储器块执行刷新。

[8K刷新循环时的选择存储器块的状态2]

图41是简略表示设定该8K刷新循环模式时的选择存储器块的位置的图。如图41所示，在存储单元BK0-BK3中，位于对角位置上的存储单元BK0和BK3同时被指定，在该指定的存储单元BK0和BK3中选择1个存储器块并执行刷新。在刷新循环中，选择存储单元BK1和BK2，在这些存储单元BK1和BK2中，分别选择1个存储器块来执行刷新。选择位于对角位置的存储单元并执行刷新。这样，防止了消耗电流在芯片上集中在一个部分上，在芯片上分散消耗电流的电路部分，防止了电源电压的消耗局部集中，可稳定供给电源电压(电源构成在后面说明)。该电路动作带来的发热也在芯片上分散，防止了局部集中使温度上升、电路误动作。

该状态中，正常模式时，如图39A所示，存储单元BK0-BK3中分别选择3个存储器块。

图42是表示该存储器程序选择状态2的存储单元的地址分配的一例的图。图42中，存储单元BK0分配存储单元地址(0，0)，存储单元BK1分配存储单元地址(1，1)。存储单元BK2分配存储单元地址(0，1)，对存储单元BK3分配存储单元地址(1，0)。因此，通过退缩上位的存储单元地址，可同时选择存储单元BK0和BK3或存储单元BK2和BK3并执行刷新。

图43是简略表示图42所示的存储单元地址分配中的刷新存储单元地址发生部的构成的图。图43中，刷新存储单元地址发生部包括：在两个输入上接收电源电压VDD并生成上位刷新存储单元地址信号位RFBKD<1>和ZRFBKD<1>的与电路140、响应于刷新激活信号RFRAS的下降沿进行计数动作的存储单元计数器141、反转存储单元计数器141的计数值CT的反相器142、接收存储单元计数器141的输出计数值CT和刷新控制信号φ8K并生成互补的下位刷新存储单元地址信号位ZRFBKD<0>的与非电路143、接收反相器142的输出信号和刷新控制信号φ8K并生成下位刷新存储单元地址信号位RFBKD<0>的与非电路144。

正常模式时，刷新控制信号φ8K为L电平。因此，来自该刷新存储单元地址发生部的位RFBK2<2：0>和ZRFBKD<1：0>全部为H电平，存储单元BK0-BK3全部指定。

另一方面，刷新控制信号φ8K为H电平时，与非电路143和144用作反相器，根据存储单元计数器141的计数CT变化下位存储单元地址信号位ZRFBKD<0>和RFBKD<0>。上位存储单元地址位常常为选择状态。因此，该下位存储单元地址信号位RFBKD<0>为“0”时，指定存储单元BK0和BK3，或者该下位刷新存储单元地址信号位RFBKD<0>为“1”时，指定存储单元BK1和BK2。由此，同时执行位于对角位置的存储单元。

该选择存储单元中指定存储器块的刷新块地址发生部的构成可利用图40所示的刷新块地址发生部的构成。

[存储单元地址的分配的变更例]

图44是表示该存储单元地址的分配的变更例的图。图44中，对存储单元BK0分配存储单元地址(0，0)、对存储单元BK1分配存储单元地址(1，1)、对存储单元BK2分配存储单元地址(1，0)、对存储单元BK3分配存储单元地址(0，1).、。该图44所示的存储单元地址的分配的情况下，通过使下位的存储单元地址位为退缩状态，可将位于对角位置的存储单元同时驱动为选择状态。例如，若存储单元地址为(0，X)，指定存储单元BK0和BK3，存储单元地址为(1，X)，同时指定存储单元BK1和BK2。这里，X是任意状态(退缩状态)。

该图44所示的存储单元地址分配的情况下，图43所示的存储单元地址发生部的构成中，更换上位存储单元地址位和下位存储单元地址位，使得该图44所示的存储单元地址的分配中同时指定位于对角位置的存储单元。

[变更例3]

图45是简略表示本发明的实施例8的变更例3的设定8K刷新循环时的选择存储器块的配置的图。图45中，位于对角位置的2个存储单元同时被选择。选择存储单元中在上侧存储器块UMB和下侧存储器块LMB中选择1个存储器块来执行刷新。图45中，表示刷新存储单元BK0和BK3时的选择存储器块的一例。

正常模式时，如图39A所示，分别选择存储单元BK0-BK3，在各个选择存储单元中，在上侧存储器块UMB和下侧存储器块LMB中选择1个存储器块来执行刷新。

设定8K自刷新循环时，由于选择存储单元数减半，可降低刷新时的消耗电流。作为进行该图45所示的存储单元选择的构成，可利用图43所示的存储单元地址发生电路。刷新块地址发生电路和刷新字线发生电路使用通常的刷新地址计数器来构成。将刷新地址计数器的上位的3位用作存储器块指定地址，将下位刷新地址计数器的下位计数器位用作字线地址。

如上所述，根据本发明的实施例8，可将8K刷新循环设定在模式寄存器中，设定该8K自刷新循环时，与正常模式不同，选择存储单元数减半。由此，刷新执行时的动作电路数减半，可降低消耗电流。

通过在自刷新模式时选择位于对角位置的存储器阵列，电流消耗区域分散，防止了由于电流消耗的局部集中引起的电路误动作。

(实施例9)

图46是简略表示根据本发明的实施例9的存储单元地址发生部的构成的图。图46中，刷新存储单元地址发生部包括：接收电源电压VDD并生成互补刷新存储单元地址RFBKD<0>和ZRFBKD<0>的与电路150、响应于刷新激活信号RFIS的非激活进行计数动作的存储单元计数器151、反转存储单元计数器151的输出计数CT来生成互补的刷新存储单元地址信号位ZRFBKD<1>的反相器152。存储单元计数器151的计数CT用作刷新存储单元地址信号位RFBKD<1>。

该图46所示的存储单元地址发生部的构成的情况下，如图45所示，自刷新模式和外刷新模式之一的情况下，同时选择位于对角位置的存储单元。对选择的存储单元选择2个存储器块并执行刷新。因此，自刷新模式和外刷新模式之一的情况下，选择相同数目的存储器块并执行刷新，不需要通过自刷新模式和外刷新模式变更刷新状态，刷新控制构成简化了。

图46所示的刷新存储单元地址发生部的构成中，对存储单元BK0-BK3的存储单元地址分配利用图44所示的存储单元地址的分配。利用图42所示的存储单元地址的分配的情况下，图46所示的存储单元地址发生部的构成中，上位位和下位位可交换。

如上所述，根据本发明的实施例9，外刷新模式和自刷新模式时，刷新的存储单元数为全体的一半，该刷新模式时动作的电路数减半，可降低消耗电流。不需要通过自刷新模式和外刷新模式变更刷新状态，刷新控制构成简化了。

(实施例10)

图47是简略表示根据本发明的实施例10的半导体存储装置的电源配置的图。图47中，分别对应存储单元BK0-BK3设置内部电源电路(VDC)PG0-PG3。内部电源电路(VDC)降低外部电源电压生成内部使用的电源电压，即周边电源电压和存储器电源电压。这些内部电源电路PG0-PG3耦合于分别对应存储单元BK0-BK3配置的电源线PS0-PS3，传送分别生成的内部电源电压。这些内部电源线PS0-PS3相互耦合。

分别对应该存储单元BK0-BK3设置内部电源电路。通过存储单元动作时使最近的内部电源电路(VDC)动作，高速响应于内部电源电压的变动供给电流抑制内部电源电压(阵列电源电压和周边电源电压)的变动。通过分别连接这些电源线PS0-PS3，电源线的相对寄生电容增大，可稳定地供给电源电压。

图48是表示内部电源电路(VDC)PG0-PG3的构成的一例的图。图48中，代表性地示出1个内部电源电路(VDC)PGi的构成。图48中，内部电源电路PGi包括：比较激活时内部电源线PSi上的内部电源电压INVDD和基准典雅VREF的比较电路160、根据比较电路160的输出信号从接收外部电源电压EXVDD的外部电源节点向内部电源线Psi供给电流的电流驱动晶体管162、接收刷新激活信号REFRAS和阵列激活信号RASi的或电路164、在或电路164的输出信号为H电平时导通并形成对比较电路160的电流路径来激活比较电路160的电流源晶体管166。电流驱动晶体管162是P沟道MOS晶体管构成的，电流源晶体管166是N沟道MOS晶体管构成的。

刷新激活信号REFRAS是对全部存储单元执行刷新时激活的信号，该刷新激活信号REFRAS为激活状态期间，在选择存储器块中执行刷新。即，通过该刷新激活信号REFRAS决定在刷新时选择字线期间。另一方面，阵列激活信号RASi是通过组合存储单元指定信号和来自外部的指示阵列激活的激活命令而生成的信号，对各个存储单元激活。即，通常存取模式时，对外部地址信号指定的存储单元激活阵列激活信号RASi。

因此，刷新模式时，或电路164的输出信号在全部存储单元中为H电平，对全部存储单元设置的内部电源电路(VDC)PG0-PG3全部被激活而动作。因此，在存储单元BK0-BK3选择位于对角位置的存储单元并执行刷新时，稳定地供给电源电压并执行刷新动作。

另一方面，在通常存取模式中仅使对选择存储单元设置的内部电源电路(VDC)动作，使得稳定地对选择存储单元供给电源电压并且对非选择存储单元停止电源电压供给，降低消耗电流。

该图47所示的电源配置中，存储单元BK0-BK3中电源线按网状配置在存储器阵列上。表示出内部电源电路(VDC)集中配置在这些存储单元BK0-BK3之间的中央区域上，但这些内部电源电路(VDC)可分别对应存储单元BK0-BK3分散配置。

内部电源电路PG0-PG3可具有将内部电源电压INVDD电平移动而和基准电压Vref比较的构成。

如上所述，根据本发明的实施例10，对应存储单元配置内部电源电路，在刷新模式时，是使全部的内部电源电路动作的构成，可稳定进行刷新动作。

通常模式时的外刷新中，对全部存储单元执行刷新，因此该外刷新时，激活刷新激活信号REFRAS，从而对全部存储单元配置的内部电源电路(VDC)PG0-PG3动作。

[内部控制信号发生部的构成]

图49是简略表示产生自刷新模式指示信号SRF的部分的构成的图。图49中，自刷新模式指示信号发生电路170接收来自外部的自刷新进入命令SREF并激活自刷新模式指示信号SRF，响应于自刷新退出命令SRFEXT使自刷新模式指示信号SRF非激活。该自刷新模式指示信号发生电路170设置在图1A和1B所示的中央控制电路上，例如由设置/复位双稳态多谐振器(flip flop)构成。提供自刷新进入命令SREF时，该自刷新模式指示信号SRF被激活，提供表示自刷新模式结束的自刷新退出命令SRFEXT后，自刷新模式指示信号SRF非激活。

该自刷新模式指示信号发生电路170对应图2所示的命令解码电路20。

图50是简略表示产生刷新激活信号REFRAS的刷新激活电路32(参考图7)的构成的图。图50中，刷新激活电路32包括：接受外刷新命令AREF和刷新请求RREQ的或电路172、根据或电路172的输出信号φref将单触发脉冲信号作为刷新激活信号REFRAS输出的单触发脉冲发生电路174。该单触发脉冲发生电路174输出的刷新激活信号REFRAS的时间宽度预先规定。

该单触发脉冲发生电路174可一起设置在存储单元BK0-BK3中，或分别对应存储单元BK0-BK3来配置。

图51是简略表示产生存储单元指示信号的部分的构成的图。图51中，存储单元指示信号发生部包括：根据选择信号φSEL选择刷新存储单元地址信号RFBKD和来自外部的存储单元地址信号EXBKD之一的多路复用器(MUX)176、解码来自多路复用器176的存储单元地址信号并激活存储单元指示信号φBK0-φBK3之一的存储单元解码器178。该存储单元指示信号φBK0-φBK3分别指定存储单元BK0-BK3。选择信号φSEL在外刷新模式时以及自刷新模式时被激活，激活时使多路复用器176选择刷新存储单元地址信号RFBKD。

该存储单元解码器178配置在图1A和1B所示的中央控制电路中。

图52是简略表示激活各存储单元的行选择动作的阵列激活信号的部分的构成的图。图52中，阵列激活电路180提供存储单元指示信号φBKi和指示行选择的行激活命令RACT时，激活对应的阵列激活信号RASi，提供存储单元指示信号φBKi和指示行选择动作完成的预充电命令PRG时，非激活该阵列激活信号RASi。

该阵列激活电路180设置在中央控制电路中，对各个存储单元传送阵列激活信号RASi。替代其，该阵列激活电路180可设置在对应各个存储单元设置的存储单元控制电路内。即，是这种结构：表示行激活的行激活指示信号RACT和指示行选择完成的预充电命令PRG一起提供给全部的存储单元，在各个控制电路内根据存储单元指示信号φBKi激活对应的阵列激活信号RASi。

根据该阵列激活信号RASi，开始在内部进行行选择动作(通常动作模式)。

图53是简略表示各存储单元上设置的阵列激活信号发生部的构成的图。图53中，阵列激活信号发生部包括接收存储单元指示信号φBKi和刷新激活信号REFRAS的与电路182、接收阵列激活信号RASi和与电路182的输出信号并生成阵列激活信号ROACTi的或电路183。

自刷新模式时，刷新激活信号REFRAS和存储单元指示信号φBKi都为激活状态时，与电路182的输出信号为激活状态，对应的存储单元中行阵列激活信号ROACTi被激活。

另一方面，在进行外部存取的通常动作模式时，根据正常阵列激活信号RASi激活阵列激活信号ROACTi。

存储单元指示信号φBKi在刷新激活信号REFRAS为H电平期间为闩锁状态。

替代图53所示结构，图50所示的单触发脉冲发生部174设置在存储单元控制电路内，刷新激活信号REFRAS根据存储单元指示信号φBKi在各存储单元内生成。

即，如图54所示，根据接收存储单元指示信号φBKi和刷新信号φREF的与电路185的输出信号由单触发脉冲发生电路187生成单触发脉冲信号。从该单触发脉冲发生电路187对存储单元生成刷新激活信号REFRAS。对其对应的存储单元的阵列激活信号ROACTi由接收存储单元刷新激活信号RFRASi和正常阵列激活信号RASi的与电路180生成。

该图54所示构成中配置在对应各个存储单元设置的存储单元控制电路内。利用该图54所示构成可在各存储单元内根据存储单元指定信号φBKi选择地进行刷新动作。

图55是表示存储器块的构成的图。图55中，简略表示出对应存储器块MBa的1列存储器块的部分的构成。图55中，存储器块MBj包含按行列状排列的存储器单元MC。对应存储器单元MC的各列配置位线BL和ZBL对。对应存储器单元的各行配置子字线SWL。图55中代表性地表示出对应子字线SWL和位线BL2的交叉部配置的存储器单元MC。

存储器单元MC包括：存储信息的电容器MQ和响应于子字线SWL上的信号电位将存储器电容器MQ耦合于位线BL的存取晶体管MT。存取晶体管MT由N沟道MOS晶体管构成。

对位线BL和ZBL设置在位线均衡指示信号BLEQj激活时将这些位线BL和ZBL预充电到规定电压Vb1电平并均衡的位线预充电/均衡电路BPE、根据位线分离指示信号BLIj将位线BL和ZBL耦合于公共位线CBL和ZCBL的位线分离栅BIG。

位线预充电/均衡电路BPE包含：在位线均衡指示信号BLEQa为H电平时导通，向位线BL和ZBL传送预充电电压Vb1的N沟道MOS晶体管T1和T2、响应于位线均衡指示信号BLEQa为H电平时导通并电短路位线BL和ZBL的N沟道MOS晶体管T3。

位线分离栅BIG包括在位线分离指示信号BLIj为H电平时将位线BL和ZBL连接于短路位线CBL和ZCBL的N沟道MOS晶体管T4和T5。

公共位线CBL和ZCBL经位线分离栅(未示出)耦合于未示出的相邻的存储器块MB(j+1)的位线。公共位线CBL和ZCBL上设置读出放大器SA，响应于读出放大器激活信号SPN激活，差动放大公共位线CBL和ZCBL的电位并进行闩锁。

选择了存储器块MBj时，位线均衡指示信号BLEQj为非激活状态，位线预充电/均衡电路BPE非激活，位线BL和ZBL用预充电电压Vb1电平变为浮动状态。接着，子字线SWL被驱动到选择状态，存取晶体管MT导通，位线BL上传送存储在存储器电容MQ的电荷。位线分离栅BIG处于导通状态，位线BL和ZBL耦合于公共位线CBL和ZCBL。该位线BL上读出的存储器单元MC的存储数据传送到公共位线CBL时，激活读出放大器激活信号SPN，读出放大器SA差动放大公共位线CBL和ZCBL的电压。

位线ZBL上不连接存储器单元，因此位线ZBL和公共位线ZCBL维持预充电电压Vb1。

该读出放大器SA完成读出动作后，进行行选择动作，对选择存储器单元进行数据的读出/写入。

图56是简略表示与个存储单元的2个存储器块MBj和MBj+1相关的部分的构成的图。图56中，存储器块MBj和读出放大器带SABj之间设置位线均衡电路BEKj和位线分离电路BIKj。位线均衡电路BEKj包含图55所示的位线预充电/均衡电路BPE，位线分离电路BIKj包含图55所示的位线分离栅BIG。读出放大器带SABj包含图55所示的读出放大器SA。该读出放大器带SBBj中在1列上配置读出放大器SA。因此，在位线均衡电路BEKj中在1列上也配置位线预充电/均衡电路BPE，位线分离电路BIKj中1列上也配置位线分离栅BIG。即，利用该交互配置型共享读出放大器构成。

读出放大器带SABj和存储器块MBj+1之间配置位线分离电路BIKj+1和位线均衡电路BEKj+1。位线分离电路BIKj+1中配置分离存储器块MBj+1的位线对和读出放大器带SABj的读出放大器的位线分离栅。位线均衡电路BEKj+1中配置对存储器块MBj+1的位线对进行预充电并均衡的位线预充电/均衡电路。

对应各读出放大器带配置本地行控制电路，以按存储器块为单位控制这些位线周边电路。

该本地行控制电路包括：接收阵列激活信号ROACTi和存储器块指定信号φBSj并生成位线均衡指示信号BLEQj来提供给位线均衡电路BEKj的与非电路200、接收阵列激活信号ROACTi和存储器块指定信号BSj+1并生成位线分离指示信号BLIj来提供给位线分离电路BIK的与非电路201、接收存储器块指定信号φBSj+1的或电路202、接收或电路202的输出信号和主读出放大器激活信号SPNi并生成读出放大器激活信号SPN来提供给读出放大器带SABj的与电路203、接收存储器块指定信号φBSj和阵列激活信号ROACTi生成位线分离指示信号BLIj对1来提供给位线分离电路BIKj+1的与非电路204、接收存储器块指定信号φBSj+1和阵列激活信号ROACTi并生成位线均衡指示信号BLEQj+1来提供给位线均衡电路BEKj+1的与非电路205。

与电路200、201、204和205分别具有电平变换功能，将周边电源电压电平的振幅的信号变换为高电压电平的振幅信号。位线分离栅BIG也连接防止产生阈值电压损失并且是低电阻的与读出放大器电路对应的位线BL和ZBL。位线预充电/均衡电路中也减小预充电和均衡用的MOS晶体管的电阻值，将位线BL和ZBL高速驱动为中间电压电平。

存储器块指定信号φBSj表示存储器块MBj指定，存储器块指定信号φBSj+1表示存储器块MBj+1选择。

该图56所示的本地行控制电路构成中，待机状态时，阵列激活信号ROACTi为L电平，位线均衡指示信号BLEQj和BLEQj+1以及位线分离指示信号BLIj和BLIj+1为高电压电平H电平。因此，通过图55所示的位线预充电/均衡电路BPE，存储器块MBj和MBj+1的各列预充电到预充电电压Vb1电平并均衡。位线分离电路BIKj和BIK-1中，位线分离栅BIG为导通状态，存储器块MBj和MBj+1的各位线耦合于读出放大器带Sabj+1的对应的读出放大器。

激活阵列激活信号ROACTi时，与非电路200、201、204和205作为反相器动作。选择存储器块MBj时，存储器块指定信号φBSj为H电平，另一方面，存储器块指定信号φBSj+1维持L电平。因此，来自与非电路200的位线均衡指示信号BLEQj为L电平，通过位线均衡电路BEKj的存储器块MBj的位线预充电/均衡动作停止。另一方面，位线分离指示信号BLIj由于存储器块指定信号φBSj+1为L电平而维持在高电压电平的H电平，位线分离电路BIKj处于导通状态。

对于位线分离电路BIKj+1，位线分离指示信号BLIj+1由于存储器块指定信号φBSj为H电平而变为L电平，该位线分离电路BIKj+1为非导通状态，读出放大器带SABj和存储器块MBj+1分离。来自与非电路25的位线均衡指示信号BLEQj+1由于维持H电平，在存储器块MBj+1中，位线均衡电路BEKj+1进行位线预充电/均衡动作。

经过规定时间后，主读出放大器激活信号SPNi为激活状态(H电平)，相应地来自与电路203的读出放大器激活信号SPN为H电平，读出传感器带SABj中包含的读出传感器SA开始读出动作。这里，读出传感器SA具有P沟道MOS晶体管和N沟道M0S晶体管，读出放大器激活信号SPN包含驱动P沟道MOS晶体管构成的P读出放大器的P读出放大器激活信号和驱动N沟道MOS晶体管构成的N读出放大器的N读出放大器激活信号。这些在激活时和非激活时逻辑电平相反。这些在本地行控制电路中分别生成，但图56中，表示出1个读出放大器激活信号SPN。该图56所示的读出放大器激活信号SPN对应N读出放大器激活信号通过该读出放大器激活信号SPN的反转对应读出放大器激活信号。

存储器块MBj和MBj+1都为非选择状态时，由于存储器块指定信号φBSj和φBSj+1都为L电平，与待机状态相同，存储器块MBj和MBj+1分别经位线分离电路BIKj和BIKj+1耦合于读出放大器带SABj。位线均衡电路BEKj和BEKj+1为激活状态，对存储器块MBj和MBj+1的位线的预充电/均衡动作继续进行。

图57是简略表示产生图56所示的主读出放大器激活信号SPNi的部分的构成的图。图57中，读出放大器激活信号发生部包含将阵列激活信号ROACTi的上升沿延迟规定时间的上升沿延迟电路210。通过该上升沿延迟电路210生成读出放大器激活信号SPNi，对对应的存储单元BKi的存储器块一起传送该主读出放大器激活信号SPNi。

图58是简略表示各存储单元的地址发生部的构成的图。对每个存储单元，通过多路复用器(MUX)215选择并提供来自刷新地址发生电路34和地址输入缓冲器电路15的内部地址信号之一。图58中，代表性示出1个存储单元的地址发生部的构成。图58中，地址发生部包括：根据行地址启动信号RADEi闩锁从多路复用器215提供的字线地址的字线地址锁存器220、预解码由该字线地址锁存器220闩锁的地址信号并生成行预解码信号X的行预解码器222、根据块地址闩锁启动信号RADEBSi闩锁从多路复用器215提供的内部块地址的块地址锁存器224、解码在块地址锁存器224中闩锁的块地址信号并生成块指定信号φBS的块解码器226。

分别对各个存储单元设置该字线地址锁存器220和块地址锁存器224，在各个存储单元中，彼此独立地进行地址指定。

图59是简略表示产生该图58所示的行地址闩锁启动信号RADEi和RADEBSi的行地址控制部的构成的图。该图59所示结构中，对每个存储单元，配置在存储单元控制电路中。图59中，地址控制电路包括：响应于阵列激活信号ROACTi生成行地址启动信号RADEi的地址闩锁控制电路230、根据地址启动信号RADEi和自刷新模式指示信号SRF以及特定的刷新地址计数器位RQ<k>(字线地址信号位WAD<k>)生成块地址启动信号RABEBSi的块地址控制电路232。

该行地址启动信号RADEi对应地址锁存器的构成而按适当状态生成。即，响应于阵列激活信号ROACTi的激活按单触发脉冲形式生成。其间，地址闩锁电路取得提供的信号，接着使用成为闩锁状态的字线地址锁存器的构成。阵列激活信号ROACTi为非激活状态时，行地址启动信号RADEi也处于非激活状态，地址锁存器处于导通状态并且响应于阵列激活信号ROACTi的激活变为闩锁状态，可使用闩锁导通状态时取得的地址信号的结构。

块地址控制电路232在自刷新模式时在多个刷新循环中将块地址启动信号RADEBSi设定闩锁状态。多个刷新循环结束后，暂时将该块地址启动信号RADEBSi设定在复位状态。因此，自刷新模式时，在多个刷新循环中块地址锁存器224位闩锁状态，块地址不变化。此时，块地址解码器226不复位，选择块指定信号在该多个循环中保持在选择状态。

图60是表示图59所示的块地址控制电路232的构成的一例。图60中，块地址控制电路232包括：接收自刷新模式指示信号SRF和阵列激活信号ROACTi的与电路240、响应于与电路240的输出信号的上升沿设置的设置/复位双稳态多谐振器241、接收自刷新模式指示信号SRF和来自设置/复位双稳态多谐振器241的输出Q的输出信号的与电路242、接收与电路242的输出信号和行地址启动信号RADEi并生成块地址启动信号RADEBSi的或电路243、检测出刷新地址计数器的字线地址的特定位WAD<k>的变化的变化检测电路244、响应于该变化检测电路244的输出信号φATD设置并且响应于来自与电路240的输出信号的上升沿复位的双稳态多谐振器245、响应于来自双稳态多谐振器245的输出Q的信号φRSTF和与电路240的输出信号生成复位设置/复位双稳态多谐振器241的复位信号φRST的栅电路246。

该栅电路246在与电路240的输出信号为L电平并且双稳态多谐振器245的输出信号φRSTF为H电平时，其输出信号φRST上升到H电平。设置/复位双稳态多谐振器241响应于该复位信号φRST复位。

接着参考图61所示的定时图说明该图60所示的块地址控制电路232的动作。

自刷新模式时，自刷新模式指示信号SRF保持H电平。产生刷新请求RREQ时，根据该刷新请求RREQ，生成刷新阵列激活信号RRAS(REFRAS)，相应地阵列激活信号ROACTi在规定期间成为H电平。响应于该阵列激活信号ROACTi的激活，激活行地址启动信号RADEi，进行行地址的闩锁。另一方面，在块地址控制电路232中，响应于该阵列激活信号ROACTi的上升沿，设置设置/复位双稳态多谐振器241，相应地块地址启动信号RADEDSi变为H电平。

接着的循环中，特定的字线地址WAD<k>根据刷新周期RREQ变化时，通过变化检测电路244形成变化检测信号φATT，设置设置/复位双稳态多谐振器245。此时，阵列激活信号ROACTi为H电平，复位信号φRST不生成，根据阵列激活信号ROACTi，行地址启动信号RADE<i>再次激活。另一方面，块地址启动信号RADEBSi维持激活状态，图58所示的块地址锁存器224位闩锁状态。该状态中，块地址解码器226也不复位，与块指定信号φBSj一起一起维持H电平的激活状态。

该阵列激活信号ROACTi非激活时，复位信号φRST为H电平，设置/复位双稳态多谐振器241被复位，块地址启动信号RADEBSi复位到L电平。相应地，块指定信号φBSj也驱动到非激活状态。

而且，根据刷新请求RREQ将阵列激活信号ROACPi上升到H电平后，行地址启动信号RABEi和块地址启动信号RADEBSi一起被驱动到激活状态。阵列激活信号ROACTi为非激活时，行地址启动信号RADEi非激活，图58所示的字线地址锁存器220位复位状态，行解码器222页为复位状态。另一方面，块地址启动信号RADEBSi由于刷新字线地址位WAD<k>不变化而维持设置状态。这里，块地址启动信号RADEBSi复位时，设置/复位双稳态多谐振器24被复位。

刷新请求RREQ反复发出，刷新地址块WAD<k>变化时，相应地产生来自变化检测电路244的变化检测信号φADT，设置设置/复位双稳态多谐振器245。该阵列激活信号ROACTi为非激活时，来自栅电路246的复位信号φRST激活，相应地复位设置/复位双稳态多谐振器241，也复位块地址启动信号RADEBSi。对应地，块指定信号φBSj也非激活。以后设置自刷新模式时，装应该特定的刷新地址信号位WAD<k>的变化，在刷新循环结束后，复位块地址启动信号RADEBSi，存储器块指定信号φBSj也复位。

该自刷新模式时，对1个存储器块反复执行刷新时，选择规定数的字线并执行刷新之前都将对该选择块的块指定信号φBSj维持在选择状态。因此，与块指定信号φBSj相关的部分的电路动作次数减少，可降低消耗电流。

对1个存储器块完成刷新，对其他存储器块执行刷新时，刷新地址计数器的字线地址的位值全部更新为初始值，因此使用特定的字线地址WAB<k>可检测出该存储器块变更时刷新地址的变化。即，特定的字线地址信号为WAD<k>为“1”，在存储器块更新时，变化为“0”。因此，确实在对其他存储器块执行刷新时，暂时将块地址解码器启动信号RADEBSi设置为复位状态，可激活对下一存储器块的块指定信号。

如上所述，根据本发明的实施例10，是自刷新模式时，经多个刷新循环都保持特定存储器块的块地址的构成，在自刷新模式时减少产生存储器块指定信号的部分的动作次数，相应地降低消耗电流。

(实施例11)

图62是表示根据本发明的实施例11的半导体存储装置的主要构成的图。图62所示构成相同在下面的方面与图56所示构成相同不同。即，生成对位线分离电路BIKj的位线分离指示信号BLIj的与非电路250接收块地址启动信号RADEBSi和存储器块指定信号φBSj+1。这里，生成对位线分离电路BIKj+1的位线分离指示信号BLIj+1的与非电路252接收块地址启动信号RADEBSi和存储器块指定信号φBSj。图62所示的其他结构与图56所示构成相同，不作详细说明。

块地址启动信号RADEBSi由图60所示或电路243生成。因此，自刷新模式时，该行地址启动信号RADEBSi在多个刷新循环中保持激活状态(H电平)。因此，位线分离电路BIKj和BIKj+1经多个刷新循环维持导通/非导通状态。生成该位线分离指示信号BLIj和BLIj+1的与非电路250和252的消耗电流降低。尤其，这些与非电路250和252具有电平转换功能，利用比通常的电源电压高的升压电压来降低这些位线分离指示信号BLIj和BLIj+1的放电次数，从而与利用通常的电源电压的电路动作相比，可降低消耗电流。

如上所述，根据本发明的实施例11，自刷新模式时，经多个刷新循环都维持位线分离指示信号的状态，可降低自刷新模式时的消耗电流。

与非电路250和252可提供对阵列激活信号ROACTi和图60所示与电路242的输出信号取OR的信号。在通常的动作模式时，根据阵列激活信号ROACTi激活/非激活位线分离指示信号BLIj和BLIj+1，在自刷新模式时，根据行块地址启动信号RADEBSi控制位线分离指示信号BLIj和BLIj+1。

(实施例12)

图63和表示根据本发明的实施例12的存储器块MBj的构成的一例的图。图63中，存储器块MBj分割为多个存储器子阵列MSA0-MSAs。存储器子阵列MSA0-MSAs中分别按行列状排列存储器单元。存储器子阵列MSA0-MSAs中分别对应存储器单元的行设置子字线SWL。子字线SWL上连接对应的行的存储器单元。

存储器子阵列MSA0-MSAs中一起配置传送来自主解码器160的主字线选择信号的主字线ZMWL。该主字线ZMWL仅传送主字线选择信号，存储器单元不连接主字线。主行解码器260在块指定信号φBSj激活时被激活，解码提供的预解码信号，将地址指定的行对应的主字线驱动为选择状态(L状态)。

存储器子阵列MSA0-MSAs之间的区域以及存储器子阵列MSA0和MSAs外侧区域中，配置子字线驱动带SWB0-SWBs+1。这些子字线驱动带SWB0-SWBs+1区域中配置子字驱动器SWD。每一个存储器子阵列MSA0-MSAs中，对应数目的子字线SWL相对1个主字线ZMWL配置。为在与该1个主字线对应配置的子字线组中指定1个子字线，设置子解码器262。

子解码器262对应读出放大器带配置，生成子解码快速信号SDF并一起向该存储器块MBj的存储器子阵列MSA0-MSAs传送子解码快速信号SDF。

对应子字线驱动带SWB0-SWBs+1配置从该子解码快速信号SDF生成互补的子解码信号SD和ASD的驱动器DR。

子字驱动器SWD根据从对应的驱动器DR传送的子解码信号SD和ZSD以及对应的主字线ZMWL上的信号将对应本地子字线SWL驱动为选择状态(H电平)。该子解码器262也在存储器块指定信号φBSj激活时被激活，根据提供的预解码信号生成子解码快速信号SDF。

图64是表示子字线驱动带的构成的一例的图。图64中，主行解码器260解码预解码信号X<m：4>并将主字线选择信号传送到主字线ZMWL上。该主行解码器260中提供字线驱动定时信号RXT。通过该字线驱动定时信号RXT决定选择主字线的激活定时。

图64中，对1个主字线ZMWL配置4根子字线SWL0-SWL3。分别对应这些子字线SWL0-SWL3配置子字驱动器SWD0-SWD3。

子解码器262根据字线驱动定时信号将预解码2位的字线地址生成的预解码信号X<3：0>进行电平转换，生成4位的子解码快速信号SDF<3：0>。对子字驱动器SWD设置的驱动器DR从该子解码器262传送的高电压电平的子解码快速信号SDF<3：0>生成互补的子解码信号SD<3：0>和ZSD<3：0>。这些4位的子解码信号SD<3：0>分别提供给子字驱动器SWD0-SWD3或互补的子解码信号ZSD<3：0>分别提供给子字驱动器SWD0-SWD3。

子解码快速信号SDF<3：0>之一为选择状态，指定子字线SWL0-SWL3中的1个子字线。

图65是表示图60所示的子解码器262、驱动器DR和子字线驱动器SWD的构成的一例的图。图65中，子解码器262包括：接收阵列激活信号ROACTi和存储器块指定信号BSj的与电路270、接收存储器块指定信号φBSj和字线驱动定时信号RXT的与电路271、根据与电路270的输出信号ZRST将内部节点279耦合于高电源节点的P沟道MOS晶体管272、接收节点279和接地节点之间串联连接且其栅极上接收预解码信号X(X<3：0>之一)和与电路271的输出信号的N沟道MOS晶体管273和274、反转内部节点279上的信号并生成子解码快速信号SDF的反相器276、在反相器276的输出信号为L电平时导通并将内部节点279保持在高电压电平VPP电平的P沟道MOS晶体管275。反相器276将高电压VPP作为一个动作电源电压接收来动作。

该图65所示的子解码器262的构成中，存储器块指定信号φBSj与参考前面的图60到图63说明的存储器块指定信号相同，自刷新模式时，在多个刷新循环中维持选择状态。另一方面，阵列激活信号ROACTi在每个刷新循环中被非激活，字线驱动定时信号RXT也根据阵列激活信号ROACTi激活/非激活。即，阵列激活信号ROACTi为L电平的待机状态时，与电路270的输出信号ZRST为L电平，内部节点279预充电到高电压VPP电平。

开始自先选择动作时，根据阵列激活信号ROACTi和存储器块指定信号φBSj，在选择存储器块中，与电路270的输出信号ZRST为H电平，P沟道MOS交通岗272为非导通状态，停止对内部节点279的预充电动作。接着，激活字线驱动定时信号RXT时，根据预解码信号X将内部节点279设定在预充电电压电平或接地电压电平。该内部节点279被驱动到接地电压电平时，子解码快速信号SDF为选择状态的H电平。另一方面，预解码信号X为L电平，内部节点279维持预充电状态的情况下，反相器276的输出信号为L电平，P沟道MOS交通岗275位导通状态，内部节点279维持高电压VPP电平。该状态下，子解码快速信号SDF处于非选择状态的L电平。

子字驱动带中配置的驱动器DR包括：反转该子解码快速信号SDF的反相器280、接收反相器280的输出信号并生成子解码信号SD的反相器282、接收子解码快速信号SDF和存储器块指定信号φBSj的N或电路281。

反相器280接收高电压VPP作为动作电源电压、N或电路281接收阵列电源电压作为动作电源电压。

子字驱动器SWD包括：主字线ZMWL上的主字线选择信号为L电平、子解码信号SD为H电平时导通并将子解码信号SD传送到子字线SWL的P沟道MOS晶体管285；在主字线ZMWL上的信号为H电平时导通并将子字线SWL放电到接地电压电平的N沟道MOS晶体管286；在子解码信号ZSD为H电平时导通并将子字线SWL放电到接地电压电平的N沟道MOS晶体管287。

在正常模式时，自刷新模式指示信号SRF为L电平，与电路265的输出信号为L电平，相应地驱动器DR中，N或电路283作为反相器动作。该状态下，在待机状态中阵列激活信号ROACTi为L电平，复位信号ZRSD为L电平，内部节点279由MOS晶体管272与充电到高电压VPP电平。因此，子解码快速信号SDF为L电平，子解码信号SD相应地为L电平，互补的子解码信号ZSD为H电平，主字线ZMWL上的信号电位也为H电平。子字线SWL由MOS晶体管286和287保持在接地电压电平。

在正常模式时，阵列激活信号ROACTi上升到H电平后，块信号BSj也为H电平，复位信号ZRST为L电平，完成内部节点279的MOS晶体管272的预充电动作。

接着，确定预解码信号X，激活字线驱动定时信号RXT时，导通MOS晶体管274，内部节点279的电压电平为对应该预解码信号X的信号电压电平。预解码信号X为H电平时，内部节点279为接地电压电平，子解码快速信号SDF为H电平，相应地子解码信号SD为H电平，互补的子解码信号ZSD为L电平。因此，主字线ZMWL为选择状态，L电平时，子字线SWL上传送来该高电压VPP电平的子解码信号SD。MOS晶体管286和287在该状态为非导通状态。

另一方面，预解码信号X为L电平时，内部节点279维持预充电电压电平，子解码快速信号SDF维持L电平。该状态下，内部节点279由MOS晶体管275保持在高电压VPP电平。子解码信号SD为L电平，互补的子解码信号ZSD为H电平。主字线ZMWL为选择状态时，MOS晶体管286为非导通状态，另一方面P沟道MOS晶体管285也是其栅极和源极典雅为相同电压电平，为非导通状态。该状态下，MOS晶体管287处于导通状态，子字线SWL上确实保持接地电压电平。即，MOS晶体管287与MOS晶体管285和286一起为非导通状态时，防止子字线SWL为浮动状态。

另一方面，主字线ZMWL的信号电位为H电平时，MOS晶体管285不管子解码信号SD的逻辑电平怎样都是断开状态，子字线SWL由MOS晶体管286保持在接地电压电平。

自刷新模式时，自刷新模式指示信号SRF为H电平。待机状态时的子解码器262的动作与正常模式时相同。阵列激活信号ROACTi和字线驱动定时信号RXT分别在各刷新循环中被激活/非激活。另一方面，存储器块指定信号φBSj在该待机状态中为H电平时，与电路265的输出信号为H电平，N或电路283输出的互补的子解码信号ZSD为L电平，MOS晶体管287维持断开状态。

该自刷新模式时，开始刷新循环，解码快速信号SDF根据预解码信号X而变化，子解码信号SD被驱动为H电平或L电平时，互补的子解码信号ZSD维持L电平(因为与电路265的输出信号为H电平)。

自刷新模式时，块地址闩锁启动信号RASEBSi为非激活时，对应地存储器块指定信号φBSj暂时为非激活状态。相应地与电路265的输出信号为L电平，子解码快速信号SDF在该状态下为L电平(待机状态时)，因此N或电路283输出的互补子解码信号ZSD为H电平，子字线SWL被驱动到接地电压电平。

因此，自刷新模式时，子解码快速信号SDF在待机状态时以及刷新循环时根据预解码信号X变化的驱动多个刷新循环的N或电路283输出的子解码信号ZSD在多个刷新循环中被固定在L电平。相应地，降低驱动该子解码信号ZSD的信号线的充放电电流。此时，仅子解码器262仅驱动驱动器DR，与实际驱动子字驱动器的情况下的负荷相比减小，充放电电流减小。因此，该驱动器DR中，在多个刷新循环中将互补的子解码信号ZSD保持在L电平，使得可降低自刷新模式时的消耗电流。

MOS晶体管287仅用于防止MOS晶体管285和287都为非导通状态、子字线SWL为浮动状态，在多个刷新循环中子字线SWL保持在非选择状态，产生其电压电平的浮动，无论其程度如何(刷新循环间隔非常长或刷新期间比通常的存取短)不会产生任何问题，可正确进行存储器单元的存储数据的刷新。

上述构成中，子解码器生成子解码快速信号SDF并将生成的子解码快速信号传送经读出放大器带配置在子字驱动器带上的驱动器。但是，子解码其生成互补子解码快速信号SDF和ZSDF并经读出放大器带传送这些互补的子解码快速信号SDF和ZSDF的构成的情况下，替代图65所示的与电路265对该子解码器配置与非电路，用与电路接收互补的子解码信号ZSdf和该与非电路的输出信号，利用经读出放大器带将该与电路的输出信号传送到各子字驱动器带的构成。

子解码器的构成仅是一个例子，可利用其他构成。多个刷新循环中互补的子解码信号保持在复位状态。

如上所述，根据本发明的实施例12，是自刷新模式时，互补的子解码信号ZSD在多个刷新循环的每一个上都进行设置的构成，及降低自刷新模式时的消耗电流。

(实施例13)

图66是简略表示根据本发明的实施例13的半导体存储装置的主要构成的图。图66中，对应存储器块或存储器子阵列配置本地IO线对。该本地IO线对LIOP经块选择栅BSC耦合于主IO线对MIOP。主IO线对MIOP可一起配置在1个存储器块中按列方向整列配置的存储器子阵列上，可在存储器块上一起配置。即，该主IO线对MIOP可在子字驱动器带上按列方向延长配置，在存储器阵列区域外部一起按列方向配置在存储器块上。对应本地IO线对LIOP按存储器子阵列单位配置的构成和按存储器块单位配置的构成，该主IO线对MIOP的配置不同。

本地IO线对LIOP经列选择栅YG耦合于对应的存储器块的读出放大器SA上。该列选择栅YG根据列选择信号CSL导通，导通时对应的读出放大器SA的公共位线CBL和ZCBL耦合于本地IO线对LIOP。该列选择信号CSL也对应进行列选择的列解码器构成，其延伸方向不同。存储器阵列上列选择信号CSL在多个存储器块上一起延伸来配置在多个存储器块上，主列选择线在列方向上延伸来配置阵列外部，在各读出放大器带中沿着行方向配置本地列选择线。

本地IO线对LIOP上设置预充电电路290。在激活时该预充电电路290对本地IO线对LIOP的各本地IO线预充电到阵列电源电压Vdds的一半的Vdds/2的电压电平。该预充电电路290的预充电电压Vdds/2是与位线预充电典雅Vb1相同的电压电平。另一方面，对于主IO线对MIOP设置预充电电路292。该预充电电路292在激活时将主IO线对MIOP的主IO线预充电到周边电源电压Vddp电平。

将该本地IO线对LIOP充电到中间电压Vdds/2的电压电平等价于公共位线CBL和ZCBL的预充电电压和本地IO线对的各本地IO线的预充电电压电平相等，列选择非选择存储器块(存储器子阵列)，位线和本地IO线对耦合，也可抑制其位线BL和ZBL(CBL，ZCBL)的电压电平变动。

另一方面，主IO线对MIOP需要向在其端部配置的预放大器中高速地传递信号变化，该主预放大器将周边电源电压Vddp用作动作电源电压。对应预放大器的动作电源电压，主IO线对MIOP的各主IO线的预充电电压设定在周边电源电压Vddp。

对于块选择栅BSG设置接收存储器块指定信号φBSj和自刷新模式指示信号SRF的栅电路295。该栅电路295在自刷新模式指示信号SRF为L电平时根据块指定信号φBSj选择地使块选择栅BSG设定为导通状态。另一方面，自刷新模式时，该栅电路295常常传送L电平信号，将块选择栅BSG常常设定在非导通状态。由此，自刷新模式时，本地IO线对LIOP和主IO线对MIOP连接，防止预充电电路290和292之间流过电流。

这些预充电电路290和292通常在列存取时非激活，在仅进行行选择的自刷新模式中，这些预充电电路290和292维持激活状态。该自刷新模式时，将块选择栅BSG常常设定在非导通状态，通过分离本地IO线对LIOP和主IO线对MIOP来确实防止预充电电路290和292之间流过电流，从而降低消耗电流。

外刷新模式时，将该块选择栅设定在非导通状态。即，在刷新激活时，栅电路295输出L电平信号，将块选择栅BSG设为非导通状态。

对该栅电路295提供列选择动作激活信号，替代自刷新指示信号SRF。提供列存取动作，即指示写入数据的写入命令和指示读出数据的读出命令之一时激活列现在动作激活信号。因此，刷新模式时，不进行列选择动作，因此该列选择信号维持非激活状态，相应地将块选择栅维持在非导通状态。本地IO线对IOP和主IO线对MIOP需要连接是在列存取时，对通常动作不产生不良影响。

如上所述，根据本发明的实施例13，是自刷新模式时，分离本地IO线对和主IO线对的构成，可防止从主IO线对对本地IO线对流过电流，可降低消耗电流。

(实施例14)

图67是简略表示根据本发明的实施例14的模式寄存器设置命令施加顺序的图。图67中，为对模式寄存器作数据设置，使用模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS。通过这些地址ADD的特定位设定表示动作内容的键KEY，设定该半导体存储装置的动作状态，例如自刷新刷新循环等的条件。

扩展模式寄存器设置命令和模式寄存器设置命令中，设定彼此不同的动作模式或动作内容的情况下，如图68所示，寄存器电路300中提供扩展模式寄存器设置命令EMRS时，激活设置模式指示信号φEMR，将规定的外部地址信号EXADD作为地址键KEY2区的并存储。根据该键KEY设定动作状态。接着，通过提供模式寄存器设置命令MRS，可以例如不管此时的键内容KEY2怎样，寄存器电路300被复位并返回到初始状态。在该动作顺序中，更新寄存器电路300的内容时，再次提供扩展模式寄存器设置命令EMRS时，此时提供作为地址键的另外的键KEY3，可更新其动作状态内容。

图67所示的模式寄存器动作时，扩展模式寄存器设置命令EMRS设定的内容KEY2由模式寄存器设置命令MRS复位。此时，地址键KEY表示为KEY2。但是，该地址键KEY的内容是任意的。即决定通过模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS使用的模式寄存器的情况下，图68所示的电路构成中，仅将模式寄存器设置命令用作复位指示。

替代其，模式寄存器设置命令MRS的地址键KEY设定为复位数据，根据该复位数据，使用由扩展模式寄存器设置命令设定的数据被复位的构成。模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS指定的寄存器电路不同的情况下，不能对该寄存器电路中设定的数据再写入。为了再写入，需要再次提供扩展模式寄存器设置命令，将对应的寄存器电路设定在外部信号可取得状态。

(变更例)

图69是表示根据本发明的实施例14的模式寄存器设置动作的顺序图。该图69中，提供模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS的情况下，后施加的命令内容有效时，设定其动作状态。因此图69中，键KEY1、KEY2和KEY3有效，最后使KEY3指定的动作状态是有效状态。

图69所示的动作顺序中，模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS指定相同动作内容时(如自刷新循环在存储器块顺序区域的设定)，重写使后施加的命令设定为有效的动作状态。这一点在向对应的寄存器电路300提供模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS时，容易通过将外部地址信号位或数据设为取得设置状态来实现。

这里，模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS除作为该命令CMD利用的控制信号外，特定的地址信号位(例如AD9和AD10)的逻辑电平不同。根据地址键KEY设定动作内容。但是，该动作状态的内容的决定可利用例如数据位来设定。

如上所述，根据本发明的实施例14，该结构例如在扩展模式寄存器设置命令EMRS和模式寄存器设置命令MRS指定相同动作形态的情况下，将取得了指示这些扩展模式寄存器设置命令EMRS的信号和指示模式寄存器设置命令MRS的信号的逻辑和的信号给予寄存器电路300，通过将寄存器300设定于设置状态，很容易实现。

如上所述，根据本发明的实施例14，用扩展模式寄存器设置命令设定的动作状态用模式寄存器设置命令复位，并指定相同动作内容的命令的情况下，通过使后面的命令有效，可正确地容易地设定需要的动作状态。尤其是即便是使用模式寄存器设置命令MRS和扩展模式寄存器设置命令EMRS，这些命令也指定相同动作时，可使用任一命令，因此可减轻设定动作状态时的控制负荷。可使用和指定其他动作内容的模式寄存器设置命令相同的命令。

模式寄存器设置命令未指定的动作状态用扩展模式寄存器设置命令设定的情况下，通过仅用模式寄存器复位，可防止错误设定动作状态，例如可将缺省值用作复位值，防止误动作。

(其他实施例)

上述说明中，表示出时钟同步型半导体存储装置。但是，在自刷新模式时的动作不限于时钟同步型半导体存储装置，多存储单元构成并且各存储单元中进行块分割动作的半导体存储装置也可采用本发明。

如上所述，根据本发明，是在低功耗模式时，将动作状态设定在模式寄存器中的构成，可将该自刷新模式时的电流消耗条件设定成对应应用的值，可实现低消耗电流的半导体存储装置。

Claims (15)

1.一种半导体存储装置，具有：

含多个存储器单元的存储器阵列；

刷新上述存储器阵列的存储器单元的存储数据的刷新电路；以及

存储设定上述存储器阵列的刷新周期和区域的至少之一的数据的寄存器电路，上述寄存器电路响应来自外部的寄存器设定指示信号存储来自外部的刷新指定数据，

刷新执行控制电路，根据上述寄存器电路中存储的数据，在刷新执行时，生成指定上述存储器阵列的刷新的存储器单元的刷新地址，提供给上述刷新电路并激活上述刷新电路。

2.根据权利要求1所述的半导体存储装置，上述刷新指定数据包括指定成为上述存储器阵列的刷新对象的区域的数据。

3.根据权利要求2所述的半导体存储装置，上述刷新执行控制电路包含根据上述区域指定数据，设定上述刷新周期的刷新周期调整电路。

4.根据权利要求1所述的半导体存储装置，上述刷新执行控制电路包括：刷新周期编程电路，通过熔丝编程存储表示进行上述存储器阵列的存储器单元的存储数据的刷新的周期的数据，上述刷新周期编程电路在自刷新模式时被激活并输出已经被编程的刷新周期数据，并且，

输出根据上述刷新周期程序数据请求执行刷新的刷新请求的刷新请求发生电路。

5.根据权利要求1所述的半导体存储装置，上述刷新周期指定数据包含温度补偿了的刷新周期指定数据。

6.根据权利要求1所述的半导体存储装置，上述存储器阵列包括每一个都具有多个存储器单元的多个存储器块，

上述刷新执行控制电路包括：

产生指定上述存储器阵列的存储器单元的刷新地址的刷新地址发生电路；

在自刷新模式时，在上述刷新地址发生电路产生的刷新地址中将指定上述多个存储器块的刷新对象的存储器块的刷新块地址在多个刷新循环上都设定为指定同一存储器块的状态中的刷新块地址保持电路。

7.根据权利要求1所述的半导体存储装置，上述存储器阵列被分割为具有每一个按行列配置的多个存储器单元的多个存储器子块，按行方向排列配置的存储器子块构成行块，

上述半导体存储装置还具有：

对应各上述存储器子块的存储器单元行配置并分别连接于对应的行的存储器单元的多个子字线，

上述刷新执行控制电路具有：

在自刷新模式时进行计数动作来决定刷新次数的计数电路；

根据上述刷新地址生成指定上述子字线的子解码信号的电路；

根据上述计数电路输出的计数值，在上述子解码信号信号中激活指定非选择子字线的子解码信号并使对应的子字线为复位状态的子字线复位电路。

8.根据权利要求1所述的半导体存储装置，上述刷新执行控制电路具有：

产生指定上述存储器阵列的刷新对象的存储器单元的刷新地址的刷新地址发生电路；

自刷新时，固定上述刷新地址的规定的地址位的刷新区域固定电路。

9.根据权利要求1所述的半导体存储装置，上述存储器阵列被分割为具有每一个按行列配置的多个存储器单元的多个存储器子块，按列方向排列配置的存储器子块构成列块，并且按行方向排列配置的存储器子块构成行块，

上述半导体存储装置还具有：

对应各上述存储器子块配置、与对应的存储器子块的选择列耦合的多个本地数据线；

对应各上述列块配置、与对应列块的选择存储器子块电耦合的多个主数据线；

在通常动作模式时，根据行块指定信号，将对于对应的行块的存储器子块配置的本地数据线与对应的主数据线耦合，并且在自刷新模式时，将上述本地数据线与对应的主数据线分离的块选择电路。

10.根据权利要求1所述的半导体存储装置，上述寄存器电路存储在模式寄存器设置命令打印时作为缺省值设定的4K刷新周期设定为8K刷新周期的数据。

11.一种半导体存储装置，具有：具有每一个按行列排列的多个存储器单元并且各自独立地驱动为选择状态的多个存储单元(bank)；和

刷新动作时，生成刷新上述多个存储单元的存储器单元的刷新地址的刷新地址发生电路，上述刷新地址发生电路包含生成指定上述多个存储单元的刷新存储单元地址的电路，上述刷新存储单元地址在刷新请求在内部生成的低功耗模式时指定上述多个存储单元的一部分存储单元，在与上述低功耗模式不同的模式中，上述刷新地址指定上述多个存储单元全部；

刷新执行控制电路，在上述低功耗模式时执行来自上述刷新地址发生电路的刷新地址指定的存储单元的存储器单元的刷新。

12.根据权利要求11所述的半导体存储装置，上述多个存储单元沿着第一方向和与上述第一方向正交的第二方向排列配置，

上述刷新地址同时选择在与上述第一和第二方向不同的方向上相邻的存储单元。

13.根据权利要求11所述的半导体存储装置，上述刷新执行控制电路具有如下电路：对应同时选择的存储单元组配置，根据产生上述刷新地址的地址计数器的计数值将选择存储器块驱动为非选择状态。

14.根据权利要求11所述的半导体存储装置，上述刷新执行控制电路具有在刷新模式时产生用于激活存储器单元的刷新动作的刷新控制信号的部件；和

响应于上述刷新控制信号刷新选择存储单元的存储器单元的刷新电路，

上述刷新控制信号在通常动作模式时保持在非活性状态。

15.根据权利要求11所述的半导体存储装置，还具有多个内部电压发生电路，对应上述多个存储单元分别配置，每一个从外部电源电压产生内部电源电压，传递到对应的内部电源线，上述内部电源线一起配置在上述多个存储单元中，

上述刷新执行控制电路在刷新动作模式时，把上述多个内部电源电压发生电路全部激活。

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