CN107077882B - 一种dram刷新方法、装置和系统 - Google Patents

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Abstract

一种DRAM刷新方法、装置和系统，通过在刷新指令中指定一个刷新块block中需要刷新的区域，从而实现对DRAM存储整列的指定位置进行刷新，该方法包括：DRAM刷新装置接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息(S902)，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域；所述DRAM刷新装置根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址(S904)；所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址对应的位置(S906)。从而缩短了DRAM存储器的刷新时间，降低了刷新功耗，且使刷新操作更加灵活，保证数据完整性的前提下，节省了系统资源的消耗。

Description

一种DRAM刷新方法、装置和系统
技术领域
本发明实施例涉及存储器领域，尤其涉及一种动态随机存取存储器(DynamicRandom Access Memory，DRAM)刷新方法、装置和系统。
背景技术
当今，计算机的主存储器主要采用DRAM存储技术，DRAM存储单元使用一个电容通过是否存储电量的方式表征一个数据位，电容存储的电量会随着时间而泄露，从而造成数据位的变化，所以DRAM需要周期性的对存储数据的电容进行刷新，以保证存储器数据的完整性。
每一个DRAM单元的刷新间隔时间都需要满足DRAM标准的要求，其刷新间隔的具体时间由DRAM的类型和工作温度决定。当DRAM被刷新的时候，会占用系统时间，且会产生大量的功耗，这与当今计算机追求更快的处理速度和更低的功耗的需求相违背。
随着集成电路集成密度的增加，DRAM存储器的存储单元的规模也越来越大，DRAM刷新的延时和功耗问题日益严峻。
发明内容
有鉴于此，本发明实施例提供了一种DRAM刷新方法、装置和系统，可以实现DRAM存储阵列指定位置的刷新，在刷新指令中可以指定待刷新的DRAM存储阵列的刷新区域。
第一方面，本发明实施例提供了一种动态随机存取存储器DRAM刷新方法，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，包括：DRAM刷新装置接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域；所述DRAM刷新装置根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址；所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址对应的位置。
结合第一方面，在第一种可能的实现方式中，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
结合第一方面或以上任一种可能的实现方式，在第二种可能的实现方式中，所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述DRAM刷新装置根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数。
结合第一方面或以上任一种可能的实现方式，在第三种可能的实现方式中，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，所述N小于M。
结合第一方面或以上任一种可能的实现方式，在第四种可能的实现方式中，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述终止标识，终止对所述待刷新的block的刷新。
结合第一方面或以上任一种可能的实现方式，在第五种可能的实现方式中，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述中止标识，中止对所述待刷新的block的刷新。
结合第一方面或以上任一种可能的实现方式，在第六种可能的实现方式中，所述方法还包括：所述DRAM刷新装置恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
第二方面，本发明实施例提供了一种动态随机存取存储器DRAM刷新方法，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，包括：内存控制器确定待刷新的block，以及所述待刷新的block中待刷新的区域；内存控制器向DRAM刷新装置发送刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息。
结合第二方面，在第一种可能的实现方式中，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
结合第二方面或以上任一种可能的实现方式，在第二种可能的实现方式中，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中并行刷新所述待刷新的block中的至少两个block行。
结合第二方面或以上任一种可能的实现方式，在第三种可能的实现方式中，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新。
结合第二方面或以上任一种可能的实现方式，在第四种可能的实现方式中，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新。
第三方面，本发明实施例提供了一种动态随机存取存储器DRAM刷新装置，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，包括：接收单元，用于接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域；生成模块，用于根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址；刷新单元，用于刷新所述待刷新的block中所述bank行的地址对应的位置。
结合第三方面，在第一种可能的实现方式中，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
结合第三方面或以上任一种可能的实现方式，在第二种可能的实现方式中，所述刷新单元用于刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述刷新单元根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数。
结合第三方面或以上任一种可能的实现方式，在第三种可能的实现方式中，所述刷新信息还包含行合并标识，用于指示所述刷新单元在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，所述N小于M。
结合第三方面或以上任一种可能的实现方式，在第四种可能的实现方式中，所述刷新信息还包含终止标识，所述终止标识用于指示所述刷新单元在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述刷新单元还用于根据所述终止标识，终止对所述待刷新的block的刷新。
结合第三方面或以上任一种可能的实现方式，在第五种可能的实现方式中，所述刷新信息还包含中止标识，所述中止标识用于指示所述刷新单元在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述刷新单元还用于根据所述中止标识指示，中止对所述待刷新的block的刷新。
结合第三方面或以上任一种可能的实现方式，在第六种可能的实现方式中，所述刷新单元还用于恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
第四方面，本发明实施例提供了一种动态随机存取存储器DRAM芯片，包含DRAM存储阵列和第三方面或第三方面任一种可能的实现方式所述的DRAM刷新装置，所述DRAM刷新装置用于对所述DRAM存储阵列进行刷新。
第五方面，本发明实施例提供了一种DRAM刷新控制装置，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，包括：确定单元，用于确定待刷新的block，以及所述待刷新的block中待刷新的区域；发送单元，用于向DRAM刷新装置发送刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息。
结合第五方面，在第一种可能的实现方式中，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
结合第五方面或以上任一种可能的实现方式，在第二种可能的实现方式中，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中并行刷新所述待刷新的block中的至少两个block行。
结合第五方面或以上任一种可能的实现方式，在第三种可能的实现方式中，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新。
结合第五方面或以上任一种可能的实现方式，在第四种可能的实现方式中，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新。
第六方面，本发明实施例提供了一种DRAM刷新系统，包括内存控制器，DRAM刷新装置和DRAM存储阵列，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，
所述内存控制器用于确定待刷新的block，以及所述待刷新的block中待刷新的区域，并向所述DRAM刷新装置发送刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息；所述DRAM刷新装置用于根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址，并刷新所述待刷新的block中所述bank行的地址对应的位置。
结合第六方面，在第一种可能的实现方式中，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
结合第六方面或以上任一种可能的实现方式，在第二种可能的实现方式中，所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述DRAM刷新装置根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数。
结合第六方面或以上任一种可能的实现方式，在第三种可能的实现方式中，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，所述N小于M。
结合第六方面或以上任一种可能的实现方式，在第四种可能的实现方式中，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述终止标识，终止对所述待刷新的block的刷新。
结合第六方面或以上任一种可能的实现方式，在第五种可能的实现方式中，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述中止标识，中止对所述待刷新的block的刷新。
结合第六方面或以上任一种可能的实现方式，在第六种可能的实现方式中，所述DRAM刷新装置还用于恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
根据本发明实施例提供的技术方案，可以实现内存控制器对DRAM存储整列的指定位置进行刷新，从而可以实现更加合理的配置DRAM刷新操作，缩短了DRAM存储器的刷新时间，降低了刷新功耗，且使刷新操作更加灵活，保证数据完整性的前提下，节省了系统资源的消耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为DRAM刷新系统的框图；
图2为本发明的DRAM存储阵列结构示意图；
图3为依据本发明一实施例的DRAM刷新系统结构示意图；
图4为依据本发明一实施例的刷新信息格式示意图；
图5为依据本发明一实施例的刷新信息格式示意图；
图6为依据本发明一实施例的DRAM刷新时序图；
图7为依据本发明一实施例的刷新信息格式示意图；
图8为依据本发明一实施例的DRAM刷新时序图；
图9为依据本发明一实施例的DRAM刷新方法的示范性流程图；
图10为依据本发明一实施例的DRAM刷新方法的示范性流程图；
图11为依据本发明一实施例的DRAM刷新方法的示范性流程图；
图12为依据本发明一实施例的DRAM刷新装置的逻辑结构示意图；
图13为依据本发明一实施例的DRAM刷新装置的逻辑结构示意图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是依据本发明一实施例的DRAM刷新系统100的简化框图。如图1所示，DRAM刷新系统100由存储阵列116、控制逻辑106、行地址译码器112、列地址译码器114、数据列复用器118、控制接口102、地址接口104和数据接口120组成。图1仅提供了一个相对简化的DRAM刷新系统，且DRAM刷新系统100仅仅是一个DRAM刷新系统的例子，刷新系统100可能包含相比于图1展示的更多或者更少的组件，或者有不同的组件配置方式。图2中展示的各种组件可以用硬件、软件或者硬件与软件的结合方式实施。
为了描述方便，图1所示的存储阵列116仅示出一个简单二维分布的库(bank)，但是本领域的技术人员可以理解，存储阵列116可以有多种实现方式，包括有至少两个bank，或者通过配置一个存储阵列实现与至少两个bank等同的功能。DRAM存储阵列116的每一个bank都有各自的行地址译码器112和列地址译码器114以及数据列复用器118等装置。
控制接口102、地址接口104和数据接口120共同提供了DRAM刷新系统100与刷新系统100的外设设备(未示出)之间的通信接口。刷新系统100通过耦合到控制逻辑106的控制接口102接收对DRAM存储阵列的读、写或者其他操作的操作指令。
刷新系统100通过耦合到控制逻辑106的地址接口104接收地址信息，地址信息用于指示对DRAM存储阵列的哪一个或者哪一些存储单元进行读、写或者其他操作。刷新系统100通过至少耦合到数据列复用器118的数据接口120向外部设备传输存储在存储阵列116的数据，或者从外部设备接收数据，以存储在存储阵列116中。
控制逻辑106用于结合(或不结合)通过地址接口104接收到的地址信息和/或其他信息，控制并执行从控制接口102接收到的操作指令，存储阵列100的存储单元被被以行和列的二维方式组织在一起，所以控制逻辑通过向行地址译码器112传送行地址，向列地址译码器114传送列地址，从而对存储阵列116的部分存储单元进行读、写或者其他操作，其中行地址译码器112和列地址译码器114分别与控制逻辑106耦合。行地址译码器112对从控制逻辑106接收到的行地址进行译码，并使用译码后的行地址选择存储阵列116中的某一行存储单元进行访问。同样，列地址译码器114对从控制逻辑106接收到的列地址进行译码，并使用译码后的列地址控制数据列复用器118(数据列复用器118与列地址译码器114耦合)，以从被行地址译码器112选择出来的行中选择某一个(或者某几个)存储单元进行访问。
DRAM刷新装置108控制逻辑106的组成部分，DRAM刷新装置108在接收到刷新指令后，根据刷新指令的指示，刷新刷新指令指示的存储阵列116中的存储行。DRAM刷新装置108在一次刷新操作中，仅刷新刷新指令指示要刷新的存储行，跳过不待刷新的存储行，从此避免了刷新不待刷新的行所带来的不必要的消耗。对于一次刷新操作中待刷新的行，DRAM刷新装置108使用行地址译码器112从存储阵列116中选择待刷新的行。在一次刷新操作中，存储阵列116中的哪些行需要刷新，哪些行不需要刷新，是在刷新指令中指定的，该刷新指令是由一个与DRAM刷新系统100耦合的外部设备(未示出)发出的。
在本发明一实施例中，一次刷新操作通过以下步骤来完成，DRAM刷新系统100通过控制接口102和地址接口104接收刷新指令，控制接口传递的信息用于指示所述指令是刷新指令，地址接口传递的信息用于指示需要刷新的位置信息，该刷新指令指示刷新存储阵列116中的一行或者多行存储单元。
可选的，DRAM刷新系统100通过地址接口104接收刷新指令，DRAM刷新系统100同过刷新指令的形式，判定该指令是刷新指令，刷新指令用于指示需要刷新的位置信息，该刷新指令指示刷新存储阵列116中的一行或者多行存储单元。
可选的，DRAM刷新系统还可以通过其他通道或总线接口(图中未示出)接收该刷新指令，本发明实施例并不对此进行限定。
在另外一种工作模式中，由计数器110生成一个地址信息，并将生成的地址信息给DRAM刷新装置108，刷新控制逻辑刷新该地址信息指示的所有行，计数器110进行递增运算，在下一周期指示刷新另外一部分存储行。
图2为依据本发明实施例的存储阵列116的另外一种组织形式，如图2所示，存储阵列116包含至少两个bank，由至少两个bank逻辑上横向排列组成，为了描述方便，图2以4个bank为例进行说明，但本发明实施例不限于此，存储阵列116可以包含更多或者更少的bank，存储阵列116包含的4个bank按照二维方式进行排列，存储阵列116的第一行包含bank0的第一行、bank1的第一行、bank2的第一行和bank3的第一行，存储阵列116的第二行包含bank0的第二行、bank1的第二行、bank2的第二行和bank3的第二行，以此类推。
存储阵列116被划分为至少两个刷新块，如图2所示刷新块包含存储阵列116的多行，为了描述方便，图2中一个刷新块包含存储阵列116的4行，但本发明不限此，一个刷新块可以包含更多或者更少的存储阵列116的存储行。每一个刷新块都有自己的地址标识，刷新系统100以刷新块为单位对存储阵列116进行刷新，DRAM刷新装置108从与DRAM刷新系统100耦合的内存控制器接收的刷新指令中包含刷新块的地址标识，可选的，刷新块的地址标识可以以该刷新块中第一行中的第一个bank行的地址来指示。
图3为依据本发明一实施例的DRAM刷新系统300结构示意图，如图3所示，DRAM刷新系统300包含内存控制器302，DRAM刷新装置108，以及DRAM存储阵列116，DRAM存储阵列116由至少两个bank逻辑上横向排列组成，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行。
内存控制器302维护DRAM存储阵列116的刷新操作相关信息，并用于根据刷新操作相关信息确定待刷新的block，以及所述待刷新的block中待刷新的区域。具体的，待刷新的区域包含待刷新的block中待刷新的block行，以及待刷新的block行中待刷新的bank行。
内存控制器302还用于生成刷新指令，刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域。
可选的，刷新操作相关信息包括存储阵列116的存储单元是否有数据保存和/或存储单元的保持时间，对没有数据的DRAM可以不进行刷新，对保持时间长的DRAM单元可以以较小的刷新频率进行刷新，对保持时间短的DRAM存储单元可以以较大的刷新频率进行刷新，从而可以实现更加合理的配置DRAM刷新操作，缩短了DRAM存储器的刷新时间，降低了刷新功耗，且使刷新操作更加灵活，保证数据完整性的前提下，节省了系统资源的消耗。
内存控制器302生成刷新指令后，将生成的刷新指令发送给DRAM刷新装置108。DRAM刷新装置108接收到来自内存控制器302的刷新指令后，根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址，并刷新所述待刷新的block中所述bank行的地址对应的位置。
可选的，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
具体的，DRAM刷新装置108可以通过如图1所示的控制接口102和地址接口104接收所述刷新指令，通过控制接口102接收指令标识，指令标识用于表示该指令是一个刷新指令，并通过地址接口接收block的标识和所述刷新信息。
可选的，刷新信息如图4所示，刷新信息中包含block内行地址标识，以及每一个block的行中的哪些bank行需要刷新，哪些bank行不待刷新的信息，如图4所示，仍然以图2实施例为基础进行说明，该刷新信息指示该block的第一行中bank0、bank2对应的行不需要刷新，bank1、bank3对应的行需要刷新；block第二行中bank0、bank2对应的行需要刷新，bank1、bank3对应的行不需要刷新；刷新信息中不包含该block的第三行的地址标识，表示block第三行中所有的bank行都不需要刷新；block第四行中所有的bank对应的行都需要刷新。图4仅仅是示例性的说明刷新信息的格式，其目的是指示block中待刷新的bank行，但本发明实施例中刷新信息的格式并不仅限于此，可以有更多或者更少的技术特征。
图5为刷新信息的另外一种形式，为了保证每一次的刷新信息在消息格式上的一致性，刷新信息可以采用图5所示的格式。刷新信息为一个逻辑上的2维阵列，其结构与block的结构类似，如图5所示，仍然以图2实施例为基础进行说明，该刷新信息指示该block的第一行中bank0、bank2对应的行不需要刷新，bank1、bank3对应的行需要刷新；block第二行中bank0、bank2对应的行需要刷新，bank1、bank3对应的行不需要刷新；block第三行中所有的bank行都不需要刷新；block第四行中所有的bank对应的行都需要刷新。图5仅仅是示例性的说明刷新信息的格式，其目的是指示block中待刷新的bank行，但本发明实施例中刷新信息的格式并不仅限于此，可以有更多或者更少的技术特征。
随着内存容量的增加，DRAM刷新装置的负载越来越大，根据本发明实施例公开的技术方案，通过内存控制器维护刷新信息，可以选择性的对DRAM存储阵列116进行刷新，对于没有数据的bank行，可以不进行刷新，对于保持时间高的存储单元可以增加刷新操作的间隔时间，从而极大的降低了内存刷新的功耗和性能开销。而且通过把DRAM存储阵列116划分为至少两个block，在一次刷新指令中可以一次性的指示至少两个待刷新的bank行，实现了对刷新指令的压缩，减小了地址总线的开销。
可选的，所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述DRAM刷新装置根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数。
根据图4和图5所述的刷新信息，一次刷新信息可以携带一个block中多行的刷新信息，实现了对刷新地址的压缩，节省了地址总线的压力。且可以实现内存控制器对DRAM存储整列的指定位置进行刷新，从而可以实现更加合理的配置DRAM刷新操作，缩短了DRAM存储器的刷新时间，降低了刷新功耗，且使刷新操作更加灵活，保证数据完整性的前提下，节省了系统资源的消耗。
图6为依据本发明实施例的一种DRAM刷新时序图，为了描述方便，本实施例以图4所示的刷新信息为例进行说明，DRAM刷新装置108接收到刷新指令后，首先根据根据所述待刷新的block的标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址。
根据刷新指令指示，在第一个刷新阶段，DRAM刷新装置108对block的第一行进行刷新，具体的，DRAM刷新装置108将block第一行中的bank1和bank3对应的bank行的地址分别发送给bank1和bank3的行地址译码器112，在第一刷新阶段对第一block行中的bank1和bank3对应的bank行并行的进行刷新。
通常下一个刷新阶段的刷新信息可以在上一个刷新阶段真正完成之前送入，减少等待时间。如图6所示，在第一刷新阶段还没有真正结束之前，DRAM刷新装置108送入第二刷新阶段的刷新地址，即DRAM刷新装置108将block第二行中的bank0和bank2对应的的bank行地址分别送入bank0和bank2的行地址译码器112，在第二刷新阶段对第二block行中的bank0和bank2对应的bank行并行刷新。
因为刷新信息不包含block第三行的标识，表示该block的第三block没有待刷新的bank行，DRAM刷新装置跳过不待刷新的block行，在第三刷新阶段刷新block的第四行，根据刷新信息指示，第四block行中的所有bank行都需要刷新，DRAM刷新装置将block第四行对应的所有bank行的地址分别发送给各个bank对应的行地址译码器112，在第三刷新阶段对block第四行中的所有bank行并行刷新。
由于进入刷新状态和退出刷新状态需要时间，一个block内第一个刷新阶段和最后一个刷新阶段用时可能稍长于其他刷新阶段。
在本发明实施例的另外一种实现方式中，DRAM刷新装置将该block中每一个block行中的bank行地址都送入各自对应的行地址译码器112，另外根据刷新信息，选择性的使能对bank行的刷新，对于指示待刷新的bank行就进行刷新，对于没有指示待刷新的bank行就不进行刷新。
相对于传统的一次内存刷新只有一个阶段，把内存刷新分为多个刷新阶段进行，从而保证了一个bank内在每个刷新阶段同时最多有一个行在刷新。根据本发明实施例公开的技术方案，DRAM刷新装置108可以跳过不待刷新的block，从而节省了刷新时间个刷新功耗。而且在一个刷新阶段内，由于刷新信息送入了在block行中各个bank是否刷新的信息，DRAM刷新装置108还可以跳过该block行中不待刷新的bank行，节约功耗。
可选的，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，所述N小于M。
所述DRAM刷新装置还用根据所述行合并标识指示，将所述至少两个待刷新的block行合并刷新，在一个刷新阶段，并行刷新所述至少两个待刷新的block行中待刷新的bank行。
图7为依据本发明实施例的一种刷新信息形式，在图4的基础上加入刷新阶段编号，用刷新阶段编号作为行合并标识，用于指示所述DRAM刷新装置将至少两个待刷新的block行合并刷新。如图7所示，因为第一block行的bank1和bank3对应的bank行需要刷新，而第二block的bank0和bank2对应的bank行需要刷新，因为第一block行和第二block行中待刷新的bank行所在的bank没有重叠，则可以将两个block行合并后进行刷新，根据刷新阶段编号指示，在第一个刷新阶段内将block的第一行和第二行并行刷新。图7仅仅是示例性的说明带有行合并标识的刷新信息格式，但本发明实施例中刷新信息的格式并不仅限于此，可以有更多或者更少的技术特征，或者采用其他的方式。
图7对应的DRAM刷新时序图如图8所示，DRAM刷新装置108从内存控制器302接收到带有图7所示的刷新信息的刷新指令后，首先根据刷新指令中带有的block标识和刷新信息生成待刷新的bank行地址，根据刷新信息指示，DRAM刷新装置在第一刷新阶段将第一block第一行中bank1和bank3对应的bank行的地址分别送入bank1和bank3的行地址译码器112，将第一block第一行中bank0和bank2对应的bank行的地址分别送入bank0和bank2的行地址译码器112，在第一刷新阶段完成对第一block第一行和第二block第二行的刷新。因为刷新信息中不报包括行block第三行的标识，表明第三block第三行中所有bank行在本次刷新操作中都不需要刷新，DRAM刷新装置108跳过第三block第三行，对第四block第四行进行刷新。同样，为了节省等待时间，可以再第一刷新阶段没有真正结束之前，将第四block第四行中待刷新的bank行地址送入各自对应的行地址译码器112，在本实施例中，即将第四block第四行中的bank0、bank1、bank2和bank3对应的bank行的地址分别送入bank0、bank1、bank2和bank3的行地址译码器112，在第二刷新阶段完成对第四block行的刷新。
通过在刷新信息中增加行合并标识，可以实现将待刷新的bank行对应的bank不重合的至少两个block行合并刷新，从而节约了刷新阶段，从而减小刷新操作的功耗和时延。
可选的，所述刷新信息还包含终止标识，所述终止标识用于指示对所述待刷新的block的刷新在指示的刷新阶段结束后终止；所述DRAM刷新装置108还用于根据所述终止标识，在所述指示的刷新阶段结束后，终止对所述待刷新的block的刷新。
内存控制器302控制对DRAM存储阵列116的刷新操作和读写操作，并对DRMA存储阵列116的操作做统一的时间规划，因为读写操作的优先级一般高于刷新操作，内存控制器302可以灵活的规划对DRAM存储阵列116的操作，可以在对block刷新过程中的某一个刷新阶段结束后，终止对DRAM存储阵列116的刷新，把时钟周期让给读写操作。
具体实现的过程中，内存控制器302可以在刷新指令的刷新信息中的某一个刷新阶段后加入终止标识，DRAM刷新装置108根据终止标识，在指示的刷新阶段结束后，终止对该block的刷新，从而给对DRAM的读写操作让出时钟周期。读写操作结束后，内存控制器302可以重新给DRAM刷新装置108发送新的刷新指令，指示刷新剩余的没有刷新的block行。
根据本发明实施例公开的技术方案，在对某一个block刷新的时候，可以在某一刷新阶段结束后，提前结束对该block的刷新，让内存可以正常访问，等读写操作结束后，在由内存控制器302向DRAM刷新装置108重新发送刷新指令，指示刷新该block没有刷新的block行。
在本发明实施例另外一种可能的实现方式中，所述刷新信息还包含中止标识，所述中止标识用于指示对所述待刷新的block的刷新在指示的刷新阶段结束后中止；所述DRAM刷新装置108还用于根据所述中止标识指示，在所述指示的刷新阶段结束后，中止对所述待刷新的block的刷新。
所述DRAM刷新装置108还用于恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
具体实现的过程中，内存控制器302可以在刷新指令的刷新信息中的某一个刷新阶段后加入中止标识，DRAM刷新装置108根据中止标识，在指示的刷新阶段结束后，中止对该block的刷新，从而给对DRAM的读写操作让出时钟周期。读写操作结束后，内存控制器302可以给DRAM刷新装置108发送恢复指令，指示恢复对该block的刷新，刷新剩余的没有刷新的block行。还可以由DRAM刷新装置108等待特定的时钟周期后，自主恢复对该block的刷新，刷新剩余的没有刷新的block行。
根据本发明实施例公开的技术方案，在对某一个block刷新的时候，可以在某一刷新阶段结束后，中止对该block的刷新，让内存可以正常访问，等读写操作结束后，DRAM刷新装置108恢复对该block的刷新，继续刷新没有刷新的block行。
可选的，刷新信息中还包含block合并标识，如果相邻的两个block中待刷新的bank行都比较少，可以在刷新时候，将两个block合并刷新。
具体实现的过程中，可以在刷新信息中加入下一个block的偏移量，依次来定位下一个block，并加入下一个block的刷新信息，以此对相邻的两个block合并刷新。从而节省一个刷新周期的时间。
图9为依据本发明实施例的一种DRAM刷新方法的示范性流程图，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的多行，如图9所示，所述方法包括：
S902：DRAM刷新装置接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域；
S904：所述DRAM刷新装置根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址；
S906：所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址对应的位置。
可选的，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
具体的，DRAM刷新装置可以通过如图1所示的控制接口102和地址接口104接收所述刷新指令，通过控制接口102接收指令标识，指令标识用于表示该指令是一个刷新指令，并通过地址接口接收block的标识和所述刷新信息。
所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述DRAM刷新装置根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数。
在一中可能的实现方式中，方法900的具体的流程图如图10所示。
1002：DRAM刷新装置接收来自内存控制器的刷新指令，刷新指令包含待刷新的block的地址和该block的刷新信息，刷新信息包含待刷新的block行的指示标识，和待刷新的block行中待刷新的bank行的指示标识。
1004：DRAM刷新装置根据刷新指令，锁存block地址和block的刷新信息。
1006：DRAM刷新装置查找刷新信息，判断是否有待刷新的block行，如果有则执行步骤1008，如果没有，则执行步骤1012，结束本次刷新操作。
可选的，DRAM刷新装置根据block行的地址顺序，查找是否有待刷新的block行。
1008：DRAM刷新装置将block地址和该block行的标识合并，并根据该block行中待刷新的bank行的指示标识生成该block行中待刷新的bank行地址。
1010：DRAM刷新装置将生成的bank行地址分别送入各自对应的bank的行地址译码器，并行刷新该block行中待刷新的bank行，完成对该block行的刷新，并删除锁存的关于该block行的刷新信息，返回步骤1006。
可选的，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，其中，M是大于0的正整数，N是大于0，小于M的正整数。
可选的，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述终止标识，终止对所述待刷新的block的刷新。
可选的，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述中止标识，中止对所述待刷新的block的刷新。所述方法900还包括：所述DRAM刷新装置恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
图11为依据本发明实施例的一种DRAM刷新方法的示范性流程图，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的多行，如图11所示，所述方法包括：
S1102：内存控制器确定待刷新的block，以及所述待刷新的block中待刷新的区域；
内存控制器维护DRAM存储阵列的刷新操作相关信息，并用于根据刷新操作相关信息确定待刷新的block，以及所述待刷新的block中待刷新的区域。具体的，待刷新的区域可以包括待刷新的block中待刷新的block行，以及待刷新的block行中待刷新的bank行。
可选的，刷新操作相关信息包括存储阵列的存储单元是否有数据保存和/或存储单元的保持时间，对没有数据的bank行可以不进行刷新，对保持时间长的存储单元可以以较小的刷新频率进行刷新，对保持时间短的存储单元可以以较大的刷新频率进行刷新，从而可以实现更加合理的配置DRAM刷新操作，缩短了DRAM存储器的刷新时间，降低了刷新功耗，且使刷新操作更加灵活，保证数据完整性的前提下，节省了系统资源的消耗。
S1104：内存控制器向DRAM刷新装置发送刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息。
可选的，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
可选的，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中并行刷新所述待刷新的block中的至少两个block行。
可选的，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新。
可选的，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新。
图12是依据本发明一实施例的DRAM刷新装置1200的逻辑结构示意图，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的多行，DRAM刷新装置，如图12所示，数据传输装置1200可以包括：接收单元1202，生成单元1204和刷新单元1206。
接收单元1202，用于接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域；
生成单元1204，用于根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址；
刷新单元1206，用于刷新所述待刷新的block中所述bank行的地址对应的位置。
可选的，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
具体的，接收单元1202可以通过如图1所示的控制接口102和地址接口104接收所述刷新指令，通过控制接口102接收指令标识，指令标识用于表示该指令是一个刷新指令，并通过地址接口接收block的标识和所述刷新信息。
所述刷新单元1206用于刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述刷新单元1206根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数。
可选的，所述刷新信息还包含行合并标识，用于指示所述刷新单元在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，其中，M是大于0的正整数，N是大于0，小于M的正整数。
所述刷新单元1206用于根据所述待刷新的bank行的地址，刷新所述待刷新的block还包括：所述刷新单元1206根据所述行合并标识指示，将所述至少两个待刷新的block行合并刷新，在一个刷新阶段，并行刷新所述至少两个待刷新的block行中待刷新的bank行。
可选的，所述刷新信息还包含终止标识，所述终止标识用于指示所述刷新单元在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述刷新单元1206还用于根据所述终止标识，终止对所述待刷新的block的刷新。
可选的，所述刷新信息还包含中止标识，所述中止标识用于指示所述刷新单元在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述刷新单元1206还用于根据所述中止标识指示，中止对所述待刷新的block的刷新。所述刷新单元1206还用于恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
图13是依据本发明一实施例的DRAM刷新装置1300的逻辑结构示意图，DRAM存储阵列包括至少两个库bank，DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的多行，DRAM刷新装置，如图13所示，数据传输装置1300可以包括：确定单元1302、发送单元1304。
确定单元1302，用于确定待刷新的block，以及所述待刷新的block中待刷新的区域；
发送单元1304，用于向DRAM刷新装置发送刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息。
可选的，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank。
可选的，所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中并行刷新所述待刷新的block中的至少两个block行。
可选的，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新。
可选的，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，设备和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以内存在一个计算机可读取内存介质中。上述软件功能模块内存在一个内存介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的部分步骤。而前述的内存介质包括：移动硬盘、只读内存器(英文：Read-Only Memory，简称ROM)、随机存取内存器(英文：Random Access Memory，简称RAM)、磁碟或者光盘等各种可以内存程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的保护范围。

Claims (14)

1.一种刷新动态随机存取存储器DRAM的方法，其特征在于，DRAM存储阵列包括至少两个库bank，所述DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，所述DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，包括：
DRAM刷新装置接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank；
所述DRAM刷新装置根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址；
所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址对应的位置;
所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述DRAM刷新装置根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数, 所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，实现将待刷新的bank行对应的bank不重合的至少两个block行合并刷新。
2.根据权利要求1所述的方法，其特征在于，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述终止标识，终止对所述待刷新的block的刷新。
3.根根权利要求1-2任一项所述的方法，其特征在于，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述方法还包括：所述DRAM刷新装置根据所述中止标识，中止对所述待刷新的block的刷新。
4.根据权利要求3所述的方法，其特征在于，所述方法还包括：所述DRAM刷新装置恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
5.一种刷新动态随机存取存储器DRAM的装置，其特征在于，DRAM存储阵列包括至少两个库bank，所述DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，所述DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，包括：
接收单元，用于接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank；
生成模块，用于根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址；
刷新单元，用于刷新所述待刷新的block中所述bank行的地址对应的位置;
所述刷新单元用于刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述刷新单元根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数, 所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，实现将待刷新的bank行对应的bank不重合的至少两个block行合并刷新。
6.根据权利要求5所述的装置，其特征在于，所述N小于M。
7.根据权利要求5-6任一项所述的装置，其特征在于，所述刷新信息还包含终止标识，所述终止标识用于指示所述刷新单元在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述刷新单元还用于根据所述终止标识，终止对所述待刷新的block的刷新。
8.根根权利要求5-6任一项所述的装置，其特征在于，所述刷新信息还包含中止标识，所述中止标识用于指示所述刷新单元在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述刷新单元还用于根据所述中止标识指示，中止对所述待刷新的block的刷新。
9.根据权利要求8所述的装置，其特征在于，所述刷新单元还用于恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
10.一种动态随机存取存储器DRAM芯片，其特征在于，包含DRAM存储阵列和权利要求5-9任一项所述的装置，所述装置用于对所述DRAM存储阵列进行刷新。
11.一种刷新动态随机存取存储器DRAM的系统，其特征在于，包括控制动态随机存取存储器DRAM刷新的装置，DRAM刷新装置和DRAM存储阵列，DRAM存储阵列包括至少两个库bank，所述DRAM存储阵列的行包括所述至少两个bank各自对应的bank行，所述DRAM存储阵列分为至少两个刷新块block，每个block包含所述DRAM存储阵列的至少两行，
所述控制动态随机存取存储器DRAM刷新的装置用于确定待刷新的block，以及所述待刷新的block中待刷新的区域，并向所述DRAM刷新装置发送刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息，所述刷新信息包括第一指示信息和第二指示信息，所述第一指示信息用于指示所述待刷新的block中待刷新的block行，所述第二指示信息用于指示待刷新的bank；
所述DRAM刷新装置用于根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址，并刷新所述待刷新的block中所述bank行的地址对应的位置；
所述DRAM刷新装置用于刷新所述待刷新的block中所述bank行的地址所对应的位置包括：所述DRAM刷新装置根据所述待刷新的block中待刷新的block行的数目M，分N个刷新阶段刷新所述bank行的地址对应的位置，所述位置中位于同一block行的位置在同一个刷新阶段中并行刷新，其中，M是大于0的正整数，N是大于0并且小于等于M的正整数, 所述刷新信息还包含行合并标识，用于指示所述DRAM刷新装置在同一个刷新阶段中刷新所述待刷新的block中的至少两个block行，实现将待刷新的bank行对应的bank不重合的至少两个block行合并刷新。
12.根根权利要求11所述的系统，其特征在于，所述刷新信息还包含终止标识，所述终止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，终止对所述待刷新的block的刷新；所述DRAM刷新装置根据所述终止标识，终止对所述待刷新的block的刷新。
13.根据权利要求11-12任一项所述的系统，其特征在于，所述刷新信息还包含中止标识，所述中止标识用于指示所述DRAM刷新装置在对指示的block行的刷新结束后，中止对所述待刷新的block的刷新；所述DRAM刷新装置根据所述中止标识，中止对所述待刷新的block的刷新。
14.根据权利要求13所述的系统，其特征在于，所述DRAM刷新装置还用于恢复中止的对所述待刷新的block的刷新，并继续刷新剩余的待刷新的block行。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102321793B1 (ko) 2015-08-12 2021-11-08 삼성전자주식회사 플렉시블 리프레쉬 스킵 영역을 운영하는 반도체 메모리 장치
SG11201908904TA (en) 2017-04-14 2019-10-30 Huawei Tech Co Ltd Memory refresh technology and computer system
CN110729006B (zh) * 2018-07-16 2022-07-05 超威半导体(上海)有限公司 存储器控制器中的刷新方案
US10878880B2 (en) 2018-09-20 2020-12-29 Qualcomm Incorporated Selective volatile memory refresh via memory-side data valid indication
US10726903B2 (en) * 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
WO2021147043A1 (zh) * 2020-01-22 2021-07-29 华为技术有限公司 一种存储器、控制器、刷新方法及存储系统
US11721384B2 (en) 2020-04-17 2023-08-08 Advanced Micro Devices, Inc. Hardware-assisted dynamic random access memory (DRAM) row merging
CN112114747B (zh) * 2020-08-31 2024-02-09 山东华芯半导体有限公司 一种SSD中提升NAND Flash读稳定性的方法
CN116168759B (zh) * 2023-04-26 2023-09-12 长鑫存储技术有限公司 半导体存储装置的自刷新功耗分析方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1421871A (zh) * 2001-11-22 2003-06-04 富士通株式会社 具有奇偶校验单元阵列的存储电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312386A (ja) * 1998-03-30 1999-11-09 Siemens Ag Ｄｒａｍチップ
US6529433B2 (en) * 2001-04-03 2003-03-04 Hynix Semiconductor, Inc. Refresh mechanism in dynamic memories
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
GB2380035B (en) * 2001-09-19 2003-08-20 3Com Corp DRAM refresh command operation
US6665224B1 (en) 2002-05-22 2003-12-16 Infineon Technologies Ag Partial refresh for synchronous dynamic random access memory (SDRAM) circuits
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
CN100585732C (zh) * 2004-05-27 2010-01-27 高通股份有限公司 用于为易失性存储器提供定向库刷新的方法及系统
US7079440B2 (en) 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
US7369451B2 (en) * 2005-10-31 2008-05-06 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells
JP4299849B2 (ja) * 2006-08-22 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
KR20090013342A (ko) * 2007-08-01 2009-02-05 삼성전자주식회사 멀티 포트 반도체 메모리 장치 및 그에 따른 리프레쉬 방법
CN102081964B (zh) * 2009-11-30 2014-12-10 国际商业机器公司 动态随机访问存储器刷新的方法和系统
US9286965B2 (en) * 2010-12-03 2016-03-15 Rambus Inc. Memory refresh method and devices
CN103489460A (zh) 2012-06-11 2014-01-01 鸿富锦精密工业（深圳）有限公司 测试装置及测试方法
KR101977665B1 (ko) * 2012-07-12 2019-08-28 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
KR102011796B1 (ko) 2012-08-30 2019-08-20 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US8996942B2 (en) * 2012-12-20 2015-03-31 Avago Technologies General Ip (Singapore) Pte. Ltd. Suspend SDRAM refresh cycles during normal DDR operation
CN103187091A (zh) * 2013-03-19 2013-07-03 西安华芯半导体有限公司 Dram自刷新方法
CN104239220B (zh) * 2013-06-13 2017-11-24 华为技术有限公司 存储器刷新处理方法和装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1421871A (zh) * 2001-11-22 2003-06-04 富士通株式会社 具有奇偶校验单元阵列的存储电路

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Publication number Publication date
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