KR20030009125A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR20030009125A
KR20030009125A KR1020020026316A KR20020026316A KR20030009125A KR 20030009125 A KR20030009125 A KR 20030009125A KR 1020020026316 A KR1020020026316 A KR 1020020026316A KR 20020026316 A KR20020026316 A KR 20020026316A KR 20030009125 A KR20030009125 A KR 20030009125A
Authority
KR
South Korea
Prior art keywords
refresh
circuit
signal
mode
address
Prior art date
Application number
KR1020020026316A
Other languages
English (en)
Inventor
마츠모토쥰코
야마우치다다아키
오카모토다케오
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030009125A publication Critical patent/KR20030009125A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

데이터 유지를 실행하는 셀프 리프레쉬 모드시에 있어서 소비 전류를 저감하고 또한 안정하게 기억 데이터를 유지할 수 있다.
모드 레지스터(2)내의 레지스터 회로(24)에 셀프 리프레쉬 모드시에 있어서 실행될 리프레쉬 형태를 특정하는 데이터를 저장한다. 이 레지스터 회로(24)에 저장된 데이터에 따라서 리프레쉬 주기/영역이 결정되고, 리프레쉬 제어 회로(22)가 리프레쉬에 필요한 제어 신호 및 리프레쉬 어드레스를 발생한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 기억 데이터의 리프레쉬가 필요한 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 본 발명은 슬립 모드 등의 저전력 소비 모드시에 있어서의 소비 전류를 저감하기 위한 구성에 관한 것이다.
반도체 기억 장치의 하나로 DRAM(다이나믹 랜덤 액세스 메모리)이 있다. 이 DRAM은, 메모리 셀이 통상 1개의 캐패시터와 1개의 MIS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성되어 있다. 1비트의 메모리 셀이 4개의 트랜지스터와 2개의 부하 소자로 구성되는 SRAM(스테이틱 랜덤 액세스 메모리)에 비해 메모리 셀의 점유 면적이 작고 또한 비트 단가도 저렴하다. 이들의 이유에 의해, DRAM은 대기억 용량의 기억 장치로서 널리 일반적으로 이용되고 있다.
DRAM은 캐패시터에 데이터를 전하의 형태로 기억하고 있고, 따라서 누설 전류 등에 의해 기억 데이터가 소실될 가능성이 있다. 따라서, 정기적으로 이 기억 데이터를 재기입하는 리프레쉬 동작이 필요해진다.
리프레쉬를 실행하는 동작 모드로서는 통상 오토 리프레쉬 모드와 셀프 리프레쉬 모드가 있다. 오토 리프레쉬 모드는 통상 동작 모드시, 즉, DRAM에 대한 데이터 액세스가 실행되고 있는 동작 모드시에 있어서, 이 외부 액세스를 정지하여, 외부로부터 리프레쉬 지시(오토 리프레쉬 커맨드)를 인가한다. DRAM 내부에서 이 오토 리프레쉬 커맨드에 따라서 리프레쉬 어드레스 및 리프레쉬 제어 신호를 생성해서 기억 데이터의 리프레쉬를 실행한다.
셀프 리프레쉬 모드는 DRAM에 대한 액세스가 장기간에 걸쳐 실행되지 않는 슬립 모드 등의 저전력 소비 모드시에 있어서, 외부로부터의 셀프 리프레쉬 지시(셀프 리프레쉬 커맨드)에 의해 설정된다. 이 셀프 리프레쉬 모드에 있어서는, DRAM은 내부에서 리프레쉬 타이밍 및 리프레쉬 어드레스를 생성하고, 소정의 간격으로 메모리 셀 데이터의 리프레쉬를 실행한다. 이 셀프 리프레쉬 모드는 저전력 소비 모드시에 설정되고, 이 셀프 리프레쉬 모드시에 있어서는 소비 전류를 가능한 한 작게 하는 것이 요구된다.
종래의 DRAM에서는, 셀프 리프레쉬 모드시에 있어서도 오토 리프레쉬 모드시에 실행되는 리프레쉬와 동일 제어 형태로 리프레쉬가 실행된다. 예를 들면, 4뱅크 구성에 있어서는 오토 리프레쉬 모드 및 셀프 리프레쉬 모드중의 어느 하나에있어서도 4뱅크 모두에 대해서 리프레쉬가 실행된다. 각 뱅크에 있어서 리프레쉬되는 메모리셀 행도 모두 2행으로 설정된다.
오토 리프레쉬 모드는, 데이터 처리가 실행되는 통상 동작 모드시에 있어서 실행되는 리프레쉬 모드이며, 슬립 모드 등의 저전력 소비 모드와는 달리 그만큼 저소비 전류는 요구되지 않는다. 한편, 저전력 소비 모드시에 있어서는 가능한 한 소비 전류를 작게 하는 것이 요구된다. 따라서, 종래의 리프레쉬의 구성에서는 저전력 소비 모드시에 있어서, 요구되는 소비 전류 조건을 만족시킬 수 없게 된다고 하는 문제가 발생한다. 특히, 전지 구동의 휴대 기기 등의 용도에 있어서는, 이러한 저전력 소비 모드시에 있어서는 데이터 유지를 실행하는 것이 요구될 뿐이며, 전지 수명의 관점에서, 가능한 한 소비 전류를 작게 하는 것이 요구된다. 따라서, 종래의 리프레쉬 구성에서는, 이러한 저소비 전류 요구를 만족시킬 수 없게 된다고 하는 문제가 발생한다.
또, 리프레쉬 사이클(모든 메모리 셀에 대해서 1회 리프레쉬하는데 요구되는 리프레쉬 회수)은, 예를 들면 4K 리프레쉬 사이클 및 8K 리프레쉬 사이클 등이 있지만, 특정의 패드를 본딩 와이어에 의해 소정의 전압 레벨로 설정하는 본딩 옵션에 의해 그 리프레쉬 사이클이 고정적으로 설정된다. 따라서, 동작 환경이 변화하고 메모리셀의 데이터 유지 특성이 동작 온도 상승 등에 의해 열화한 경우, 이 설정된 리프레쉬 사이클에서는 안정하게 기억 데이터를 유지할 수 없게 될 가능성이 생긴다.
본 발명의 목적은 저전력 소비 모드시의 소비 전류를 저감할 수 있는 반도체기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 셀프 리프레쉬 모드시의 셀프 리프레쉬 실행시에 있어서의 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 데이터 유지 특성을 열화시키는 일없이 리프레쉬시의 소비 전류를 저감할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 동작 환경에 따라서 리프레쉬 실행 형태를 용이하게 변경할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1의 (a), 및 (b)는 본 발명에 따른 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,
도 2는 도 1의 (a), 및 (b)에 도시하는 중앙 제어 회로 및 모드 레지스터의 구성을 개략적으로 도시한 도면,
도 3은 도 2에 도시하는 레지스터 회로의 구성의 일례를 도시한 도면,
도 4는 본 발명의 실시예 1에 따른 셀프 리프레쉬 모드와 리프레쉬 모드 설정 데이터의 대응 관계를 일람으로 하여 도시한 도면,
도 5의 (a) 내지 (d)는 도 4에 도시하는 셀프 리프레쉬 모드시에 있어서의 뱅크 단위로의 영역 지정시의 리프레쉬 영역을 개략적으로 도시한 도면,
도 6의 (a), 및 (b)는 블럭 단위로의 리프레쉬 실행시의 리프레쉬 영역을 개략적으로 도시한 도면,
도 7은 본 발명의 실시예 1에 따른 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면,
도 8은 도 7에 도시하는 리프레쉬 어드레스 발생 회로의 구성을 개략적으로 도시한 도면,
도 9는 도 8에 도시하는 뱅크 어드레스 발생 회로의 구성을 개략적으로 도시한 도면,
도 10은 뱅크 어드레스의 할당의 일례를 도시한 도면,
도 11은 도 9에 도시하는 뱅크 어드레스 발생 회로의 동작을 도시한 진리값표,
도 12는 메모리 블럭의 블럭 어드레스 할당의 일례를 도시한 도면,
도 13은 도 12에 도시하는 블럭 어드레스 할당에 있어서의 리프레쉬 블럭 어드레스 발생 회로의 구성의 일례를 도시한 도면,
도 14는 내부 어드레스 발생부의 구성을 개략적으로 도시한 도면,
도 15는 본 발명의 실시예 1에 따른 전원 제어부의 구성을 개략적으로 도시한 도면,
도 16은 본 발명의 실시예 2에 따른 리프레쉬 어드레스 발생 회로의 구성을 개략적으로 도시한 도면,
도 17은 본 발명의 실시예 2에 따른 리프레쉬 뱅크 어드레스 발생부의 구성을 개략적으로 도시한 도면,
도 18은 본 발명의 실시예 2에 따른 리프레쉬 블럭 어드레스 발생부의 구성을 개략적으로 도시한 도면,
도 19는 본 발명의 실시예 3에 따른 처리 시스템의 전체 구성을 개략적으로 도시한 도면,
도 20은 메모리 셀의 데이터 유지 특성의 온도 의존성을 도시한 도면,
도 21은 본 발명의 실시예 3에 따른 리프레쉬 지정 데이터 설정원 시퀀스를 도시한 도면,
도 22는 리프레쉬 설정 데이터에 의한 온도와 리프레쉬 주기의 대응을 일람으로 하여 도시한 도면,
도 23은 본 발명의 실시예 3에 따른 레지스터 회로의 구성의 일례를 도시한 도면,
도 24는 본 발명의 실시예 3에 따른 리프레쉬 타이머의 구성을 개략적으로 도시한 도면,
도 25는 도 24에 도시하는 가변 링 발진기의 구성의 일례를 개략적으로 도시한 도면,
도 26은 도 25에 도시하는 바이어스 전압 발생 회로의 구성을 개략적으로 도시한 도면,
도 27은 본 발명의 실시예 3의 변경예 1의 리프레쉬 구성 지정 데이터 설정시퀀스를 도시한 도면,
도 28은 본 발명의 실시예 3의 변경예 1에 따른 레지스터 회로의 구성을 개략적으로 도시한 도면,
도 29는 본 발명의 실시예 3의 변경예 2의 리프레쉬 구성 지정 데이터의 지정 내용을 도시한 도면,
도 30은 본 발명의 실시예 3의 변경예 2에 따른 레지스터 회로의 구성을 개략적으로 도시한 도면,
도 31은 본 발명의 실시예 3에 따른 메모리 컨트롤러의 구성의 일례를 개략적으로 도시한 도면,
도 32는 본 발명의 실시예 4의 리프레쉬 사이클 설정부의 구성을 개략적으로 도시한 도면,
도 33은 도 32에 도시하는 퓨즈 프로그램 회로의 구성의 일례를 도시한 도면,
도 34는 본 발명의 실시예 5의 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면,
도 35는 본 발명의 실시예 6에 따른 셀프 리프레쉬 모드 이행시에 있어서의 동작을 도시한 흐름도,
도 36은 본 발명의 실시예 7에 따른 리프레쉬 제어 회로의 구성의 일례를 도시한 도면,
도 37은 본 발명의 실시예 8에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,
도 38은 도 37에 도시하는 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면,
도 39의 (a), 및 (b)는 본 발명의 실시예 8에 따른 1 리프레쉬 사이클에 있어서의 리프레쉬 실행 블럭의 구성을 개략적으로 도시한 도면,
도 40은 본 발명의 실시예 8에 따른 리프레쉬 블럭 발생부의 구성을 개략적으로 도시한 도면,
도 41은 본 발명의 실시예 8에 따른 리프레쉬 메모리 블럭의 구성을 개략적으로 도시한 도면,
도 42는 본 발명의 실시예 8에 따른 뱅크 어드레스의 할당의 일례를 도시한 도면,
도 43은 본 발명의 실시예 8에 따른 뱅크 어드레스 발생부의 구성을 개략적으로 도시한 도면,
도 44는 본 발명의 실시예 8의 뱅크 어드레스의 다른 구성을 도시한 도면,
도 45는 본 발명의 실시예 8에 따른 리프레쉬 메모리 블럭의 구성을 개략적으로 도시한 도면,
도 46은 본 발명의 실시예 9에 따른 리프레쉬 뱅크 어드레스 발생부의 구성을 개략적으로 도시한 도면,
도 47은 본 발명의 실시예 10에 따른 반도체 기억 장치의 전원 회로의 배치를 개략적으로 도시한 도면,
도 48은 도 47에 도시하는 내부 전원 회로(VDC)의 구성의 일례를 도시한 도면,
도 49는 본 발명의 실시예 10에 따른 셀프 리프레쉬 모드 지시 신호 발생부의 구성을 개략적으로 도시한 도면,
도 50은 본 발명의 실시예 10에 따른 리프레쉬 활성화 신호 발생부의 구성을 개략적으로 도시한 도면,
도 51은 본 발명의 실시예 10에 따른 뱅크 지정 신호 발생부의 구성의 일례를 도시한 도면,
도 52는 본 발명의 실시예 10에 따른 어레이 활성화 신호 발생부의 구성을 개략적으로 도시한 도면,
도 53은 본 발명의 실시예 10에 따른 어레이 활성화 신호 발생부의 구성의 일례를 도시한 도면,
도 54는 본 발명의 실시예 10에 따른 어레이 활성화 신호 발생부의 다른 구성을 개략적으로 도시한 도면,
도 55는 본 발명의 실시예 10에 따른 반도체 기억 장치의 어레이부의 구성을 도시한 도면,
도 56은 본 발명의 실시예 10에 따른 비트선 주변 회로 및 국부 제어 회로의 구성의 일례를 도시한 도면,
도 57은 도 56에 도시하는 메인 센스 앰프 활성화 신호 발생부의 구성의 일례를 도시한 도면,
도 58은 본 발명의 실시예 10에 따른 내부 어드레스 신호 발생부의 구성을 개략적으로 도시한 도면,
도 59는 본 발명의 실시예 10에 따른 어드레스 래치 제어 신호 발생부의 구성을 개략적으로 도시한 도면,
도 60은 도 59에 도시하는 블럭 어드레스 제어 회로의 구성의 일례를 도시한 도면,
도 61은 도 60에 도시하는 블럭 어드레스 제어 회로의 동작을 도시한 타이밍도,
도 62는 본 발명의 실시예 11에 따른 반도체 기억 장치의 국부 제어 회로의 구성의 일례를 도시한 도면,
도 63은 본 발명의 실시예 12에 따른 반도체 기억 장치의 메모리 블럭의 구성을 개략적으로 도시한 도면,
도 64는 도 63에 도시하는 메모리 서브어레이의 구성을 개략적으로 도시한 도면,
도 65는 본 발명의 실시예 12의 변경예에 따른 서브디코더 및 드라이버와 서브워드 드라이버의 구성의 일례를 도시한 도면,
도 66은 본 발명의 실시예 13에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,
도 67은 본 발명의 실시예 14에 따른 모드 레지스터 세트 동작을 도시한 타이밍도,
도 68은 도 67에 도시하는 어드레스 시퀀스의 레지스터 회로의 구성을 개략적으로 도시한 도면,
도 69는 본 발명의 실시예 14의 모드 레지스터 세트 동작의 다른 예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
MA0∼MA3, MAR0∼MAR3 : 메모리 어레이BK0∼BK3 : 뱅크
1, 10 : 중앙 제어 회로2, 12 : 모드 레지스터
3a∼3d, 13a∼13d : 뱅크 제어 회로15 : 어드레스 입력 버퍼 회로
20 : 커맨드 디코드 회로22 : 리프레쉬 제어 회로
24 : 레지스터 회로
본 발명의 제 1 특징에 따른 반도체 기억 장치는, 복수의 메모리 셀을 갖는 메모리 어레이와, 이 메모리 어레이의 메모리 셀의 기억 데이터를 리프레쉬하기 위한 리프레쉬 회로와, 메모리 어레이의 리프레쉬 주기 및 영역의 적어도 한쪽을 설정하는 데이터를 저장하는 레지스터 회로를 포함한다. 이 레지스터 회로는 외부로부터의 레지스터 설정 지시 신호에 응답하여 외부로부터의 리프레쉬 지정 데이터를 저장한다.
본 발명의 제 1 특징에 따른 반도체 기억 장치는, 레지스터 회로에 저장된 데이터에 따라서, 메모리 어레이의 리프레쉬할 메모리 셀을 지정하는 리프레쉬 어드레스를 생성하여 리프레쉬 회로에 인가하고 또한 리프레쉬 회로를 활성화하는 리프레쉬 실행 제어 회로를 더 포함한다.
리프레쉬 지정 데이터는, 바람직하게는 메모리 어레이의 리프레쉬 대상으로되는 영역을 지정하는 데이터를 포함한다.
본 발명의 제 2 특징에 따른 반도체 기억 장치는, 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖고 또한 각각이 서로 독립적으로 선택 상태로 구동되는 복수의 뱅크와, 리프레쉬 동작시에 있어서 복수의 뱅크의 메모리 셀을 리프레쉬하기 위한 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생 회로를 포함한다. 이 리프레쉬 어드레스 발생 회로는 복수의 뱅크를 지정하는 리프레쉬 뱅크 어드레스를 생성하는 회로를 포함한다. 이 리프레쉬 뱅크 어드레스는 저전력 동작 모드시에 있어서는 복수의 뱅크의 일부의 뱅크를 지정하고, 이 저전력 동작 모드와는 상이한 모드시에 있어서는 복수의 뱅크를 모두 지정한다.
본 발명의 제 2 특징에 따른 반도체 기억 장치는, 리프레쉬 동작시에 있어서 리프레쉬 어드레스 발생 회로로부터의 리프레쉬 어드레스가 지정하는 뱅크의 메모리 셀의 리프레쉬를 실행하는 리프레쉬 실행 제어 회로를 더 포함한다.
모드 레지스터의 저장 데이터에 따라서 저전력 소비 모드시에 있어서 실행되는 리프레쉬의 동작 내용을 설정하는 것에 의해, 이 저전력 소비 모드시에 있어서 리프레쉬시에 사용되는 소비 전류를 통상 동작 모드시에 있어서 실행되는 리프레쉬 동작시의 그것에 비해 더 저감할 수 있다. 또, 모드 레지스터를 이용해서 리프레쉬의 동작 내용을 설정하는 것에 의해, 적용 용도에 따라 리프레쉬 실행 내용을 설정할 수 있어, 유연하게 동작 환경에 따라 리프레쉬 동작 내용을 변경/설정할 수 있다.
또, 멀티 뱅크 구성에 있어서, 리프레쉬시에 동시에 활성화되는 뱅크수를 저감하는 것에 의해, 통상 동작 모드시에 있어서 실행되는 리프레쉬에 비해, 데이터 유지가 실행되는 저전력 소비 모드시에 있어서 실행되는 리프레쉬의 소비 전류를 더 저감할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(발명의 실시예)
(실시예 1)
도 1의 (a)는 본 발명의 실시예 1에 따른 반도체 기억 장치의 전체 구성의 일례를 개략적으로 도시한 도면이다. 도 1의 (a)에 있어서는 뱅크 BK0∼BK3을 각각 구성하는 메모리 어레이 MA0∼MA3이 칩상에 분산되어 배치된다. 이들 메모리 어레이 MA0∼MA3 각각에 대응하여 행 선택 및 열 선택 등을 실행하는 뱅크 제어 회로(3a∼3d)가 마련된다. 이들 뱅크 제어 회로(3a∼3d)에 대해서 메모리 어레이 MA0∼MA3의 중앙부에 외부로부터의 커맨드 EXCMD 및 외부로부터의 어드레스 신호 EXADD에 따라서 내부 어드레스 신호 및 내부 제어 신호를 생성하는 중앙 제어 회로(1)가 마련된다.
이 중앙 제어 회로(1)는 외부 어드레스 신호 EXADD에 포함되는 뱅크를 특정하는 뱅크 어드레스 신호에 따라서 지정된 뱅크에 대해서 마련되는 뱅크 제어 회로를 활성화한다. 따라서, 이 도 1의 (a)에 도시하는 구성에 있어서 중앙에 배치된 중앙 제어 회로(1)는 뱅크 제어 회로(3a∼3d) 각각에 대해서 뱅크 제어 신호 및 내부 어드레스 신호를 전달한다.
이 중앙 제어 회로(1)에 인접하여 모드 레지스터(2)가 마련된다. 이 모드 레지스터(2)는 중앙 제어 회로(1)의 제어하에, 외부로부터의 커맨드 EXCMD가 모드 레지스터 세트 커맨드일 때에는 외부 어드레스 신호 EXADD의 특정 비트를 동작 내용 특정 데이터로서 저장한다.
메모리 어레이 MA0∼MA3에 있어서는 행렬 형상으로 메모리 셀이 배치되어 있고, 이들 메모리 셀은 그의 기억 데이터를 주기적으로 리프레쉬할 필요가 있는 DRAM 셀이다. 모드 레지스터(2)에 있어서는, 이 리프레쉬 모드시에 리프레쉬되는 영역 및 리프레쉬의 실행 주기 등의 리프레쉬 구성을 지정하는 리프레쉬 구성 지정 데이터가 저장된다.
이 모드 레지스터(2)에 리프레쉬 구성 지정 데이터를 저장하는 것에 의해, 내부에서 셀프 리프레쉬 모드시에 있어서 실행되는 리프레쉬의 내용과 통상 동작 모드시에 실행되는 오토 리프레쉬의 리프레쉬 내용을 다르게 할 수 있어, 저전력 소비가 요구되는 셀프 리프레쉬 모드시의 소비 전류를 더 저감할 수 있다. 이 리프레쉬의 제어를 실행하는 회로는, 나중에 상세하게 설명하는 바와 같이 중앙 제어 회로(1)에 마련된다.
도 1의 (b)는 본 발명의 실시예 1에 따른 반도체 기억 장치의 다른 구성을 개략적으로 도시한 도면이다. 도 1의 (b)에 있어서는 메모리 어레이 MAR0 및 MAR1이 동일 메모리 매트내에 배치되고, 또 메모리 어레이 MAR2 및 MAR3이 동일 메모리 매트내에 배치된다. 메모리 어레이 MAR0∼MAR3이 뱅크 BK0∼BK3을 각각 구성한다.이들 메모리 어레이 MAR0∼MAR3 각각에 대응하여 뱅크 제어 회로(13a∼13d)가 마련된다.
이들 뱅크 제어 회로(13a∼13d)에 공통으로 메모리 매트의 한쪽측에 중앙 제어 회로(10)가 마련된다. 이 중앙 제어 회로(10)는 외부로부터의 커맨드 EXCMD 및 외부로부터의 어드레스 신호 EXADD에 따라서, 뱅크 제어 회로(13a∼13d)에 대해서 내부 버스(14)를 거쳐서 내부 제어 신호 및 내부 어드레스 신호를 전달한다. 이 중앙 제어 회로(10)의 구성은 도 1의 (a)에 도시하는 중앙부에 배치되는 중앙 제어 회로(1)의 구성과 동일하다. 또 이것 대신에, 이 중앙 제어 회로(10)는 뱅크 활성화 신호만을 뱅크 제어 회로(13a∼13d)로 각각 뱅크마다 전달하고, 나머지 내부 제어 신호 및 내부 어드레스 신호는 이들 뱅크 제어 회로(13a∼13d)에 대해서 공통으로 전달하는 구성이더라도 좋다.
중앙 제어 회로(10)에 대응하여 모드 레지스터(12)가 마련된다. 이 모드 레지스터(12)는 도 1의 (a)에 도시하는 모드 레지스터(2)와 마찬가지로, 리프레쉬 구성 지정 데이터를 저장하고, 셀프 리프레쉬 모드시에 실행되는 리프레쉬 내용을 설정한다. 중앙 제어 회로(10)에 포함되는 리프레쉬 제어 회로는 이 모드 레지스터(12)에 저장되는 리프레쉬 구성 지정 데이터에 따라서 셀프 리프레쉬 모드시에 실행하는 리프레쉬의 내용(주기, 영역 등)을 설정한다.
따라서, 이 도 1의 (b)에 도시하는 바와 같이, 중앙 제어 회로(10)가 메모리 어레이 사이의 중앙 영역에 배치되는 구성과는 달리, 한쪽측에 배치되는 구성에 있어서도 마찬가지로, 뱅크 단위로 액세스 제어 및 리프레쉬 제어를 실행할 수 있다.이하의 설명에 있어서 본 발명에 따른 반도체 기억 장치에 있어서 어떠한 메모리 어레이 배치가 이용되더라도 무방하다.
도 2는 도 1의 (a), 및 (b)에 도시하는 중앙 제어 회로(1, 10)에 포함되는 모드 레지스터에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 2에 있어서, 중앙 제어 회로(1(10))는 외부로부터의 커맨드 EXCMD와 외부 어드레스 신호 EXADD의 소정의 비트를 받아, 지정된 동작 모드를 활성화하는 동작 모드 지시 신호를 발생하는 커맨드 디코드 회로(20)와, 커맨드 디코드 회로(20)로부터의 오토 리프레쉬 모드 지시 신호 ARF 및 셀프 리프레쉬 모드 지시 신호 SRF에 따라서 리프레쉬 동작에 필요한 각종 제어 신호군 RFCTL 및 리프레쉬 어드레스 신호를 생성하는 리프레쉬 제어 회로(22)를 포함한다.
이 오토 리프레쉬 모드 지시 신호 ARF는, 통상 액세스 모드시에 외부의 메모리 컨트롤러로부터 리프레쉬를 실행할 때에 인가된다. 셀프 리프레쉬 모드 지시 신호 SRF는 이 시스템이 슬립 모드 등의 처리를 장기간에 걸쳐 정지하는 상태가 설정된 경우, 외부의 컨트롤러에 의해 셀프 리프레쉬 커맨드가 인가되어 활성화된다.
이 커맨드 디코드 회로(20)는 또한, 모드 레지스터(2(12))에 특정 데이터를 저장하는 모드 레지스터 세트 커맨드가 인가되었을 때에 모드 레지스터 세트 모드 지시 신호 MRS를 활성화한다.
리프레쉬 제어 회로(22)는 그 구성은 나중에 상세하게 설명하겠지만, 리프레쉬 간격을 결정하는 리프레쉬 타이머, 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 카운터 및 리프레쉬 활성화 기간(리프레쉬 사이클)을 결정하는 리프레쉬 행활성화 신호를 생성하는 회로를 포함한다.
모드 레지스터(2(12))는 커맨드 디코드 회로(20)로부터의 모드 레지스터 세트 모드 지시 신호 MRS의 활성화시에 외부 어드레스 신호 EXADD의 소정의 비트를 저장하는 레지스터 회로(24)를 포함한다. 이 레지스터 회로(24)에 저장된 데이터에 따라서 리프레쉬 제어 회로(22)의 동작 형태가 결정된다. 즉, 리프레쉬 어드레스의 변경 범위, 리프레쉬 주기 및 리프레쉬의 실행의 유무(딥 파워 다운 모드(Deep power down mode)) 등이 설정된다.
외부 어드레스 신호 EXADD는 또 어드레스 입력 버퍼 회로(15)로 인가되고, 이 어드레스 입력 버퍼 회로(15)가 외부 어드레스 신호 EXADD에 따라서 내부 어드레스 신호 INADD를 인가한다. 이 외부 어드레스 신호 EXADD는 또 뱅크를 특정하는 뱅크 어드레스 신호를 포함한다.
도 3은 도 2에 도시하는 레지스터 회로(24)의 구성의 일례를 도시한 도면이다. 도 3에 있어서는 1비트의 외부 어드레스 신호 ADDK를 포함하는 부분의 구성을 도시한다. 도 3에 있어서 레지스터 회로(24)는 모드 레지스터 세트 모드 지시 신호 MRS 및 상보의 모드 레지스터 세트 모드 지시 신호 ZMRS의 활성화시에 능동화되고 외부 어드레스 신호 비트 ADDk를 전달하는 3상태 인버터 버퍼(24a)와, 3상태 인버터 버퍼(24a)를 거쳐서 인가되는 신호를 반전하여 모드 데이터 비트 MRDi를 생성하는 인버터(24b)와, 인버터(24b)로부터의 모드 데이터 비트 MRDi를 반전하여 3상태 인버터 버퍼(24a)의 출력으로 전달하는 인버터(24c)를 포함한다.
3상태 인버터 버퍼(24a)는 모드 레지스터 세트 모드 지시 신호 MRS 및 ZMRS가 비활성 상태일 때에는 출력 하이 임피던스 상태로 되고, 이 레지스터 회로(24)는 인버터(24a, 24c)에 의해 이 데이터 비트 MRDi를 래치한다. 한편, 모드 레지스터 세트 모드 지시 신호 MRS 및 ZMRS가 활성 상태로 되면, 3상태 인버터 버퍼(24a)가 도통하고, 외부 어드레스 신호 비트 ADDk에 따라서 모드 데이터 비트 MRDi가 설정된다.
또한, 이 도 3에 도시하는 레지스터 회로(24)의 구성에 있어서 인버터(24c)가 또 3상태 인버터 버퍼(24a)와 상보적으로 활성화되는 3상태 인버터 버퍼로 구성되더라도 무방하다. 또, 이 모드 데이터 비트 MRDi를 소정의 논리 레벨로 초기 설정하는 리세트 트랜지스터가 마련되어 있더라도 무방하다.
도 4는 모드 레지스터(2(12))에 저장되는 모드 데이터 비트와 지정되는 리프레쉬 대응의 관계를 일람으로 하여 도시한 도면이다. 3비트의 모드 데이터 비트(어드레스 신호 비트 ADDi, ADDj 및 ADDk)가 리프레쉬 구성 지정 데이터로서 이용된다.
어드레스 신호 비트 ADDi, ADDj 및 ADDk가 전부 “0”으로 설정된 경우에는 4뱅크 셀프 리프레쉬 모드가 설정된다. 이 4뱅크 셀프 리프레쉬 모드가 설정된 경우에는, 도 5의 (a)에 도시하는 바와 같이, 뱅크 BK0∼BK3 각각에 있어서 동시에 리프레쉬가 실행된다. 이 4뱅크 셀프 리프레쉬 모드는 오토 리프레쉬시에 있어서 실행되는 리프레쉬 형태와 동일하며, 노멀 모드로서 설정된다.
어드레스 신호 비트 ADDi, ADDj 및 ADDk가 (0, 0, 1)로 설정되었을 때에는 2뱅크 셀프 리프레쉬 모드가 설정된다. 이 2뱅크 셀프 리프레쉬 모드에 있어서는,도 5의 (b)에 도시하는 바와 같이, 뱅크 BK0 및 BK1에 대해서 리프레쉬가 실행된다. 뱅크 BK2 및 BK3에 대해서는 리프레쉬는 실행되지 않고, 따라서 이들 뱅크 BK2 및 BK3에 유지되는 데이터는, 이 저전력 소비 모드시에 보증되지 않는다.
뱅크 BK0 및 BK1만을 데이터 유지 영역으로서 이용하고 이들 뱅크 BK0 및 BK1에 대해서만 동시에 리프레쉬를 실행하는 것에 의해, 노멀 모드시와 같이, 뱅크 BK0∼BK3 전부에 대해서 동시에 리프레쉬하는 경우에 비해 동작하는 회로수를 저감할 수 있으며, 따라서 소비 전류를 저감할 수 있다.
어드레스 신호 비트 ADDi, ADDj 및 ADDk를 (0, 1, 0)으로 설정한 경우, 1뱅크 셀프 리프레쉬 모드가 설정된다. 이 1뱅크 셀프 리프레쉬 모드가 설정된 경우에는, 도 5의 (c)에 도시하는 바와 같이, 뱅크 BK0에 대해서만 리프레쉬가 실행된다. 나머지 뱅크 BK1∼BK3에 대해서는 리프레쉬는 실행되지 않기 때문에, 이 셀프 리프레쉬 모드시(저전력 소비 모드시)에 있어서는 데이터는 보증되지 않는다. 뱅크 BK0에 대해서만 리프레쉬를 실행하는 것에 의해, 리프레쉬시에 동작하는 회로수를 더 저감할 수 있어, 소비 전류를 저감할 수 있다.
어드레스 신호 비트 ADDi, ADDj 및 ADDk를 전부 “1”로 설정한 경우, 딥 파워 다운 모드가 설정된다. 이 딥 파워 다운 모드에 있어서는, 도 5의 (d)에 도시하는 바와 같이, 내부 회로에 대한 전원 공급이 정지되기 때문에, 뱅크 BK0∼BK3에 대한 리프레쉬는 실행되지 않는다. 즉, 기억 데이터의 유지는 실행되지 않는다.
어드레스 신호 비트 ADDi, ADDj 및 ADDk를 (0, 1, 1)로 설정한 경우, MSB 셀프 리프레쉬 모드가 설정된다. 이 MSB 셀프 리프레쉬 모드에 있어서는, 도 6의(a)에 도시하는 바와 같이, 뱅크 BK0에 있어서 반수의 메모리 블럭에 대해서만 리프레쉬가 실행된다. 즉, 도 6의 (a)에 도시하는 바와 같이, 뱅크 BK0∼BK0의 각각은 복수의 메모리 블럭 MB0∼MB15로 분할된다. 이들 메모리 블럭 MB0∼MB15 각각에 있어서 메모리 셀이 행렬 형상으로 배열된다.
통상 액세스 모드시에 있어서는 어드레스 지정된 메모리 블럭에 대해서만 행 선택 동작이 실행되고, 나머지 비선택 메모리 블럭은 프리차지 상태를 유지한다. 이것에 의해, 통상 모드시에 있어서의 소비 전류가 저감된다. 이 MSB 리프레쉬 모드시에 있어서 도 6의 (a)에 도시하는 바와 같이, 뱅크 BK0에 있어서 상측 메모리 블럭 UMB 중 4개의 메모리 블럭 MB0∼MB3 및 하측 메모리 블럭 LMB의 4개의 메모리 블럭 MB8∼MB11에 대해서 리프레쉬가 실행된다. 나머지 뱅크 BK1∼BK3에 대해서는 리프레쉬는 실행되지 않기 때문에, 기억 데이터는 보증되지 않는다.
뱅크 BK0에 대해서만 리프레쉬를 실행하는 것은 1뱅크 셀프 리프레쉬 모드와 마찬가지이다. 그러나, 이 뱅크 BK0에 있어서 반수의 메모리 블럭에 대해서만 리프레쉬가 실행되기 때문에 리프레쉬 회수를 저감할 수 있고, 따라서 리프레쉬 간격을 길게 할 수 있다. 이것에 의해, 1뱅크 셀프 리프레쉬 모드에 비해 셀프 리프레쉬 모드시에 있어서의 평균 직류 소비 전류를 더 저감할 수 있다. 이 셀프 리프레쉬 모드시에 있어서, 상측 메모리 블럭 UMB 및 하측 메모리 블럭 LMB 각각에 있어서 1개의 메모리 블럭이 선택되고, 2개의 메모리 블럭에 대해서 동시에 리프레쉬가 실행되더라도 무방하다. 또 이것 대신에, 상측 메모리 블럭 UMB 및 하측 메모리 블럭 LMB중 한쪽의 메모리 블럭, 즉 1개의 메모리 블럭에 대해서만 리프레쉬가 실행되더라도 무방하다. 이 경우, 1뱅크 리프레쉬 모드와 리프레쉬 회수는 동일하게 되지만, 동작하는 회로 수를 저감할 수 있어, 소비 전류를 저감할 수 있다. 어떠한 경우에 있어서도 뱅크 BK0 전체를 리프레쉬하는 경우에 비해, 셀프 리프레쉬 모드시의 소비 전류를 저감할 수 있다.
어드레스 신호 비트 ADDi, ADDj 및 ADDk가 (1, 0, 0)으로 설정된 경우, 2MSB 셀프 리프레쉬 모드가 설정된다. 이 2MSB 셀프 리프레쉬 모드가 설정된 경우에는 도 6의 (b)에 도시하는 바와 같이, 뱅크 BK0에 있어서, 상측 메모리 블럭 UMB의 2개의 메모리 블럭 MB0 및 MB1과 하측 메모리 블럭 LMB의 2개의 메모리 블럭 MB8 및 MB9에 대해서 리프레쉬가 실행된다. 다른 메모리 블럭에 대해서는 리프레쉬는 실행되지 않는다. 또한, 나머지 뱅크 BK1∼BK3에 대해서도 리프레쉬는 실행되지 않는다.
따라서, 이 2MSB 셀프 리프레쉬 모드가 설정된 경우에는 리프레쉬 회수를 저감할 수 있어, 리프레쉬 간격을 더 길게 할 수 있고, 따라서 리프레쉬시에 사용되는 전류량을 저감할 수 있다.
나머지 어드레스 신호 비트 ADDi, ADDj 및 ADDk의 조합 (1, 0, 1, 1, 1, 0)은 보존되고, 장래의 모드 확장을 위해 보존된다.
따라서, 이 모드 레지스터(2(12))에 셀프 리프레쉬 모드시의 리프레쉬 형태를 설정하는 리프레쉬 구성 지정 데이터를 저장하고, 이 리프레쉬 구성 지정 데이터에 따라서 셀프 리프레쉬 모드시에 실행할 리프레쉬 내용을 설정하는 것에 의해, 사용 환경에 따라 최적의 셀프 리프레쉬 모드를 설정할 수 있고, 이 셀프 리프레쉬모드시의 소비 전류를 저감할 수 있다.
도 7은 도 2에 도시하는 리프레쉬 제어 회로(22)의 구성을 개략적으로 도시한 도면이다. 도 7에 있어서 리프레쉬 제어 회로(22)는 셀프 리프레쉬 모드 지시 신호 SRF에 따라서 셀프 리프레쉬 모드 활성화 신호를 발생하는 셀프 리프레쉬 모드 활성화 회로(30)와, 이 셀프 리프레쉬 모드 활성화 회로(30)로부터의 셀프 리프레쉬 모드 활성화 신호에 따라서 기동되고 소정의 간격으로 리프레쉬 요구 RREQ를 생성하는 리프레쉬 타이머(31)와, 리프레쉬 타이머(31)로부터의 리프레쉬 요구 RREQ와 오토 리프레쉬 모드 지시 신호 ARF에 따라서 리프레쉬 동작을 활성화하는 리프레쉬 활성화 신호 REFRAS를 원샷 펄스의 형태로 생성하는 리프레쉬 활성화 회로(32)와, 모드 레지스터로부터의 리프레쉬 구성 지정 데이터 MRD<2:0>을 디코드하고, 지정된 셀프 리프레쉬 모드를 특정하는 디코드 신호 ψ를 생성하는 디코드 회로(33)와, 리프레쉬 활성화 회로(32)로부터의 리프레쉬 활성화 신호 REFRAS에 따라서 그 리프레쉬 어드레스를 갱신하고 또한 디코드 회로(33)로부터의 리프레쉬 구성 디코드 신호 ψ에 따라서 리프레쉬 어드레스 REFADD를 생성하는 리프레쉬 어드레스 발생 회로(34)를 포함한다.
리프레쉬 활성화 회로(32)로부터의 리프레쉬 활성화 신호 REFRAS가 워드선 선택 기간(리프레쉬 기간)을 결정한다. 리프레쉬 어드레스 발생 회로(34)는 디코드 회로(33)가 출력하는 디코드 신호 ψ에 따라서 그의 어드레스 발생 영역이 결정되고, 그 결정된 리프레쉬 어드레스 영역내에 있어서 리프레쉬 어드레스 REFADD를 갱신한다.
또한, 도 7에 있어서는 신호 경로는 도시하고 있지 않지만, 딥 파워 다운 모드가 설정된 경우에는 리프레쉬 타이머(31)는 비활성화되고, 또 셀프 리프레쉬 모드 활성화 회로(30)도 비활성화된다.
도 8은 도 7에 도시하는 리프레쉬 어드레스 발생 회로(34)의 구성을 개략적으로 도시한 도면이다. 도 8에 있어서 리프레쉬 어드레스 발생 회로(34)는 디코드 회로(33)로부터의 디코드 신호 ψ에 따라서 뱅크 BK0∼BK3을 각각 지정하는 뱅크 지정 신호 BKS0∼BKS3을 발생하는 뱅크 어드레스 발생 회로(40)와, 디코드 회로(33)로부터의 MSB 셀프 리프레쉬 모드 지정 신호ψ1MB와 2MSB 셀프 리프레쉬 모드 지정 신호 ψ2MB에 따라서 각 뱅크에 있어서의 메모리 블럭을 지정하는 리프레쉬 블럭 어드레스 RFBAD<3:0>을 생성하는 블럭 어드레스 발생 회로(41)와, 리프레쉬 활성화 신호 REFRAS의 활성화에 응답하여 그의 카운트값을 갱신하는 카운터를 포함하고, 그 카운터의 카운트값에 따라서 메모리 블럭내의 워드선을 특정하는 워드선 어드레스 WAD<n:0>을 생성하는 워드선 어드레스 발생 회로(42)를 포함한다.
이 워드선 어드레스 발생 회로(42)에 포함되는 어드레스 카운터의 카운트 업 신호에 따라서, 블럭 어드레스 발생 회로(41)가 리프레쉬 블럭 어드레스 RFBAD<3:0>을 갱신한다. 따라서, 1개의 메모리 블럭에 있어서 모든 메모리 셀에 대해서 리프레쉬가 완료한 후에, 다음의 메모리 블럭에 대한 리프레쉬가 실행된다.
도 9는 도 8에 도시하는 뱅크 어드레스 발생 회로(40)의 구성의 일례를 도시한 도면이다. 도 9에 있어서 뱅크 어드레스 발생 회로(40)는 오토 리프레쉬 모드 지시 신호 ARF와 4뱅크 셀프 리프레쉬 모드 지시 신호 ψ4BK를 받아 리프레쉬 뱅크어드레스 비트 RFBKA<1>을 생성하는 OR 회로(40a)와, 파워 다운 모드 지시 신호 ψPWD를 반전하여 상보의 뱅크 어드레스 신호 비트 ZRFBKA<1>을 생성하는 인버터(40b)와, OR 회로(40a)의 출력 신호와 2뱅크 셀프 리프레쉬 모드 지시 신호 ψ2BK를 받아 리프레쉬 뱅크 어드레스 비트 RFBKA<0>을 생성하는 OR 회로(40c)를 포함한다. 인버터(40b)로부터는 또한, 리프레쉬 뱅크 어드레스 신호 비트 ZRFBKA<0>이 생성된다.
도 10은 뱅크 BK0∼BK3과 뱅크 어드레스의 대응을 도시한 도면이다. 뱅크 BK0∼BK3에는 각각 뱅크 어드레스 (0, 0), (0, 1), (1, O), 및 (1, 1)이 할당된다. 즉, 상위 뱅크 어드레스 비트 RFBKA<1>이 “0”일 때에는 뱅크 BK0 및 BK1이 지정되고, 상위 뱅크 어드레스 비트 RFBKA<1>이 “1”일 때에는 뱅크 BK2 및 BK3이 지정된다.
도 11은 도 9에 도시하는 뱅크 어드레스 발생 회로(40)에 있어서 설정되는 셀프 리프레쉬 모드와 각 뱅크 어드레스 신호 비트의 논리 레벨을 일람으로 하여 도시한 도면이다.
오토 리프레쉬 모드 또는 4뱅크 셀프 리프레쉬 모드가 지정된 경우에는 어드레스 신호 비트 RFBKA<1:0> 및 ZRFBKA<1:0>은 전부 H레벨(논리 하이 레벨)로 설정된다. 따라서, 이 상태에 있어서는 상위 및 하위 뱅크 어드레스 비트가 모두 선택 상태로 되고, 뱅크 BK0∼BK3이 전부 동시에 지정된다. 즉, OR 회로(40a, 40c)의 출력 신호가 H레벨로 되고, 또 이 모드시에 있어서는 파워 다운 모드 지시 신호ψPWD는 L레벨이며, 이 오토 리프레쉬 모드시 및 4뱅크 셀프 리프레쉬 모드시에 있어서 뱅크 BK0∼BK3을 전부 선택 상태로 구동할 수 있다.
2뱅크 셀프 리프레쉬 모드가 지정된 경우에는 2뱅크 셀프 리프레쉬 모드 지시 신호 ψ2BK가 H레벨로 되고, 다른 셀프 리프레쉬 모드 지시 신호는 전부 L레벨이다. 따라서, 이 상태에 있어서는 리프레쉬 뱅크 어드레스 신호 RFBKA<1>은 L레벨, 나머지 리프레쉬 어드레스 신호 비트 RFBKA<0> 및 ZRFBKA<1:0>이 H레벨로 된다. 따라서, 상위 뱅크 어드레스 비트 RFBKA<1>이 “0”이며, 하위 뱅크 어드레스 비트 RFBKA<0>이 모두 선택 상태로 되어 뱅크 BK0 및 BK1이 지정된다.
1뱅크 셀프 리프레쉬 모드, MSB 셀프 리프레쉬 모드 및 2MSB 셀프 리프레쉬 모드가 지정된 경우에는 셀프 리프레쉬 모드 지시 신호 ψ4BK, ψ2BK는 L레벨이며, 또 파워 다운 모드 지시 신호 ψPWD도 L레벨이다. 이것에 부가해서, 오토 리프레쉬 모드 지시 신호 ARF도 L레벨이다. 따라서, 이 상태에 있어서는 상보의 리프레쉬 뱅크 어드레스 신호 비트 ZRFBKA<1:0>이 모두 H레벨로 되고, 또 리프레쉬 뱅크 어드레스 신호 비트 RFBKA<1:0>이 모두 L레벨로 된다. 따라서, 이 상태에 있어서는 뱅크 어드레스 (0, 0)이 지정되고, 뱅크 BK0가 지정된다.
파워 다운 모드가 설정된 경우에는 파워 다운 모드 지시 신호 ψPWD가 H레벨로 되고, 상보의 리프레쉬 어드레스 신호 비트 ZRFBKA<1:0>이 모두 L레벨로 되고, 또 다른 셀프 리프레쉬 모드 지시 신호도 L레벨이기 때문에, 따라서 리프레쉬 뱅크 어드레스 신호 비트 RFBKA<1:0>도 L레벨로 된다. 따라서, 이 상태에 있어서는 뱅크는 지정되지 않는다. 파워 다운 모드시에 있어서는 내부 전원의 공급이 차단되고 리프레쉬는 실행되지 않기 때문에, 뱅크 지정이 실행되지 않더라도 문제는 없다.
또, 파워 다운 모드가 지정되었을 때에는 이 뱅크 어드레스 발생 회로(40)가 발생하는 뱅크 어드레스가 임의의 어드레스로 되는 구성이 이용되더라도 무방하다. 마찬가지로, 파워 다운 모드시에 있어서는 리프레쉬가 실행되지 않기 때문에, 문제는 발생하지 않는다.
도 12는 1개의 뱅크에 있어서의 메모리 블럭의 블럭 어드레스의 할당의 일례를 도시한 도면이다. 도 12에 있어서 뱅크 BK(메모리 어레이)는 16개의 메모리 블럭 MB0∼MB15를 포함한다. 최상위의 뱅크 어드레스 신호 비트 BAD<3>에 의해 상위 메모리 블럭 또는 하위 메모리 블럭이 지정된다. 상위 뱅크 어드레스 신호 비트 BAD<3>이 “0”일 때에는 상위 메모리 블럭의 메모리 블럭 MB0∼MB7이 지정되고, 최상위 블럭 어드레스 신호 비트 BAD<3>이 “0”일 때에는 하위 메모리 블럭의 메모리 블럭 MB8∼MB15가 지정된다.
뱅크 어드레스 신호 비트 BAD<2>에 의해 상위 메모리 블럭 및 하위 메모리 블럭 각각에 있어서 4개의 메모리 블럭이 지정된다. 뱅크 어드레스 신호 비트 BAD<2>가 “0”일 때에는 메모리 블럭 MB0∼MB3 및 MB8∼MB11이 지정되고, 뱅크 어드레스 신호 비트 BAD<2>가 “1”(H레벨)일 때에는 메모리 블럭 MB4∼MB7 및 MB12∼MB15가 지정된다.
뱅크 어드레스 신호 비트 BAD<1>이 뱅크 어드레스 신호 비트 BAD<2>에 의해 지정된 메모리 블럭 영역내에 있어서 2개의 메모리 블럭을 지정한다. 뱅크 어드레스 신호 비트 BAD<1>이 “0”일 때에는 메모리 블럭 MB0, MB1, MB4 및 MB5, MB8,MB9, MB12 및 MB13이 지정된다. 뱅크 어드레스 신호 비트 BAD<1>이 “1”일 때에는 메모리 블럭 MB2, MB3, MB6, MB7, MB10, MB11, MB14 및 MB15가 지정된다.
최하위 뱅크 어드레스 신호 비트 BAD<0>에 의해 우수 메모리 블럭 및 기수 메모리 블럭 중의 어느 1개가 지정된다.
도 13은 도 8에 도시하는 블럭 어드레스 발생 회로(41)의 구성의 일례를 도시한 도면이다. 도 13에 있어서 블럭 어드레스 발생 회로(41)는 워드선 어드레스 발생 회로(42)로부터의 카운트 업 지시 신호 CUP를 카운트하여, 카운트값 CNT<3:0>을 생성하는 블럭 어드레스 카운터(41a)와, MSB 셀프 리프레쉬 모드 지시 신호 ψMSB와 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB를 받는 NOR 회로(42a)와, 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB를 받는 인버터(42b)와, 블럭 어드레스 카운터(41a)의 카운트값 CNT<2>와 NOR 회로(42a)의 출력 신호를 받아 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2>를 생성하는 AND 회로(42c)와, 카운트값 CNT<1>과 인버터(42c)의 출력 신호를 받아 리프레쉬 블럭 어드레스 신호 비트 RFBAD<1>을 생성하는 AND 회로(42d)를 포함한다. 카운트값 CNT<3> 및 CNT<0>은 각각 리프레쉬 블럭 어드레스 신호 비트 RFBAD<3> 및 RFBAD<0>으로서 사용된다.
뱅크 단위로의 셀프 리프레쉬 모드가 지정되는 경우에는 MSB 셀프 리프레쉬 모드 지시 신호 ψMSB 및 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB는 모두 L레벨이다. 따라서, NOR 회로(42a) 및 인버터(42b)의 출력 신호는 H레벨로 되고, AND 회로(42c, 42d)가 버퍼 회로로서 동작하고, 블럭 어드레스 카운터(41a)의 카운트값 CNT<3:0>이 리프레쉬 블럭 어드레스 신호 비트 RFBAD<3:0>으로서 사용된다.
한편, MSB 셀프 리프레쉬 모드가 지정되었을 때에는 MSB 셀프 리프레쉬 모드 지시 신호 ψMSB가 H레벨로 되고, NOR 회로(42a)의 출력 신호가 L레벨로 된다. 따라서, 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2>가 L레벨(=“0”)로 고정된다. 한편, 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB는 L레벨이며, AND 회로(42b)는 버퍼 회로로서 동작한다. 따라서, 블럭 어드레스 신호 비트 BAD<2>가 “0”으로 고정되기 때문에, 메모리 블럭 MB0∼MB3 및 MB8∼MB11에 대해서 블럭 어드레스 카운터(41a)의 카운트값에 따라서 리프레쉬가 실행된다.
한편, 2MSB 셀프 리프레쉬 모드가 설정된 경우에는 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB가 H레벨로 되고, NOR 회로(42a) 및 인버터(42b)의 출력 신호는 모두 L레벨로 되고, AND 회로(42c, 42d)로부터 출력되는 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2> 및 RFBAD<1>은 모두 L레벨(“0”)로 설정된다. 따라서, 이 상태에 있어서는 메모리 블럭 MB0, MB1, MB8 및 MB9에 대해서 리프레쉬가 실행된다.
또한, 최상위의 블럭 어드레스 신호 비트 BAD<0>이 축퇴(縮退) 상태로 되고, 상위 메모리 블럭 및 하위 메모리 블럭 각각에 있어서 1개의 메모리 블럭이 동시에 선택 상태로 구동되는 경우에는 이 블럭 어드레스 카운터(41a)로부터의 카운트값 CNT<0>은 이용할 필요는 없다. 블럭 디코더에 있어서 상시 3비트의 뱅크 어드레스 BAD<2:0>에 따라서 메모리 블럭을 특정하는 블럭 선택 신호가 생성되면 좋다. 이 경우, 통상 동작 모드시에 있어서, 1개의 뱅크에서 2개의 메모리 블럭이 동시에 선택되고 또한 리프레쉬 모드시에 있어서, 2개의 메모리 블럭에 대해서 동시에 리프레쉬된다.
이 도 13에 도시하는 블럭 어드레스 카운터(41a)는 카운트값 CNT<3>에 따라서 리프레쉬 블럭 어드레스 신호 비트 RFBAD<3>을 생성하고 있고, 뱅크 BK에 있어서 지정된 메모리 블럭 영역내에 있어서 1개 또는 2개의 메모리 블럭이 선택 상태로 구동되어 리프레쉬가 실행된다.
도 14는 내부 리프레쉬 어드레스를 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 14에 있어서 내부 어드레스 발생부는 리프레쉬 어드레스 발생 회로(34)로부터의 리프레쉬 어드레스 신호 REFADD와 어드레스 입력 버퍼 회로(15)로부터의 내부 어드레스 신호 INADD의 한쪽을 리프레쉬 모드 지시 신호 ψREF에 따라서 선택하여 뱅크 제어 회로에 인가하는 멀티플렉서(50)를 포함한다. 이 리프레쉬 모드 지시 신호 ψREF는 셀프 리프레쉬 모드시 및 오토 리프레쉬 모드시에 있어서 활성화되고, 멀티플렉서(50)는 리프레쉬 모드시에 리프레쉬 어드레스 발생 회로(34)로부터의 리프레쉬 어드레스 REFADD를 선택한다.
이 멀티플렉서(50)로부터의 뱅크 어드레스 및 블럭 어드레스가 중앙 제어 회로에 의해 디코드되고, 뱅크 지시 신호 및 블럭 지시 신호가 뱅크 BK0∼BK3 각각에 대해서 마련되는 뱅크 제어 회로에 공통으로 인가되고, 나머지 워드선 어드레스가 또한 뱅크 제어 회로에 공통으로 인가되고, 선택 뱅크의 선택 메모리 블럭에 있어서이 워드선 어드레스의 디코드가 실행되는 구성이 이용되더라도 무방하다. 또 이것 대신에, 뱅크 지시 신호 및 블럭 어드레스가 뱅크 제어 회로에 전달되고, 선택 뱅크에 있어서 블럭 어드레스의 디코드가 실행되더라도 무방하다.
워드선 어드레스에 대해서는 중앙 제어 회로에서 프리디코드되고, 뱅크 BQ0∼BQ3 각각에 대해서 마련되는 뱅크 제어 회로에 공통으로 프리디코드 신호가 전달되는 구성이 이용되더라도 무방하다. 또, 뱅크 제어 회로내에 워드선 어드레스를 프리디코드하는 회로가 배치되어 있더라도 무방하다.
도 15는 전원 회로의 구성을 개략적으로 도시한 도면이다. 도 15에 있어서 전원 회로는 외부 전원 전압 EXVCC로부터 내부 전원 전압 INVCC를 생성하는 내부 전원 회로(52)와, 파워 다운 모드 지시 신호 PWD 및 리프레쉬 파워 다운 모드 지시 신호 ψPWD에 따라서 내부 전원 회로(52)를 비활성 상태로 하는 전원 제어 회로(58)를 포함한다. 내부 전원 제어 회로(58)로는 리프레쉬 파워 다운 모드 지시 신호 ψPWD와 셀프 리프레쉬 지시 신호 SRF를 받는 AND 회로(59)의 출력 신호가 리프레쉬 파워 다운 모드 지시로서 인가된다. 통상의 외부로부터의 파워 다운 커맨드에 따라서 활성화되는 파워 다운 모드 지시 신호 PWD와 차이를 갖게 한다. AND 회로(59)의 출력 신호 및 파워 다운 모드 지시 신호 PWD의 어느 한쪽이 활성화되면, 전원 제어 회로(58)는 내부 전원 회로(52)를 비활성화한다.
내부 전원 회로(52)로부터 내부 전원선(54)상에 인가되는 내부 전원 전압 INVCC는 내부 회로(56)에 의해 소비된다. 이 내부 회로(56)는 뱅크 제어 회로 및 메모리 어레이 주변 회로(센스 앰프, 로우 디코더) 등을 포함한다. 커맨드 디코더 및 입력 버퍼 회로로는 전원이 공급된다. 이 파워 다운 모드 해제 등의 커맨드가 인가되었을 때에 내부 전원을 복귀시킬 필요가 있고, 상시 커맨드를 모니터할 필요가 있기 때문이다. 따라서 이 파워 다운 모드시, 리프레쉬 제어 회로에 대한 전원 공급이 차단되더라도 무방하다. 파워 다운 모드시 기억 데이터의 리프레쉬는 실행되지 않는다.
파워 다운 모드 지시 신호 PWD는 외부로부터 파워 다운 커맨드가 인가되면 활성화된다. 파워 다운 모드 지시 신호 ψPWD는 모드 레지스터에 리프레쉬 구성 지정 데이터로 설정된다. 따라서, AND 회로(59)에 의해 셀프 리프레쉬 모드 지시 신호 SRF가 활성 상태로 되었을 때, 이 모드 레지스터에 저장된 리프레쉬 파워 다운 모드 지시 신호 ψPWD에 따라서 전원 제어 회로(58)가 활성화되고, 내부 전원 회로(52)를 비활성화한다.
이 전원 제어 회로(58)는, 예를 들면 파워 다운 모드 지시 신호 PWD와 AND 회로(59)의 출력 신호를 받는 OR 회로로 구성되고, 이 OR 회로의 출력 신호가 H레벨로 되면, 내부 전원 회로(52)에 대한 외부 전원 전압 EXVCC의 공급을 정지한다. 또는, 내부 전원 전압 생성 동작을 정지한다. 이 내부 전원 회로(52)가, 예를 들면 기준 전압과 내부 전원 전압을 비교하고, 그 비교 결과에 따라서 외부 전원 전압 EXVCC로부터 내부 전원선(54)으로 전류를 공급하는 내부 강압 회로의 구성인 경우, 이 비교 회로가 파워 다운 모드시에 비활성화한다.
내부 회로(56)로의 전원 전압의 공급을 정지하는 것에 의해, 내부 전원 회로(52) 및 내부 회로(56)에 있어서 전류 소비는 발생하지 않아, 소비 전류를 저감할 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 모드 레지스터에 설정되는 리프레쉬 구성 지정 데이터에 따라서 셀프 리프레쉬 모드시에 실행되는 동작 내용을 특정하고 있고, 저소비 전력이 요구되는 셀프 리프레쉬 모드시에 있어서 이 리프레쉬형태를 오토 리프레쉬 모드시의 그것과 다르게 한 것에 의해, 소비 전류를 저감할 수 있다.
(실시예 2)
도 16은 본 발명의 실시예 2에 따른 리프레쉬 어드레스 발생 회로(34)의 구성을 개략적으로 도시한 도면이다. 도 16에 있어서 이 리프레쉬 어드레스 발생 회로(34)는 노멀(통상) 모드시의 리프레쉬 어드레스를 발생하는 노멀 리프레쉬 발생 회로(60)와, 레지스터 회로(61)에 저장된 데이터를 리프레쉬 어드레스로서 출력하는 레지스터 회로(61)와, 오토 리프레쉬 모드 지시 신호 ARF와 4뱅크 셀프 리프레쉬 모드시 신호 ψ4BK를 받는 OR 회로(62)와, OR 회로(62)의 출력 신호에 따라서 노멀 리프레쉬 발생 회로(60)와 레지스터 회로(61)의 출력 어드레스 신호의 한쪽을 선택하여 리프레쉬 어드레스 RFADD를 생성하는 멀티플렉서(63)를 포함한다.
노멀 리프레쉬 발생 회로(60)는 오토 리프레쉬 모드시 및 4뱅크 셀프 리프레쉬 모드시에 있어서 모든 뱅크를 지정하고, 또한 선택 뱅크에 있어서 소정수의 메모리 블럭을 순차 지정한다. 한편, 레지스터 회로(61)에 있어서 2뱅크 셀프 리프레쉬 모드, 1뱅크 셀프 리프레쉬 모드, MSB 셀프 리프레쉬 모드 및 2MSB 셀프 리프레쉬 모드에 있어서, 리프레쉬될 뱅크 및 메모리 블럭을 특정하는 어드레스가 저장된다.
멀티플렉서(63)는 OR 회로(62)의 출력 신호가 H레벨이며, 오토 리프레쉬 모드 또는 4뱅크 셀프 리프레쉬 모드 실행시에 있어서는, 노멀 리프레쉬 발생회로(60)로부터의 어드레스 신호를 선택한다. 한편, 다른 셀프 리프레쉬 모드시에 있어서는 멀티플렉서(63)는 레지스터 회로(61)의 저장 데이터를 리프레쉬 어드레스에 대해서 선택하여 리프레쉬 어드레스 RFADD를 생성한다. 이 멀티플렉서(63)에 대해서는 또한, MSB 셀프 리프레쉬 모드 지시 신호 ψMSB 및 ψ2MSB가 인가된다. 이들 메모리 블럭의 영역 지정이 실행되는 경우, 이들 지시 신호 ψMSB 및 ψ2MSB에 따라서 블럭 어드레스 비트의 선택이 또 실행된다.
도 17은 도 16에 도시하는 리프레쉬 어드레스 발생 회로(34)의 뱅크 어드레스에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 노멀 리프레쉬 발생 회로(60)는 전원 전압 VDD에 따라서 노멀 리프레쉬 뱅크 어드레스 신호 비트 NRFBKD<1:0> 및 상보의 노멀 리프레쉬 뱅크 어드레스 신호 비트 NZRFBKD<1:0>을 생성하는 노멀 리프레쉬 뱅크 어드레스 발생 회로(60a)를 포함한다. 이 노멀 리프레쉬 뱅크 어드레스 발생 회로(60a)는 단지 배선으로 구성되더라도 되고, 또 버퍼 회로에 의해 전원 전압 VDD를 입력 신호로서 받아, 이들 노멀 리프레쉬 뱅크 어드레스 신호 비트 NRFBKD<1:0> 및 NZRFBKD<1:0>을 발생하더라도 된다.
레지스터 회로(61)는 이 저장 데이터에 따라서 상보인 레지스터 리프레쉬 뱅크 어드레스 신호 비트 RRFBKD<1:0> 및 ZRRFBKD<1:0>을 생성하는 레지스터 회로(61a)를 포함한다. 이 레지스터 회로(61a)는, 예를 들면 모드 레지스터에 포함되는 레지스터 회로이며, 모드 레지스터 설정 모드가 지정되었을 때에, 외부의 특정 어드레스 신호 또는 데이터 비트를 이용하여 리프레쉬 뱅크를 지정하는 데이터를 저장한다. 이 레지스터 회로는 2비트의 레지스터 회로이며, 각 1비트 레지스터 회로가 상보 데이터를 생성한다.
선택 회로(63)는 도 16에 도시하는 OR 회로(62)로부터의 선택 신호 SEL에 따라서 이들 리프레쉬 뱅크 어드레스 신호 비트의 한쪽을 선택하여 리프레쉬 뱅크 어드레스 신호 비트 RFBKD<1:0> 및 ZRFBKD<1:0>을 생성하는 선택 회로(63a)를 포함한다.
따라서, MSB 셀프 리프레쉬 모드 및 2MSB 셀프 리프레쉬 모드와 2뱅크 셀프 리프레쉬 모드 및 1뱅크 셀프 리프레쉬 모드를 설정할 때에 함께 어드레스 신호 비트 또는 데이터 비트를 이용하여 레지스터 회로(61a)에 뱅크 어드레스를 설정하는 것에 의해, 리프레쉬될 어드레스 영역을 원하는 뱅크에 설정할 수 있다.
도 18은 도 16에 도시하는 리프레쉬 어드레스 발생 회로(34)의 메모리 블럭을 지정하는 블럭 어드레스 발생부의 구성을 개략적으로 도시한 도면이다. 도 18에 있어서 노멀 리프레쉬 발생 회로(60)는 도 13에 도시하는 블럭 어드레스 카운터(41a)와 마찬가지 구성의 블럭 어드레스 카운터(60b)를 포함한다. 이 블럭 어드레스 카운터(60b)로부터 4비트의 카운트값 CNT<3:0>이 생성된다. 카운트값 CNT<3> 및 CNT<0>이 각각 리프레쉬 블럭 어드레스 신호 비트 RFBAD<3> 및 RFBAD<0>으로서 사용된다.
레지스터 회로(61)는 레지스터 블럭 어드레스 신호 비트 RGAD<2> 및 RGAD<1>을 생성하는 2비트의 레지스터 회로(61b)를 포함한다. 멀티플렉서(63)는 MSB 셀프 리프레쉬 모드 지시 신호 ψMSB 및 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB를 받는 OR 회로(63b)와, 이 OR 회로(63b)의 출력 신호에 따라서 카운트값 CNT<2> 및레지스터 블럭 어드레스 신호 비트 RGAD<2>의 한쪽을 선택하여 메모리 블럭 어드레스 신호 비트 RFBAD<2>를 생성하는 선택기(63c)와, 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB에 따라서, 카운트값 CNT<1>과 레지스터 블럭 어드레스 신호 비트 RGAD<1>의 한쪽을 선택하여 리프레쉬 블럭 어드레스 신호 비트 RFBAD<1>을 생성하는 선택기(63d)를 포함한다.
셀프 리프레쉬 모드 지시 신호 ψMSB 및 2MSB가 모두 L레벨이며, 뱅크 단위로의 리프레쉬 영역의 지정이 실행되는 경우에는, 선택기(63c, 63d)는 블럭 어드레스 카운터(60b)로부터의 카운트값 CNT<2> 및 CNT<1>을 선택하여 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2> 및 RFBAD<1>을 생성한다. 따라서, 이 상태에 있어서는, 블럭 어드레스 카운터(60b)로부터의 카운트값에 따라서 메모리 블럭이 순차 지정된다.
한편, MSB 셀프 리프레쉬 모드가 설정된 경우에는, 선택기(63c)가 레지스터 회로(61b)로부터의 레지스터 블럭 어드레스 신호 비트 RGAD<2>를 선택하여 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2>를 생성한다. 선택기(63b)는 이 상태에 있어서 카운트값 CNT<1>을 선택하여 리프레쉬 블럭 어드레스 신호 비트 RFBAD<1>을 생성한다. 따라서, MSB 셀프 리프레쉬 모드에 있어서는, 메모리 블럭 어드레스 신호 비트 RFBAD<2>가 레지스터 회로(61b)에 저장된 데이터에 따라서 고정된 값으로 되고, 도 12에 도시하는 어드레스 할당에 있어서 상측 메모리 블럭 및 하측 메모리 블럭에 있어서 4개의 메모리 블럭을 지정한다.
한편, 2MSB 셀프 리프레쉬 모드가 지정된 경우에는, 선택기(63c, 63d)가 레지스터 회로(61b)로부터의 레지스터 블럭 어드레스 신호 비트 RGAD<2:1>을 선택하여, 메모리 블럭 어드레스 신호 비트 RFBAD<2:1>을 생성한다. 따라서, 이 상태에 있어서는 인접하는 2개의 메모리 블럭을 상측 메모리 블럭 및 하측 메모리 블럭 각각에서 지정할 수 있다.
또한, 이 도 18에 도시하는 구성에 있어서도 블럭 어드레스 카운터(60b)로부터의 카운트값 CNT<3>이 이용되더라도 무방하다. 이 카운트값 CNT<3>을 유효로 하는 경우에 있어서는 상측 메모리 블럭 및 하측 메모리 블럭의 한쪽이 지정된다. 카운트값 CNT<3>이 축퇴 상태로 되는 경우에 있어서는, 상측 메모리 블럭 및 하측 메모리 블럭에서 동시에 메모리 블럭이 선택되어, 2개의 메모리 블럭에 대해서 리프레쉬가 동시에 실행된다.
또, 리프레쉬 구성 지정 데이터에 따라서 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2>가 무효 상태 또는 유효 상태의 어느 1개로 설정되고, 상측 메모리 블럭 및 하측 메모리 블럭의 1개가 선택되는 상태 및 상측 메모리 블럭 및 하측 메모리 블럭 양자가 동시에 선택되는 상태가 설정되더라도 무방하다. 이것은 리프레쉬 구성 데이터에 따라서 카운트값 CNT<3>에 대해서 또 선택기가 마련되면, 이 구성은 용이하게 실현할 수 있다.
이상과 같이, 본 발명의 실시예 2에 따르면, 셀프 리프레쉬 모드시에 리프레쉬가 실행되는 영역은 모드 레지스터의 레지스터 회로의 저장 데이터에 의해 설정할 수 있도록 구성하고 있고, 원하는 영역을 데이터 유지 영역으로서 이용할 수 있고, 애플리케이션에 따라서 데이터의 유지가 필요한 데이터를 특정 뱅크에 저장하는 것에 의해, 확실하게 필요한 데이터를 유지할 수 있다.
(실시예 3)
도 19는 본 발명의 실시예 3에 따른 처리 시스템의 구성을 개략적으로 도시한 도면이다. 도 19에 있어서 처리 시스템(70)은 이 시스템의 동작 온도를 검출하는 온도 검출 회로(71)와, 이 온도 검출 회로(71)의 검출 온도에 따라서 반도체 기억 장치(73)의 셀프 리프레쉬 모드시에 있어서의 리프레쉬 주기를 설정하는 메모리 컨트롤러(72)를 포함한다.
이 메모리 컨트롤러(72)는 또한, 통상 동작 모드시에 있어서도 이 반도체 기억 장치(73)에 대한 액세스 동작 및 오토 리프레쉬 동작을 제어한다.
반도체 기억 장치(73)는 그의 내부에 마련되는, 예를 들면 모드 레지스터에 포함되는 레지스터(74)에 온도 검출 회로(71)에 의해 검출된 온도에 의해 보상된 셀프 리프레쉬 모드시에 있어서의 리프레쉬 주기를 나타내는 데이터를 저장한다.
도 20은 메모리 셀의 데이터 유지 시간과 주변 온도의 관계를 도시한 도면이다. 이 도 20에 있어서는 기억 용량이 상이한 반도체 기억 장치의 데이터 유지 시간을 도시한다. 종축에 데이터 유지 시간을 나타내고, 횡축에 온도를 나타낸다. 이 도 20에 도시하는 바와 같이, 주변 온도가 상승함에 따라서 열전자에 의한 누설 전류의 증대에 의해, 어떠한 기억 용량의 반도체 장치에 있어서도 데이터 유지 시간이 감소한다. 실온(25℃)에 있어서는 데이터 유지 시간(포즈(pause) 시간)은 약 1E+03㎳ 정도인데 대해서, 주변 온도가 85℃ 정도로 되면 이 포즈 시간은 약 1E+02㎳로 된다. 여기서, E는 10의 누승을 나타내고, 예를 들면 1E+03은 10의 3승을 나타낸다.
따라서, 이 주변 동작 온도가 상승함에 따라서 데이터 유지 시간이 짧아지기 때문에, 데이터를 정확하게 유지하기 위해서는, 리프레쉬 모드시에 있어서의 리프레쉬 주기를 짧게 할 필요가 있다. 이 주변 온도의 검출을 온도 검출 회로(71)에 의해 실행한다. 메모리 컨트롤러(72)는 이 검출 온도와 리프레쉬 주기의 대응 관계를 일람으로 한 테이블에 의해 저장한다. 이 대응 관계에 따라서 메모리 컨트롤러(72)는 반도체 기억 장치(73)의 레지스터(74)에 리프레쉬 주기를 지정하는 데이터를 리프레쉬 구성 지정 데이터로서 저장한다.
도 21은 이 셀프 리프레쉬 모드시에 있어서의 리프레쉬 주기 데이터를 설정하는 동작을 도시한 타이밍도이다. 도 21에 있어서 특정 1비트의 어드레스 신호 EXADD<a>를 셀프 리프레쉬 모드시에 있어서의 리프레쉬 주기 지정 데이터로서 사용한다.
이 반도체 기억 장치(73)는 클럭 신호 CLK와 동기하여 동작하는 클럭 동기형 반도체 기억 장치이며, 이 클럭 신호 CLK의 상승 에지에서, 외부로부터의 커맨드 CMD로서 모드 레지스터 세트 커맨드 MRS를 인가하고, 또 이 때 동시에 외부 어드레스 신호 EXADD<a>를 특정 논리 레벨 A0으로 설정하여 인가한다. 이 모드 레지스터 세트 커맨드 MRS를 연속하여 2회 인가하고, 어드레스 신호 비트 A0 및 A1에 의해 리프레쉬 주기 지정 데이터를 생성한다.
도 22는 셀프 리프레쉬 모드시의 주변 동작 온도와 리프레쉬 주기의 대응 관계를 일람으로 하여 도시한 도면이다. 도 22에 있어서는 4K 리프레쉬 사이클의 리프레쉬 구성의 오토 리프레쉬 모드시에 있어서의 주변 온도 70℃의 조건하에서의 리프레쉬 사이클을 기준값으로서 이용한다. 여기서, 4K 리프레쉬 구성은 모든 메모리 셀의 기억 데이터를 리프레쉬하기 위해서는 4K회 리프레쉬 사이클을 실행할 필요가 있고, 8K 리프레쉬 구성은 모든 메모리 셀의 데이터의 리프레쉬를 위해서 8K회 리프레쉬 사이클을 실행하는 구성을 나타낸다.
도 22에 도시하는 바와 같이 4K 리프레쉬 구성에 있어서 4뱅크 셀프 리프레쉬 모드, 2뱅크 셀프 리프레쉬 모드 및 1뱅크 셀프 리프레쉬 모드에 있어서 동일한 리프레쉬 주기가 설정된다. 동작 온도가 85℃, 70℃, 45℃ 및 15℃로 되면, 리프레쉬 주기가 1/2배, 1배, 2배 및 4배로 설정된다.
1개의 뱅크에 있어서 반수의 메모리 블럭에 대한 리프레쉬가 실행되는 1MSB 셀프 리프레쉬 모드에 있어서는, 4K 리프레쉬 구성에 있어서 동작 온도가 85℃인 경우에 기본 리프레쉬 주기로 설정되고, 온도가 70℃ 및 45℃로 저하함에 따라서 그 리프레쉬 주기를 2배, 4배로 설정한다. 15℃에 있어서는, 특히 그 리프레쉬 주기는 갱신되지 않는다(4배로 설정된다). 각각에서 최대 리프레쉬 주기는 기본 리프레쉬 주기의 4배로 설정된다.
이 1MSB 셀프 리프레쉬 모드에 있어서는 1개의 뱅크의 반수의 메모리 블럭이 리프레쉬될 뿐이며, 이 리프레쉬 회수가 반감된다. 따라서, 리프레쉬 주기를 70℃에 있어서 기본 주기의 2배로 설정할 수 있다. 메모리 셀 자신의 리프레쉬 주기는 뱅크 단위로의 셀프 리프레쉬 모드시의 그것과 변함없기 때문에, 메모리 셀의 기억데이터는 확실하게 리프레쉬할 수 있다.
1개의 뱅크에 있어서 또, 리프레쉬될 메모리 셀 블럭의 수가 반감하는 2MSB 셀프 리프레쉬 모드에 있어서는 동작 온도가 85℃ 및 70℃인 경우, 그들 리프레쉬 주기를 각각 기본 리프레쉬 주기의 2배 및 4배로 각각 설정한다. 1개의 뱅크의 메모리 블럭의 1/4의 메모리 블럭에 대해서 리프레쉬가 실행될 뿐이며, 또 리프레쉬회수가 반감되기 때문이다.
한편, 8K 리프레쉬 사이클에 있어서는 4뱅크 구성 및 오토 리프레쉬 모드시에 있어서 4K 리프레쉬 사이클의 1/2배의 리프레쉬 주기로 설정된다. 8K 리프레쉬 사이클에 있어서는 4K 리프레쉬 구성보다 리프레쉬 회수가 2배로 되기 때문에, 그 리프레쉬 주기가 반감된다.
2뱅크 셀프 리프레쉬 모드, 1뱅크 셀프 리프레쉬 모드, 1MSB 셀프 리프레쉬 모드 및 2MSB 셀프 리프레쉬 모드의 리프레쉬 사이클은 4K 리프레쉬 구성의 대응하는 셀프 리프레쉬 모드와 동일한 리프레쉬 사이클로 설정된다. 이것은 8K 리프레쉬 구성이 설정된 경우에는, 리프레쉬 주기를 2배로 설정하여 소비 전류를 저감하기 위함이다. 이 8K 리프레쉬 설정시에 있어서의 셀프 리프레쉬 모드시의 리프레쉬 형태에 대해서는 나중에 상세하게 설명한다.
도 22에 있어서 리프레쉬 주기가 1/2배, 1배, 2배 및 4배로 설정된다. 이하에 설명하는 바와 같이, 2비트의 데이터 A1 및 A0을 이용하여 리프레쉬 주기를 설정한다.
도 23은 이 리프레쉬 주기 설정 데이터의 구성을 개략적으로 도시한 도면이다. 도 23에 도시하는 바와 같이 레지스터 회로(74)는 일례로서 모드 레지스터 세트 커맨드가 인가되면 외부 어드레스 신호 비트 EXADD<a>를 순차 페치하는 레지스터 회로(74a, 74b)를 포함한다. 이들 레지스터 회로(74a, 74b)는 시프트 레지스터를 구성하고, 외부로부터 인가된 데이터를 각각 순차 페치하고 또한 전송한다. 이 2비트의 데이터(A0, Al)에 따라서 리프레쉬 사이클이 설정된다.
이 레지스터 회로(74)는 모드 레지스터 세트 커맨드 및 확장 모드 레지스터 세트 커맨드가 인가되었을 때, 각각 인가된 어드레스 신호 비트 EXADD<a>를 페치하고, 병렬로 데이터 비트 A0 및 A1을 생성하도록 구성되더라도 무방하다. 이 구성에 있어서는 레지스터 회로(74)에 있어서, 2개의 레지스터 회로가 공통의 어드레스 신호 비트를 받도록 배치된다.
도 24는 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면이다. 도 24에 있어서, 이 리프레쉬 제어 회로는 리프레쉬 사이클 지정 데이터 비트 A0 및 A1을 디코드하는 디코드 회로(75)와, 이 디코드 회로(75)의 출력 신호에 따라서 리프레쉬 요구 RREQ의 발생 주기가 변경되는 리프레쉬 타이머(31)를 포함한다. 이 리프레쉬 타이머(31)는 도 7에 도시하는 리프레쉬 타이머(31)에 대응한다.
리프레쉬 타이머(31)는 리프레쉬 모드 지시 신호 SRF의 활성화시에 활성화되고, 디코드 회로(75)의 출력 신호에 따라서 그의 발진 주기가 설정되는 가변 링 발진기(77)와, 가변 링 발진기(77)의 출력 신호를 카운트하여, 그 소정값마다 리프레쉬 요구 RREQ를 발행하는 카운터(79)를 포함한다. 이 가변 링 발진기(77)의 발진주기를 1배, 2배, 4배 및 1/2배로 설정하는 것에 의해, 도 22에 도시하는 바와 같이 각 온도에 따른 리프레쉬 사이클로 리프레쉬 요구를 발생할 수 있다.
도 25는 도 24에 도시하는 가변 링 발진기(77)의 구성의 일례를 개략적으로 도시한 도면이다. 도 25에 있어서, 가변 링 발진기(77)는 디코드 회로(75)로부터의 디코드 신호 ψD에 따라서 바이어스 전압 VBP 및 VBN을 생성하는 바이어스 전압 발생 회로(80)와, 링 형상으로 접속되는 기수단의 인버터 IV1∼IVn과, 인버터 IV1∼IVn 각각에 대응하여 마련되고 바이어스 전압 발생 회로(80)로부터의 바이어스 전압 VBP에 따라서 대응하는 인버터 IV1∼IVn으로 동작 전류를 공급하는 P채널 MOS 트랜지스터 PQ1∼PQn과, 인버터 IV1∼IVn 각각에 대응하여 마련되고 바이어스 전압 발생 회로(80)로부터의 바이어스 전압 VBN에 따라서 대응하는 인버터 IV1∼IVn의 전류를 방전하는 N채널 MOS 트랜지스터 NQ1∼NQn을 포함한다.
바이어스 전압 발생 회로(80)는 디코드 신호 ψD에 따라서 이 바이어스 전압 VBP 및 VBN의 전압 레벨을 조정한다. 이들 전류원의 MOS 트랜지스터 PQ1∼PQn 및 NQ1∼NQn의 전류 구동 능력은 이들 바이어스 전압 VBP 및 VBN에 의해 각각 제어된다. 따라서 인버터 IV1∼IVn의 동작 전류가 2배로 된 경우에는 발진 주기가 1/2로 고속으로 되고, 반대로 동작 전류가 1/2배로 된 경우에는 발진 주기가 2배로 길어진다. 따라서, 이 바이어스 전압 VBP 및 VBN을 조정하는 것에 의해, 가변 링 발진기(77)의 발진 주기를 변경할 수 있다.
이 가변 링 발진기(77)는 셀프 리프레쉬 모드 지시 신호 SRF의 활성화시에 활성화된다. 이 경우, 초단의 인버터 IV1로서 셀프 리프레쉬 모드 지시 신호 SRF와 인버터 IVn의 출력 신호를 받는 NAND 회로가 마련된다(셀프 리프레쉬 모드 지시신호 SRF가 활성화시 H레벨일 때).
도 26은 도 25에 도시하는 바이어스 전압 발생 회로(80)의 구성의 일례를 도시한 도면이다. 도 26에 있어서 바이어스 전압 발생 회로(80)는 전원 노드와 내부 노드(80a) 사이에 병렬로 접속되는 P채널 MOS 트랜지스터 PT1∼PT4와, 노드(80a)와 접지 노드 사이에 접속되고 또한 그의 게이트가 노드(80a)에 접속되는 N채널 MOS 트랜지스터 NT1과, 노드(80b)와 접지 노드 사이에 접속되고 또한 그의 게이트가 노드(80a)에 접속되는 N채널 MOS 트랜지스터 NT2와, 노드(80b)와 전원 노드 사이에 접속되고 또한 그의 게이트가 노드(80b)에 접속되는 P채널 MOS 트랜지스터 PT5를 포함한다.
MOS 트랜지스터 PT1, PT2, PT3 및 PT4는 각각 그의 사이즈(채널 폭과 채널 길이의 비 W/L)가 2:1:1/2:1/4로 설정된다. 따라서, 이들 MOS 트랜지스터 PT1, PT2, PT3 및 PT4의 전류 구동 능력이 2:1:1/2:1/4로 설정된다. MOS 트랜지스터 PT1, PT2, PT3 및 PT4의 게이트로는 각각 디코드 신호 ψD로서 제어 신호 Zψ1/2, Zψ1, Zψ2 및 Zψ4가 인가된다. 리프레쉬 주기를 기본 리프레쉬 주기의 1/2배로 설정하는 경우에는 제어 신호 Zψ1/2이 활성화된다(L레벨로 설정된다). 기본 리프레쉬 주기를 설정하는 경우에는 제어 신호 Zψ1이 활성화된다. 리프레쉬 주기를 기본 리프레쉬 주기의 2배로 설정하는 경우에는 제어 신호 Zψ2가 활성화된다. 리프레쉬 주기를 기본 리프레쉬 주기의 4배로 설정하는 경우에는 제어 신호 Zψ4가 활성화된다.
따라서, 노드(80a)에는 이들 MOS 트랜지스터 PT1∼PT4 중의 어느 1개로부터의 전류가 공급된다. MOS 트랜지스터 NT1 및 NT2는 커런트 미러 회로를 구성하고 있고, 따라서 이 M0S 트랜지스터 PT1∼PT4 중의 어느 1개가 공급하는 전류의 미러 전류가 MOS 트랜지스터 NT2를 거쳐서 흐른다. 이 MOS 트랜지스터 NT2를 흐르는 전류와 동일한 크기의 전류가 P채널 MOS 트랜지스터 PT5를 거쳐서 공급된다.
이 MOS 트랜지스터 NT2의 게이트, 즉 노드(80a)의 전압을 바이어스 전압 VBN으로서 도 25에 도시하는 MOS 트랜지스터 NQ1∼NQn의 게이트에 인가한다. 한편, P채널 MOS 트랜지스터 PT5의 게이트의 전압 VBP를 도 25에 도시하는 P채널 MOS 트랜지스터 PQ1∼PQn에 인가한다. 따라서, MOS 트랜지스터 PQ1∼PQn이 MOS 트랜지스터 PT5와 커런트 미러 회로를 구성하고, 또는 MOS 트랜지스터 NQ1∼NQn이 MOS 트랜지스터 NT1과 커런트 미러 회로를 구성한다. 따라서, 이들 전류원 트랜지스터 PQ1∼PQn 및 NQ1∼NQn은 MOS 트랜지스터 PT1∼PT4에 의해 결정되는 전류를 구동한다. 이것에 의해, 발진 회로(77)를 구성하는 인버터 IV1∼IVn의 동작 전류를 바이어스 전압 VBP 및 VBN에 의해 조정할 수 있고, 따라서 링 발진기(77)의 발진 주기를 변경할 수 있다.
또한, 도 26에 있어서 MOS 트랜지스터 PT1∼PT4에 있어서는 각각 채널 폭과 채널 길이의 비가 변경되어 있다. 이것 대신에, 동일한 사이즈의 P채널 MOS 트랜지스터를 8개 병렬로 접속하고, 이들 중의 8개, 4개, 2개 및 1개를 각각 제어 신호 Zψ1/2, Zψ1, Zψ2 및 Zψ4에 따라서 도통 상태로 설정하는 구성이 이용되더라도 무방하다. OR 회로를 이용하여 제어 신호 Zψ1/2, Zψ1, Zψ2 및 Zψ4를 합성하는 것에 의해, 이 복수의 전류원 트랜지스터를 동시에 도통 상태로 설정하는 구성을용이하게 실현된다. 이 구성에 있어서는 기본 리프레쉬 주기는 2개의 P채널 MOS 트랜지스터에 의해 설정된다.
또한, MOS 트랜지스터 NT1 및 PT5의 사이즈를 레이저 트리밍 가능하게 하는 것에 의해, 이들 MOS 트랜지스터 NT1 및 PT5를 흐르는 전류와 생성되는 바이어스 전압 VBN 및 VBP의 관계를 조정할 수 있다. 따라서, 발진 회로의 발진 주기를 미세 조정할 수 있고, 개개의 반도체 기억 장치의 실제 성능에 따라서, 정확하게 리프레쉬 주기를 데이터 비트 A0 및 A1에 따라 설정할 수 있다.
도 26에 도시하는 MOS 트랜지스터 PT5 및 NT2는 그의 전류 구동 능력이 레이저 트리머블(트리밍가능)하다. 즉, 복수의 단위 트랜지스터를 병렬로 퓨즈 소자를 거쳐서 노드(80a, 80b)에 접속하고, 각각 퓨즈 프로그램에 의해 이들 MOS 트랜지스터 PT5 및 NT1의 사이즈를 조정하여 바이어스 전압 VBP 및 VBN을 변경한다. MOS 트랜지스터 NT1의 전류 구동 능력을 크게 한 경우, 노드(80a)의 전압은, 즉 바이어스 전압 VBN의 전압 레벨은 MOS 트랜지스터 PT1∼PT4 중의 어느 1개로부터의 공급 전류에 대해서 생성되는 전압 레벨을 낮게 할 수 있으며, 따라서 M0S 트랜지스터 NT1의 사이즈에 따라 바이어스 전압 레벨을 조정할 수 있다. 또 마찬가지로, MOS 트랜지스터 PT5의 전류 구동 능력을 트리밍하는 것에 의해, MOS 트랜지스터 NT2의 공급 전류에 의해 생성되는 바이어스 전압 VBP의 전압 레벨을 미세 조정할 수 있다.
(변경예 1)
도 27은 본 발명의 실시예 3의 변경예 1의 동작 시퀀스를 도시한 도면이다. 도 27에 있어서는 앞서 설명한 바와 같이, 이 셀프 리프레쉬 모드시의 리프레쉬 주기 설정 데이터를 입력하기 위해서, 모드 레지스터 세트 커맨드 MRS와 확장 모드 레지스터 세트 커맨드 EMRS가 이용된다. 이 확장 모드 레지스터 세트 커맨드 EMRS는 종래 준비되어 있는 모드 레지스터와는 다른 레지스터 회로에 필요한 데이터를 저장하기 위해서 사용된다. 이 모드 레지스터 세트 커맨드 MRS 및 확장 모드 레지스터 세트 커맨드 EMRS는 그의 지정 내용이 중복하는 부분이 존재한다. 즉, 동일 레지스터 회로에 대해서 모드 레지스터 세트 커맨드 MRS 및 확장 모드 레지스터 세트 커맨드 EMRS를 이용하여 데이터를 세트할 수 있다.
이 실시예 3의 변경예 1에 있어서는 모드 레지스터 세트 커맨드 MRS를 인가하는 것에 의해, 또 외부 어드레스 신호 비트 EXADD<a>에 따라서 하위 비트의 리프레쉬 사이클 지정 데이터 A0을 설정하고, 확장 모드 레지스터 세트 커맨드 EMRS에 따라서 셀프 리프레쉬 모드시의 리프레쉬 사이클 설정 데이터의 상위 비트 A1을 설정한다.
도 28은 이 변경예 1에 있어서의 레지스터 회로(70)의 구성의 일례를 도시한 도면이다. 도 28에 있어서 레지스터 회로(74)는 모드 레지스터 세트 커맨드 MRS의 인가시에 외부 어드레스 신호 비트 EXADD<a>를 페치하여 리프레쉬 사이클 지정 데이터 비트 A0을 생성하는 레지스터 회로(74c)와, 확장 모드 레지스터 세트 커맨드 EMRS의 인가시에 외부 어드레스 신호 비트 EXADD<a>를 페치하여 리프레쉬 사이클지정 데이터 비트 A1을 생성하는 레지스터 회로(74d)를 포함한다.
1비트의 외부 어드레스 신호 EXADD<a>를 사용하여 리프레쉬 사이클 지정 데이터 비트 A0 및 A1을 용이하게 또한 정확하게 생성할 수 있다. 이 구성에 있어서도 가변 링 발진기(77)의 구성 및 대응하는 디코드 회로의 구성은 각각 도 24∼도 26에 도시하는 구성을 이용할 수 있다.
(변경예 2)
도 29는 본 발명의 실시예 3의 변경예 2의 리프레쉬 사이클 지정 데이터의 구성을 도시한 도면이다. 이 도 29에 도시하는 구성에 있어서, 리프레쉬 사이클 지정 데이터를 설정하는 시퀀스는 도 27에 도시하는 동작 시퀀스와 동일하다. 비트 A가 “0”일 때에는 리프레쉬 사이클을 1/2배로 설정하는 것이 지정되고, 또 비트 A가 “1”일 때에는 그의 리프레쉬 사이클을 2배로 설정하는 것이 지정된다. 또, 연속하여 2회 외부 어드레스 신호 비트 EXADD<a>가 이 모드 레지스터 세트 커맨드와 함께 인가되고, 그의 어드레스 신호 비트값이 2회 모두 “0”이면 리프레쉬 사이클은 1/4배로 설정된다. 한편, 외부 어드레스 신호 비트 EXADD<a>가 이 모드 레지스터 세트 커맨드 또는 확장 모드 레지스터 세트 커맨드 EMRS의 인가시에 2회 연속하여 “1”로 설정된 경우에는 리프레쉬 사이클이 4배로 설정된다.
따라서, 동작 온도에 따라서 기본 리프레쉬 사이클의 1/2배로부터 기본 리프레쉬 사이클의 4배로 변경하는 경우, 이 리프레쉬 주기 지정 데이터 A를 연속하여 3회 “1”로 설정하는 것에 의해, 이 리프레쉬 주기를 8배 크게 할 수 있고 원하는리프레쉬 사이클을 설정할 수 있다. 이들 리프레쉬 주기를, 이 비트 A를 원하는 회수만큼 인가하는 것에 의해, 원하는 리프레쉬 주기를 실현할 수 있다.
도 30은 본 발명의 실시예 3의 변경예 2에 따른 디코드 회로의 구성을 도시한 도면이다. 도 30에 있어서 디코드 회로는 모드 레지스터 세트 커맨드 MRS와 어드레스 비트 A를 받는 게이트 회로(86)와, 모드 레지스터 세트 커맨드 MRS와 어드레스 신호 비트 A를 받아 시프트 지시 신호 RSFT를 생성하는 게이트 회로(87)와, 이들 게이트 회로(86, 87)로부터의 시프트 지시 신호 LSFT 및 RSFT에 따라서 시프트 동작을 실행하는 쌍방향 시프트 레지스터(85)를 포함한다. 이 쌍방향 시프트 레지스터(85)가 출력하는 제어 신호 Zψ1/2, Zψ1, Zψ2 및 Zψ4가 도 25에 도시하는 바이어스 전압 발생 회로(80)에 인가된다.
어드레스 신호 비트 A가 “0”일 때에는 게이트 회로(86)로부터의 좌측 시프트 지시 신호 LSFT가 H레벨로 되고, 쌍방향 시프트 레지스터(85)가 좌측 방향으로 시프트 동작을 1회 실행하고, 이 발진 주기를 1/2배로 설정하여 리프레쉬 간격을 짧게 한다. 한편, 어드레스 신호 비트 A가 “1”일 때에는 게이트 회로(87)로부터의 우측 시프트 지시 신호 RSFT가 H레벨로 되고, 쌍방향 시프트 레지스터(85)가 우측 방향으로 시프트 동작을 실행하고, 링 발진기의 발진 주기가 2배로 설정되고 리프레쉬 간격도 2배로 된다.
따라서, 이 모드 레지스터 세트 커맨드 MRS에 따라서 어드레스 신호 비트 A는 복수 회수 인가하는 것에 의해, 쌍방향 시프트 레지스터(85)에 있어서 시프트 동작을 실행하여 원하는 제어 신호를 활성 상태로 지시할 수 있다. 이 쌍방향 시프트 레지스터(85)는 초기값으로서 제어 신호 Zψ1이 활성 상태로 설정된다.
또한, 이 모드 레지스터 세트 모드 지시 신호는 확장 모드 레지스터 세트 커맨드의 인가시에 있어서 활성화되더라도 좋다.
도 31은 외부의 메모리 컨트롤러(72)의 구성의 일례를 개략적으로 도시한 도면이다. 도 31에 있어서 메모리 컨트롤러(72)는 리프레쉬 사이클과 온도의 대응 관계를 일람으로 하여 나타내는, 예를 들면 테이블 ROM으로 구성되는 사이클/온도 대응표(90)와, 반도체 기억 장치에 있어서 설정되어 있는 셀프 리프레쉬 모드를 나타내는 데이터를 저장하는 설정 셀프 리프레쉬 모드 유지 회로(91)와, 외부로부터 인터페이스 회로(93)를 거쳐서 인가되는 온도 정보에 따라서 이들 사이클/온도 대응표(90) 및 설정 셀프 리프레쉬 모드 유지 회로(91)를 참조하여 모드 레지스터 세트 커맨드를 생성하고 또한 외부 어드레스 신호 비트 EXADD에 따라서 셀프 리프레쉬 사이클을 설정하는 데이터를 생성하는 제어 회로(92)를 포함한다.
제어 회로(92)는 온도 정보가 인터페이스 회로(93)를 거쳐서 인가되면, 설정 셀프 리프레쉬 모드 유지 회로(91)를 참조하여 현재 설정되어 있는 셀프 리프레쉬 모드를 검출하고, 또 사이클/온도 대응표에 있어서 대응하는 셀프 리프레쉬 모드의 온도에서 설정되어야 할 셀프 리프레쉬 사이클을 검출한다. 이 검출한 리프레쉬 사이클이 설정 리프레쉬 사이클 유지 회로(94)에 있어서 유지되어 있는 현재의 리프레쉬 사이클과는 다른 경우에는, 제어 회로(92)는 새로 검출한 리프레쉬 사이클을 설정하기 위해서 모드 레지스터 세트 커맨드 및 어드레스 신호 비트를 생성한다. 이것에 의해, 동작 환경의 주변 온도에 따라서 반도체 기억 장치의 리프레쉬사이클을 설정함과 동시에, 동작 환경에 따라서 리프레쉬 사이클을 변경할 수 있다.
제어 회로(92)는 리프레쉬 사이클을 설정하기 위해서, 2비트의 어드레스 신호 비트 A0 및 A1을 생성해도 되고, 또 1비트의 어드레스를 “0”또는 “1”의 상태로 설정하고 설정 리프레쉬 사이클 유지 회로(94)에 설정된 리프레쉬 사이클에 대해서 2배 또는 1/2배하는 데이터를 출력하도록 구성되더라도 된다. 제어 회로(92)는 이 리프레쉬 지정 데이터를 디코드하는 디코더의 구성에 따라 적당히 구성된다.
이상과 같이, 본 발명의 실시예 3에 따르면, 동작 온도에 따라서 셀프 리프레쉬 사이클을 변경하도록 구성하고 있고, 동작 온도에 관계없이 안정하게 데이터를 유지할 수 있는 반도체 기억 장치를 실현할 수 있다.
(실시예 4)
도 32는 본 발명의 실시예 4에 따른 반도체 기억 장치의 리프레쉬 제어 회로의 주요부의 구성을 개략적으로 도시한 도면이다. 도 32에 도시하는 구성에 있어서는, 4K 리프레쉬 구성의 리프레쉬 사이클을 리프레쉬 사이클로 하여, 리프레쉬 사이클을 설정하는 퓨즈 프로그램 회로(100)가 마련된다. 따라서, 이 도 32에 도시하는 구성에 있어서는 리프레쉬 타이머(31)에 포함되는 가변 링 발진기의 발진 주기는 고정적으로 설정된다. 이 퓨즈 프로그램 회로(100)는 셀프 리프레쉬 모드 지시 신호 SRF가 활성 상태에 있을 때에만, 이 제어 신호 Zψ1/2, Zψ1, Zψ2 및 Zψ4를 퓨즈 프로그램된 상태로 설정한다.
한편, 셀프 리프레쉬 모드 지시 신호 SRF가 비활성 상태의 통상 동작 모드시에 있어서는 퓨즈 프로그램 회로(100)는 리세트 상태에 있고, 이들 제어 신호 Zψ1/2, Zψ1, Zψ2 및 Zψ4는 전부 H레벨의 비활성 상태로 설정된다. 리프레쉬 타이머(31)는 상기한 실시예 3에 따른 구성(도 25 및 도 26 참조)을 갖고 있고, 따라서 바이어스 전압 활성 동작이 정지되고 링 발진기도 동작을 정지한다.
이 퓨즈 프로그램 회로(100)를 이용하는 것에 의해, 개개의 반도체 장치의 메모리 셀의 데이터 유지 특성에 따라 리프레쉬 사이클을 설정할 수 있다. 또, 퓨즈 프로그램 회로(100)를 셀프 리프레쉬 모드시에만 동작 상태로 하는 것에 의해, 통상 동작 모드시에 있어서의 대기(스탠바이)시의 소비 전류를 저감할 수 있다.
도 33은 퓨즈 프로그램 회로(100)의 1개의 제어 신호 Zψi에 관련된 부분의 구성의 일례를 도시한 도면이다. 도 33에 있어서, 퓨즈 프로그램 회로(100)는 셀프 리프레쉬 모드 지시 신호 SRF를 반전하여 상보의 셀프 리프레쉬 모드 지시 신호 ZSRF를 생성하는 인버터(100a)와, 전원 노드에 소스가 결합되고 또한 그의 게이트에 인버터(100a)가 출력하는 상보의 셀프 리프레쉬 노드 지시 신호 ZSRF를 받는 P채널 MOS 트랜지스터(100b)와, MOS 트랜지스터(100b)와 모드(100h) 사이에 접속되는 용단(溶斷) 가능한 링크 소자(퓨즈 소자)(100c)와, 노드(100h)와 접지 노드 사이에 접속되고 또한 그의 게이트에 인버터(100a)로부터의 상보의 셀프 리프레쉬 모드 지시 신호 ZSRF를 받는 N채널 MOS 트랜지스터(100e)와, 노드(100h) 상의 신호 전위를 반전하여 제어 신호 Zψi를 생성하는 인버터(100f)와, 제어 신호 Zψi에 따라서 노드(100h)를 선택적으로 접지 노드에 결합하는 N채널 MOS 트랜지스터(100g)를 포함한다.
통상 동작 모드시에 있어서는 셀프 리프레쉬 모드 지시 신호 SRF는 L레벨이며, 인버터(100a)로부터의 상보의 셀프 리프레쉬 모드 지시 신호 ZSRF는 H레벨이다. MOS 트랜지스터(100b, 100e)는 각각 오프 상태 및 온 상태로 되고, 노드(100h)는 접지 전압 레벨로 유지된다.
인버터(100f)로부터 출력되는 제어 신호 Zψi는 H레벨의 비활성 상태로 유지된다.
한편, 셀프 리프레쉬 모드 지시 신호 SRF가 H레벨로 되면 상보의 셀프 리프레쉬 모드 지시 신호 ZSRF가 L레벨로 되고, MOS 트랜지스터(100e)가 오프 상태, M0S 트랜지스터(100b)가 온 상태로 되며, 링크 소자(100c)가 전원 노드에 접속된다. 링크 소자(100c)가 용단 상태일 때에는 노드(100h)는 리세트 상태의 L레벨을 유지고 제어 신호 Zψi는 H레벨을 유지한다. 이 때, 또 M0S 트랜지스터(100g)에 의해 노드(100h)가 접지 노드에 결합되고, 이 노드(100h)가 플로팅 상태로 되는 것이 방지된다.
한편, 링크 소자(100c)가 도통 상태일 때에는 노드(100h)가 M0S 트랜지스터(100b) 및 링크 소자(100c)를 거쳐서 충전되고, 인버터(100f)로부터의 제어 신호 Zψi가 L레벨로 되고, 따라서 M0S 트랜지스터(100g)가 오프 상태로 된다. 따라서, 링크 소자(100c)가 용단된 경우에는 제어 신호 Zψi가 셀프 리프레쉬 모드시에 활성 상태로 되어 리프레쉬 주기를 설정한다. 리프레쉬 사이클에 대응하는 링크 소자를 용단하는 것만으로, 리프레쉬 타이머(31)의 링 발진기의 발진 주기를 프로그램할 수 있다.
또, 예를 들면, 4K 리프레쉬 사이클 구성의 리프레쉬 주기를 기준 리프레쉬 사이클로 하여, 실제의 리프레쉬 사이클을 설정하는 것만으로, 용이하게 이 반도체 기억 장치의 실제의 데이터 유지 능력에 따른 리프레쉬 사이클을 용이하게 설정할 수 있다.
또한, 퓨즈 프로그램 회로(100)가 출력하는 제어 신호는, 이 리프레쉬 타이머(31)가 출력하는 리프레쉬 요구의 사이클이 4K 리프레쉬 구성시의 리프레쉬 사이클을 기준으로 해서 설정되면 되고, 1/2배, 1배, 2배 및 4배로 설정될 필요는 없다. 예를 들면, 1.5배, 2.5배 등의 중간값의 리프레쉬 사이클이 설정되더라도 된다. 이 경우에는 전류원 트랜지스터의 사이즈도, 따라서 1.5배 등으로 설정하는 것에 의해, 필요로 되는 리프레쉬 사이클을 실현할 수 있다.
(실시예 5)
도 34는 본 발명의 실시예 5에 따른 리프레쉬 제어 회로의 구성을 개략적으로 도시한 도면이다. 도 34에 있어서 리프레쉬 제어 회로(22)는 셀프 리프레쉬 파워 다운 모드 지시 신호 ψPWD와 셀프 리프레쉬 모드 지시 신호 SRF 및 AND 회로(110)와, AND 회로(110)의 출력 신호가 L레벨일 때 도통하고 리프레쉬 사이클 설정 회로(105)로 전원 전압 VDD를 공급하는 전원 트랜지스터(111)와, AND 회로(110)의 출력 신호가 L레벨일 때 도통하고 리프레쉬 타이머(31)로 전원 전압VDD를 공급하는 전원 트랜지스터(112)를 포함한다. 이들 전원 트랜지스터(111, 112)는 P채널 MOS 트랜지스터로 구성된다.
리프레쉬 사이클 설정 회로(105)는 상기한 도 24에 도시하는 디코드 회로(75), 도 30에 도시하는 쌍방향 시프트 레지스터, 및 도 32에 도시하는 퓨즈 프로그램 회로(100) 중의 어느 1개이며, 셀프 리프레쉬 모드시에 있어서의 리프레쉬 사이클을 설정하기 위한 디코드 신호 ψD를 생성한다.
리프레쉬 타이머(31)는 상기한 도 34에 도시하는 구성과 마찬가지로, 가변 링 발진기와 이 가변 링 발진기의 출력 신호를 카운트하는 카운터를 포함한다. 이 카운터의 카운트값이 소정값에 도달하면, 리프레쉬 요구 RREQ를 발생한다.
이 리프레쉬 제어 회로(22)는 또한, 전원 노드로부터 전원 전압 VD를 상시 공급받고 셀프 리프레쉬 모드 지시 신호 SRF가 활성화되면 리프레쉬 타이머(31)를 기동하는 셀프 리프레쉬 모드 활성화 회로(30)를 포함한다. 이 셀프 리프레쉬 모드 활성화 회로(30)는 셀프 리프레쉬 모드가 완료하고 셀프 리프레쉬 모드 지시 신호 SRF가 비활성 상태로 되어 통상 모드로 이 반도체 기억 장치가 이행한 경우, 리프레쉬 타이머(31)가 오동작을 하는 것을 방지하기 위해서, 이 셀프 리프레쉬 모드 완료시에 확실하게 리프레쉬 타이머(31)를 비활성 상태로 유지하기 위해, 상시 전원 전압 VDD를 받아 셀프 리프레쉬 모드 지시 신호 SRF를 감시한다.
이 도 34에 도시하는 바와 같이, 셀프 리프레쉬 모드에 있어서, 레지스터 회로에서 파워 다운 모드가 지정되어 있는 경우에는(실시예 1 참조), AND 회로(110)의 출력 신호가 H레벨로 되고, 리프레쉬 사이클 설정 회로(105) 및 리프레쉬 타이머(31)로의 전원 전압의 공급을 정지한다. 이 딥 파워 다운 모드시에 있어서는 내부에서의 리프레쉬는 실행되지 않기 때문에, 리프레쉬 요구를 발행할 필요는 없어, 소비 전류를 저감할 수 있다.
셀프 리프레쉬 모드에 있어서 메모리 셀 데이터의 리프레쉬를 실행하는 모드가 지정된 경우에는 셀프 리프레쉬 딥 파워 다운 모드 지시 신호 ψPWD는 L레벨이며, 전원 트랜지스터(111, 112)는 도통 상태를 유지하고, 리프레쉬 사이클 설정 회로(105) 및 리프레쉬 타이머(31)가 동작하고, 설정된 리프레쉬 사이클에 따라서 리프레쉬 타이머(31)내의 링 발진기를 기동하여, 리프레쉬 요구 RREQ를 설정된 리프레쉬 간격으로 발행한다.
또한, 이 도 34에 도시하는 구성에 있어서 점선으로 나타내는 바와 같이, 리프레쉬 사이클 설정 회로(105)에 대해서 셀프 리프레쉬 모드 지시 신호 SRF가 또한 인가되고, 통상 동작 모드시에 있어서 셀프 리프레쉬 모드 지시 신호 SRF가 비활성 상태일 때에는 리프레쉬 사이클 설정 회로(105)를 리세트 상태로 하고, 이 디코드 신호 ψD가 전부 비활성 상태로 설정되는 구성이 이용되더라도 무방하다.
또, 외부로부터의 파워 다운 커맨드의 인가시에 활성화되는 파워 다운 모드 지시 신호 PWD가 활성화되었을 때에는, 또한 이들 전원 트랜지스터(111, 112)가 비도통 상태로 되는 구성이 더 마련되더라도 무방하다.
이상과 같이, 본 발명의 실시예 5에 따르면, 셀프 리프레쉬 모드가 지정되었을 때, 내부에서 딥 파워 다운 모드가 레지스터 회로내에 있어서 설정되어 있는 경우에는, 리프레쉬 사이클을 결정하는 회로의 전원 공급을 정지하고 있어, 이 딥 파워 다운 모드시에 있어서의 소비 전류를 더 저감할 수 있다.
(실시예 6)
도 35는 본 발명의 실시예 6에 따른 반도체 기억 장치의 셀프 리프레쉬 모드이행시의 동작을 도시한 흐름도이다. 이 도 35에 도시하는 동작 흐름은 메모리 컨트롤러에 의해 실행된다. 우선, 메모리 컨트롤러는 슬립 모드로 들어갈지의 여부를 모니터한다(단계 ST1). 이 슬립 모드로 들어갈지의 여부는, 예를 들면 프로세서 등이 소정 시간 이상에 걸쳐 처리를 실행하지 않는 상태로 놓여 있는지의 여부에 따라 결정된다. 메모리 컨트롤러는 이 슬립 모드가 설정된 경우에는, 오토 리프레쉬 커맨드를 반도체 기억 장치에 발행한다(단계 ST2). 이 오토 리프레쉬 커맨드에 따라서 반도체 기억 장치에 있어서 내부의 리프레쉬 어드레스 카운터를 이용하여 메모리 셀의 기억 데이터의 리프레쉬가 실행된다. 오토 리프레쉬 커맨드가 인가된 경우, 이 반도체 기억 장치내에 있어서는, 4뱅크 구성의 경우 4뱅크 전부에 있어서, 동시에 메모리 셀의 기억 데이터의 리프레쉬가 실행된다.
다음에, 메모리 컨트롤러는 이 반도체 기억 장치의 모든 메모리 공간에 대해서 리프레쉬를 실행했는지의 여부를 판정한다(단계 ST3). 이 모든 메모리 공간의 리프레쉬 완료의 판정은, 예를 들면 4K 리프레쉬 사이클 또는 8K 리프레쉬 사이클과 같이, 모든 메모리 셀의 리프레쉬를 1회 리프레쉬하는데 필요로 되는 리프레쉬 사이클 수가 미리 정해져 있고, 이 리프레쉬 구성에 따라서 발행된 오토 리프레쉬 커맨드의 수를 카운트하는 것에 의해 실행된다.
이 모든 메모리 공간의 리프레쉬가 완료할 때까지, 단계 ST2의 오토 리프레쉬 커맨드 발행이 반복하여 실행된다.
모든 메모리 공간의 메모리 셀의 기억 데이터의 리프레쉬가 완료하면, 다음에 메모리 컨트롤러는 셀프 리프레쉬 커맨드를 발행한다(단계 ST4). 이 셀프 리프레쉬 커맨드에 따라서 반도체 기억 장치는 셀프 리프레쉬 모드로 들어가고, 설정된 셀프 리프레쉬 모드에서 리프레쉬를 실행하거나 또는 딥 파워 다운 모드로 설정된다.
다음에, 이 셀프 리프레쉬 커맨드를 발행한 후, 메모리 컨트롤러는 슬립 모드를 해제할지의 여부를 모니터한다(단계 ST5). 이 슬립 모드의 해제의 유무는 프로세서 등이 처리의 실행을 개시하는지의 여부를 모니터하는 것에 의해 실행된다.
슬립 모드를 해제하는 경우에는, 메모리 컨트롤러는 셀프 리프레쉬 이그지트(exit) 커맨드를 발행하고, 반도체 기억 장치에 있어서 셀프 리프레쉬 모드를 완료시킨다.
이 셀프 리프레쉬 이그지트 커맨드가 발행된 후, 일정 시간이 경과한 후에 노멀 모드로 이행하고(단계 ST7), 이 반도체 기억 장치에 대한 데이터 액세스가 실행된다. 이 셀프 리프레쉬 이그지트 커맨드 발행 후 소정 시간이 노멀 모드 이행까지 설정되는 것은 반도체 기억 장치내에 있어서 이 셀프 리프레쉬 모드에 있어서 리프레쉬 동작이 실행되고 있는 도중일 가능성이 있으며, 이 반도체 기억 장치내에 있어서 확실하게 셀프 리프레쉬 모드 해제시에 있어서 내부가 대기 상태로 이행하는 것을 대기하기 위함이다.
이 도 35에 도시하는 바와 같이 셀프 리프레쉬 모드 이행 전에 집중적으로 전 메모리 공간을 리프레쉬하는 것에 의해, 셀프 리프레쉬 이행 전에 이 메모리 셀의 기억 데이터가 전부 리프레쉬되고 있고, 내부에서 리프레쉬 사이클을 변경하더라도 확실하게 기억 데이터를 유지할 수 있다. 따라서, 저소비 전류가 요구되는 저전류 소비 모드(셀프 리프레쉬 모드)에 있어서 메모리 셀의 기억 데이터를 확실하게 유지하면서 소비 전류를 저감할 수 있다. 이 내부의 소비 전류의 저감을 위한 구성으로서 상기한 실시예 1∼5의 구성을 이용할 수 있다.
이상과 같이, 본 발명의 실시예 6에 따르면, 셀프 리프레쉬 모드 이행 전에 전체 메모리 공간의 메모리 셀의 기억 데이터의 리프레쉬를 실행하고 있고, 이후의 셀프 리프레쉬 모드에 있어서 리프레쉬 주기를 빠르게 하는 등의 저소비 전류 모드의 셀프 리프레쉬 모드를 실행하더라도, 확실하게 기억 데이터를 유지할 수 있다.
(실시예 7)
도 36은 본 발명의 실시예 7에 따른 리프레쉬 제어 회로의 주요부의 구성을 개략적으로 도시한 도면이다. 이 도 36에 도시하는 리프레쉬 제어 회로에 있어서는 4뱅크 셀프 리프레쉬 모드 지시 신호 ψ4BK, 2뱅크 셀프 리프레쉬 모드 지시 신호 ψ2BK 및 1뱅크 셀프 리프레쉬 모드 지시 신호 ψBK를 받는 OR 회로(115)와, 이 OR 회로(115)의 출력 신호와 MSB 셀프 리프레쉬 모드 지시 신호 ψMSB와 2MSB 셀프 리프레쉬 모드 지시 신호 ψ2MSB를 받는 리프레쉬 타이머(31)를 포함한다.
이 리프레쉬 타이머(31)의 구성은 도 25 또는 도 26에 도시하는 구성과 마찬가지이고, 이 OR 회로(115)의 출력 신호, 및 셀프 리프레쉬 모드 지시 신호 ψMSB 및 ψ2MSB에 따라서 이 리프레쉬 타이머(31)에 포함되는 링 발진기의 발진 주기가 변경된다. 즉, 뱅크 단위로의 리프레쉬가 지정되는 경우에는 셀프 리프레쉬 사이클이 제 1 리프레쉬 사이클로 설정된다(예를 들면, 기본 리프레쉬 사이클). 한편, MSB 셀프 리프레쉬 모드가 지정된 경우에는 기본 리프레쉬 사이클의 2배의 사이클로 설정된다.
한편, 2MSB 셀프 리프레쉬 모드가 설정된 경우에는 기본 리프레쉬 사이클의 4배의 리프레쉬 사이클로 설정된다. 따라서, 상기한 도 6의 (e) 및 도 6의 (f)에 도시하는 바와 같이 리프레쉬 영역이 반감됨에 따라서, 리프레쉬 사이클를 길게 하더라도 리프레쉬 회수가 MSB 셀프 리프레쉬 모드 및 2MSB 셀프 리프레쉬 모드시에 있어서 뱅크 전체의 리프레쉬를 실행하는 구성의 경우에 비해, 각각 1/2배 및 1/4배의 회수만큼 필요로 되는 메모리 셀의 리프레쉬를 실행할 수 있다.
따라서, 리프레쉬 주기를 각각 2배 및 4배로 길게 하더라도, 리프레쉬되는 메모리 셀의 리프레쉬가 실행되는 주기는 전부 동일하게 되어 기억 데이터를 확실하게 유지할 수 있다. 이 셀프 리프레쉬 모드 구성에 따라서 리프레쉬 사이클을 변경하는 것에 의해, MSB 셀프 리프레쉬 모드 및 2MSB 셀프 리프레쉬 모드에 있어서 소비 전류를 더 저감할 수 있다.
(실시예 8)
도 37은 본 발명의 실시예 8에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 37에 있어서 모드 레지스터 회로(120)에 외부 어드레스 신호 EXEVD의 특정 비트에 따라서 8K 리프레쉬 사이클을 지정하는 8K 셀프 리프레쉬 지시 신호 REF8K가 설정된다. 이 모드 레지스터 회로(120)는 모드 레지스터 세트 커맨드 MRS의 인가시에 외부로부터의 어드레스 신호 EXADD의 특정 비트에 따라서 8K 셀프 리프레쉬 사이클을 설정한다.
이 모드 레지스터 회로(120)로부터의 8K 셀프 리프레쉬 사이클 지시 신호 REF8K는 리프레쉬 제어 회로(122)에 인가된다. 리프레쉬 제어 회로(122)에 있어서는 디폴트로서 4K 리프레쉬 사이클이 설정된다. 즉, 메모리 셀 어레이에 있어서 모든 메모리 셀의 기억 데이터의 리프레쉬를 1회 실행하기 위해 4K회 리프레쉬를 실행한다.
한편, 이 모드 레지스터 회로(120)에 있어서 8K 리프레쉬 사이클이 설정되고 8K 셀프 리프레쉬 사이클 지시 신호 REF8K가 활성화되면, 리프레쉬 제어 회로(122)는 그의 리프레쉬 주기를 변경하는 일없이 8K 리프레쉬 사이클에서 리프레쉬가 설정된 셀프 리프레쉬 모드로 실행한다. 따라서, 이 셀프 리프레쉬 모드시에 있어서 리프레쉬 주기가 변경되지 않지만, 8K 리프레쉬 구성으로 리프레쉬가 실행되기 때문에, 1회의 리프레쉬 사이클로 구동되는 메모리 셀행의 수가 반감되어, 리프레쉬 실행시의 소비 전류를 저감할 수 있다.
도 38은 도 37에 도시하는 리프레쉬 제어 회로(122)의 구성을 개략적으로 도시한 도면이다. 이 도 38에 도시하는 리프레쉬 제어 회로(122)는 도 7에 도시하는 리프레쉬 제어 회로(22)의 구성과 이하의 점에 있어서 다르다. 즉, 리프레쉬어드레스 REFADD를 발생하는 리프레쉬 어드레스 발생 회로(34)에 대해서도 8K 셀프 리프레쉬 사이클 지시 신호 REF8K와 셀프 리프레쉬 모드 지시 신호 SRF를 받는 AND 회로(125)의 출력 신호가 인가된다. 이 리프레쉬 어드레스 발생 회로(34)는 셀프 리프레쉬 모드시에 있어서 8K 셀프 리프레쉬 모드 지시 신호 REF8K가 활성 상태에 있는 경우에는, 이 리프레쉬 어드레스 REFADD의 발생 형태를 통상의 오토 리프레쉬 모드시의 그것과 다르게 한다. 즉, 상세하게 설명하겠지만, 축퇴 상태에 있는 리프레쉬 어드레스 신호 비트를 이 8K 셀프 리프레쉬 모드 지시 신호 REF8K의 활성화시에 유효 상태로 하고, 동시에 지정되는 2개의 블럭/행(워드선)을 각각 따로따로 리프레쉬 어드레스 비트에 따라서 지정한다.
(선택 메모리 블럭의 구성)
도 39의 (a)는 본 발명의 실시예 7에 따른 노멀 모드시의 선택 메모리 블럭의 위치를 개략적으로 도시한 도면이다. 여기서, 노멀 모드는 오토 리프레쉬가 실행되는 모드 및 8K 셀프 리프레쉬 모드 지시 신호 REF8K가 비활성 상태일 때의 리프레쉬 모드를 나타낸다.
도 39의 (a)에 있어서 뱅크 BK0∼BK3이 동시에 리프레쉬된다. 이 노멀 모드시의 리프레쉬에 있어서 뱅크 BK0∼BK3 각각의 상측 메모리 블럭 UMB로부터 1개의 메모리 블럭이 리프레쉬를 위해 지정되고, 또 하측 메모리 블럭 LMB에 있어서 1개의 메모리 블럭이 지정된다. 따라서, 1개의 뱅크에 있어서 2개의 메모리 블럭에 대해서 동시에 리프레쉬가 실행되고, 합계 8개의 메모리 블럭에 대해서 리프레쉬가동시에 실행된다.
도 39의 (b)는 8K 리프레쉬 모드가 설정되었을 때의 선택 메모리 블럭의 위치를 개략적으로 도시한 도면이다. 이 도 39의 (b)에 있어서도 뱅크 BK0∼BK3 각각에 대해서 동시에 리프레쉬가 실행된다. 이 8K 셀프 리프레쉬 모드 지시 신호 REF8K의 활성화시에 있어서, 뱅크 BK0∼BK3 각각에 있어서 1개의 메모리 블럭이 선택되어 리프레쉬된다. 도 39의 (b)에 있어서 뱅크 BK0∼BK3 각각에 있어서 상측 메모리 블럭 UMB내의 1개의 메모리 블럭에 대해서 리프레쉬가 실행되는 상태를 도시한다. 블럭 어드레스에 따라서 하측 메모리 블럭 LMB에 있어서 1개의 메모리 블럭이 선택되고, 뱅크 BK0∼BK3 각각에 있어서 리프레쉬가 실행되는 경우도 존재한다.
따라서, 이 8K 리프레쉬 모드가 설정된 경우에는 뱅크 BK0∼BK3 각각에 있어서 1개의 메모리 블럭이 지정되어 리프레쉬가 실행되기 때문에, 노멀 모드시에 비해, 동시에 선택되는 메모리 블럭의 수를 저감할 수 있고, 동시에 동작하는 센스 앰프 회로(도시하지 않음) 등의 리프레쉬계 회로의 수도 반감할 수 있어, 리프레쉬 동작시의 소비 전류를 저감할 수 있다.
또, 이 8K 리프레쉬 모드가 설정되더라도, 리프레쉬 주기는 4K 리프레쉬 사이클과 마찬가지이고, 이 셀프 리프레쉬 모드시에 있어서의 리프레쉬 사이클은 동일하며, 따라서 이 셀프 리프레쉬 모드시에 실행되는 리프레쉬 회수는 동일하며, 그 셀프 리프레쉬 모드시의 소비 전류를 노멀 모드시에 비해 저감할 수 있다.
도 40은 리프레쉬 어드레스 발생 회로(34)의 구성의 일례를 도시한 도면이다. 리프레쉬 블럭 어드레스 RFBAD<3:0>과 메모리 블럭의 대응 관계는 도 12에 도시하는 어드레스 할당과 동일하다. 도 40에 있어서 리프레쉬 어드레스 발생 회로(34)는 워드선 어드레스 카운터의 출력 카운트 업 신호를 카운트하는 블럭 어드레스 카운터(61b)와, 블럭 어드레스 카운터(61b)의 최상위 카운트값 CNT<3>을 받는 인버터(130)와, 카운트값 CNT<3>과 도 38에 도시하는 AND 회로(125)의 출력 신호 ψ8K를 받는 OR 회로(131)와, 인버터(130)의 출력 신호와 리프레쉬 제어 신호 ψ8K를 받는 OR 회로(132)와, 블럭 어드레스 카운터(61b)의 하위 비트 CNT<2:0>을 반전하는 인버터 회로(133)를 포함한다.
OR 회로(131)로부터 리프레쉬 블럭 어드레스 신호 비트 RFBAD<3>이 출력되고, OR 회로(132)로부터 상보의 리프레쉬 블럭 어드레스 신호 비트 ZRFBAD<3>이 출력된다.
카운트값 CNT<2:0>이 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2:0>으로서 이용되고, 인버터 회로(133)의 출력 신호가 상보의 리프레쉬 블럭 어드레스 신호 비트 ZRFBAD<2:0>으로서 이용된다.
따라서, 이 도 40에 도시하는 구성에 있어서 8K 리프레쉬 사이클이 설정된 경우, 셀프 리프레쉬 모드시에 있어서는 리프레쉬 제어 신호 ψ8K가 H레벨로 되고, NAND 회로(131, 132)가 인버터 회로로서 동작하고, 리프레쉬 블럭 어드레스 신호 비트 ZRFBAD<3> 및 RFBAD<3>이 블럭 어드레스 카운터(61b)의 카운트값 CNT<3>에 따라서 변화된다. 이 경우에는 도 39의 (b)에 도시하는 바와 같이, 상측 메모리 블럭 UMB 또는 하측 메모리 블럭 LMB의 한쪽이 지정되고, 지정된 상측 또는 하측 메모리 블럭내에 있어서 1개의 메모리 블럭이 지정된다.
한편, 노멀 모드시에 있어서는 이 리프레쉬 제어 신호 ψ8K는 L레벨이며, NAND(131, 132)의 출력 신호는 H레벨로 되고, 따라서 리프레쉬 블럭 어드레스 신호 RFBAD<3> 및 ZRFBAD<3>이 모두 선택 상태의 H레벨로 되고, 상측 메모리 블럭 UMB 및 하측 메모리 블럭 LMB가 모두 지정된다. 따라서, 이 경우에는 하위의 리프레쉬 블럭 어드레스 신호 비트 RFBAD<2:0> 및 ZRFBAD<2:0>이 지정하는 2개의 메모리 블럭에 대해서 리프레쉬가 실행된다.
(8K 리프레쉬 사이클시의 선택 메모리 블럭의 형태 2)
도 41은 이 8K 리프레쉬 사이클 모드 설정시의 선택 메모리 블럭의 위치를 개략적으로 도시한 도면이다. 도 41에 도시하는 바와 같이 뱅크 BK0∼BK3에 있어서, 대각의 위치에 존재하는 뱅크 BK0 및 BK3이 동시에 지정되고, 이 지정된 뱅크 BK0 및 BK3 각각에 있어서 1개의 메모리 블럭이 선택되어 리프레쉬가 실행된다. 또, 리프레쉬 사이클에 있어서는 뱅크 BK1 및 BK2가 선택되고, 이들 뱅크 BK1 및 BK2에 있어서 1개의 메모리 블럭이 각각 선택되어 리프레쉬가 실행된다. 대각에 위치하는 뱅크를 선택하여 리프레쉬를 실행한다. 이것에 의해, 소비 전류가 칩상에 있어서 한쪽의 부분에 집중하는 것을 방지할 수 있어, 칩상에 전류를 소비하는 회로 부분을 분산시킬 수 있고, 전원 전압의 소비가 국소적으로 집중하여 실행되는 것을 방지할 수 있어, 안정하게 전원 전압을 공급할 수 있다(전원 구성에 대해서는 나중에 설명한다). 또, 이 회로 동작에 의한 발열도 칩상에서 분산시킬 수 있고,국소적으로 집중하여 동작 온도가 상승하여, 회로가 오동작하는 것을 방지할 수 있다.
이 상태에 있어서 노멀 모드시에 있어서는 도 39의 (a)에 도시하는 바와 같이 뱅크 BK0∼BK3 각각에 있어서 2개의 메모리 블럭이 선택된다.
도 42는 이 메모리 프로그램 선택 형태 2에 있어서의 뱅크의 어드레스 할당의 일례를 도시한 도면이다. 도 42에 있어서 뱅크 BK0에 뱅크 어드레스 (0, 0)이 할당되고, 뱅크 BK1에 뱅크 어드레스 (1, 1)이 할당된다. 뱅크 BK2에 뱅크 어드레스 (0, 1)이 할당되고, 뱅크 BK3에 대해서 뱅크 어드레스 (1, O)이 할당된다. 따라서, 상위의 뱅크 어드레스 비트를 축퇴하는 것에 의해, 뱅크 BK0 및 BK3 또는 뱅크 BK2 및 BK3을 동시에 선택하여 리프레쉬를 실행할 수 있다.
도 43은 이 도 42에 도시하는 뱅크 어드레스 할당에 있어서의 리프레쉬 뱅크 어드레스 발생부의 구성을 개략적으로 도시한 도면이다. 도 43에 있어서 리프레쉬 뱅크 어드레스 발생부는 전원 전압 VDD를 양 입력에 받아 상위 리프레쉬 뱅크 어드레스 신호 비트 REFBKD<1> 및 ZRFBKD<1>을 생성하는 AND 회로(140)와, 리프레쉬 활성화 신호 REFRAS의 하강에 응답하여 카운트 동작을 실행하는 뱅크 카운터(141)와, 뱅크 카운터(141)의 카운트값 CT를 반전하는 인버터(142)와, 뱅크 카운터(141)의 출력 카운트값 CT와 리프레쉬 제어 신호 ψ8K를 받아, 상보의 하위 리프레쉬 뱅크 어드레스 신호 비트 ZRFBKD<0>을 생성하는 NAND 회로(143)와, 인버터(142)의 출력 신호와 리프레쉬 제어 신호 ψ8K를 받아 하위 리프레쉬 뱅크 어드레스 신호 비트 RFBKD<0>을 생성하는 NAND 회로(144)를 포함한다.
노멀 모드시에 있어서는 리프레쉬 제어 신호 ψ8K는 L레벨이다. 따라서, 이 리프레쉬 뱅크 어드레스 발생부로부터의 비트 RFBKD<1:0> 및 ZRFBKD<1:0>은 전부 H레벨이며, 뱅크 BK0∼BK3이 전부 지정된다.
한편, 리프레쉬 제어 신호 ψ8K가 H레벨로 되면, NAND 회로(143, 144)가 인버터로서 동작하고, 뱅크 카운터(141)의 카운트 CT에 따라서 하위 뱅크 어드레스 신호 비트 ZRFBKD<0> 및 RFBKD<0>이 변화된다. 상위 뱅크 어드레스 비트는 상시 선택 상태이다. 따라서, 이 하위 뱅크 어드레스 신호 비트 RFBKD<0>이 “0”일 때에는 뱅크 BK0 및 BK3이 지정되고, 또 이 하위 리프레쉬 뱅크 어드레스 신호 비트 RFBKD<0>이 “1”일 때에는 뱅크 BK1 및 BK2가 지정된다. 이것에 의해, 대각에 위치하는 뱅크를 동시에 지정할 수 있다.
이 선택 뱅크에 있어서 메모리 블럭을 지정하는 리프레쉬 블럭 어드레스 발생부의 구성은 도 40에 도시하는 리프레쉬 블럭 어드레스 발생부의 구성을 이용할 수 있다.
(뱅크 어드레스의 할당의 변경예)
도 44는 이 뱅크 어드레스의 할당의 변경예를 도시한 도면이다. 도 44에 있어서 뱅크 BK0에 대해서 뱅크 어드레스 (0, 0)이 할당되고, 뱅크 BK1에 대해서 뱅크 어드레스 (1, 1)이 할당되고, 뱅크 BK2에 대해서 뱅크 어드레스 (1, 0)이 할당된다. 뱅크 BK3에 대해서 뱅크 어드레스 (0, 1)이 할당된다. 이 도 44에 도시하는 뱅크 어드레스의 할당의 경우, 하위의 뱅크 어드레스 비트를 축퇴 상태로 하는것에 의해, 대각에 위치하는 뱅크를 동시에 선택 상태로 구동할 수 있다. 예를 들면, 뱅크 어드레스가 (0, X)이면 뱅크 BK0 및 BK3이 지정되고, 뱅크 어드레스가(1, X)이면 뱅크 BK1 및 BK2가 동시에 지정된다. 여기서, “X”는 임의의 상태(축퇴 상태)를 나타낸다.
이 도 44에 도시하는 뱅크 어드레스의 할당의 경우, 도 43에 도시하는 뱅크 어드레스 발생부의 구성에 있어서 상위 뱅크 어드레스 비트와 하위 뱅크 어드레스 비트를 교체하는 것에 의해, 이 도 44에 도시하는 뱅크 어드레스의 할당에 있어서 대각에 위치하는 뱅크를 동시에 지정할 수 있다.
(변경예 3)
도 45는 본 발명의 실시예 8의 변경예 3의 8K 리프레쉬 사이클 설정시의 선택 메모리 블럭의 배치를 개략적으로 도시한 도면이다. 도 45에 있어서 대각에 위치하는 2개의 뱅크가 동시에 선택된다. 선택 뱅크에 있어서 상측 메모리 블럭 UMB 및 하측 메모리 블럭 LMB 각각에 있어서 1개의 메모리 블럭이 선택되어 리프레쉬가 실행된다. 도 45에 있어서 뱅크 BK0 및 BK3이 리프레쉬되는 경우의 선택 메모리 블럭의 일례를 도시한다.
노멀 모드시에 있어서는 도 39의 (a)에 도시하는 바와 같이 뱅크 BK0∼BK3 각각이 선택되고, 각각의 선택 뱅크에 있어서 상측 메모리 블럭 UMB 및 하측 메모리 블럭 LMB 각각에 있어서 1개의 메모리 블럭이 선택되어 리프레쉬가 실행된다.
8K 셀프 리프레쉬 사이클 설정시에 있어서도 선택 뱅크의 수가 반감되기 때문에 리프레쉬시의 소비 전류를 저감할 수 있다. 이 도 45에 도시하는 뱅크 선택을 실행하기 위한 구성으로서는 도 43에 도시하는 뱅크 어드레스 발생 회로를 이용하는 것만으로 무방하다. 리프레쉬 클럭 어드레스 발생 회로 및 리프레쉬 워드선 발생 회로는 통상의 리프레쉬 어드레스 카운터를 이용하여 구성한다. 리프레쉬 어드레스 카운터의 상위 3비트를 메모리 블럭 지정 어드레스로서 이용하고, 하위 리프레쉬 어드레스 카운터의 하위 카운트 비트는 워드선 어드레스로서 이용한다.
이상과 같이, 본 발명의 실시예 8에 따르면, 8K 리프레쉬 사이클을 모드 레지스터에 설정 가능하게 하고, 이 8K 셀프 리프레쉬 사이클이 설정된 경우에는 노멀 모드와는 달리, 선택 뱅크의 수를 반감한다. 이것에 의해, 리프레쉬 실행시의 동작 회로수가 반감되어 소비 전류를 저감할 수 있다.
또, 대각에 위치하는 메모리 어레이를 셀프 리프레쉬 모드시 선택하는 것에 의해, 전류 소비 영역이 분산되어 전류 소비의 국소 집중에 따른 회로 오동작을 방지할 수 있다.
(실시예 9)
도 46은 본 발명의 실시예 9에 따른 뱅크 어드레스 발생부의 구성을 개략적으로 도시한 도면이다. 도 46에 있어서 리프레쉬 뱅크 어드레스 발생부는 전원 전압 VDD를 받아, 상보 리프레쉬 뱅크 어드레스 RFBKD<0> 및 ZRFBKD<0>을 생성하는 AND 회로(150)와, 리프레쉬 활성화 신호 REFRAS의 비활성화에 응답하여 카운트 동작을 실행하는 뱅크 카운터(151)와, 뱅크 카운터(151)의 출력 카운트 CT를 반전하여 상보의 리프레쉬 뱅크 어드레스 신호 비트 ZRFBKD<1>을 생성하는 인버터(152)를 포함한다. 뱅크 카운터(151)의 카운트 CT가 리프레쉬 뱅크 어드레스 신호 비트 RFBKD<1>로서 이용된다.
이 도 46에 도시하는 뱅크 어드레스 발생부의 구성의 경우, 도 45에 도시하는 바와 같이 셀프 리프레쉬 모드시 및 오토 리프레쉬 모드시의 어느 것에 있어서도, 대각에 위치하는 뱅크가 동시에 선택된다. 선택 뱅크에 있어서 2개의 메모리 블럭이 선택되어 리프레쉬가 실행된다. 따라서, 오토 리프레쉬 모드시 및 셀프 리프레쉬 모드시 어느 것에 있어서도 동일 수의 메모리 블럭이 선택되어 리프레쉬가 실행되고, 셀프 리프레쉬 모드와 오토 리프레쉬 모드에서 리프레쉬 형태를 변경할 필요가 없어, 리프레쉬 제어의 구성이 간략화된다.
또한, 도 46에 도시하는 리프레쉬 뱅크 어드레스 발생부의 구성에 있어서, 뱅크 BK0∼BK3에 대한 뱅크 어드레스의 할당은 도 44에 도시하는 뱅크 어드레스의 할당이 이용된다. 도 42에 도시하는 뱅크 어드레스의 할당이 이용되는 경우에는, 도 46에 도시하는 뱅크 어드레스 발생부의 구성에 있어서 상위 비트 및 하위 비트를 교환하면 된다.
이상과 같이, 본 발명의 실시예 9에 따르면, 오토 리프레쉬 모드시 및 셀프 리프레쉬 모드시에 있어서 리프레쉬되는 뱅크의 수를 전체의 절반으로 하고 있고, 이 리프레쉬 모드시에 동작하는 회로의 수를 반감할 수 있어, 소비 전류를 저감할 수 있다. 또, 오토 리프레쉬 모드 및 셀프 리프레쉬 모드에서 리프레쉬 형태를 변경할 필요가 없어, 리프레쉬의 제어의 구성이 간략화된다.
(실시예 10)
도 47은 본 발명의 실시예 10에 따른 반도체 기억 장치의 전원 배치를 개략적으로 도시한 도면이다. 도 47에 있어서 뱅크 BK0∼BK3 각각에 대응하여 내부 전원 회로(VDC) PG0∼PG3이 마련된다. 내부 전원 회로(VDC)는 외부 전원 전압을 강압하여 내부에서 사용되는 전원 전압, 즉 주변 전원 전압 및 메모리 전원 전압을 생성한다. 이들 내부 전원 회로 PG0∼PG3은 뱅크 BK0∼BK3 각각에 대응하여 배치되는 전원선 PS0∼PS3에 결합되어, 각각 생성한 내부 전원 전압을 전달한다. 이들 내부 전원선 PSO∼PS3은 상호 결합된다.
이 뱅크 BK0∼BK3 각각에 대응하여 내부 전원 회로를 마련한다. 뱅크 동작시에 있어서 가장 가까운 내부 전원 회로(VDC)를 동작시키는 것에 의해, 고속으로 내부 전원 전압의 변동에 응답하여 전류를 공급해서 내부 전원 전압(어레이 전원 전압 및 주변 전원 전압)의 변동을 억제한다. 또, 이들 전원선 PS0∼PS3을 각각 상호 접속하는 것에 의해, 전원선의 상대적인 기생 용량이 커져, 안정하게 전원 전압을 공급할 수 있다.
도 48은 내부 전원 회로(VDC) PG0∼PG3의 구성의 일례를 도시한 도면이다. 도 48에 있어서는 1개의 내부 전원 회로(VDC) PGi의 구성을 대표적으로 도시한다. 도 48에 있어서 내부 전원 회로 PGi는 활성화시에 내부 전원선 PSi상의 내부 전원 전압 INVDD와 기준 전압 Vref를 비교하는 비교 회로(160)와, 비교 회로(160)의 출력 신호에 따라서 외부 전원 전압 EXVDD를 받는 외부 전원 노드로부터 내부 전원선 PSi로 전류를 공급하는 전류 구동 트랜지스터(162)와, 리프레쉬 활성화 신호REFRAS와 어레이 활성화 신호 RASi를 받는 OR 회로(164)와, OR 회로(164)의 출력 신호가 H레벨일 때에 도통하고 비교 회로(160)에 대한 전류 경로를 형성하여 비교 회로(160)를 활성화하는 전류원 트랜지스터(166)를 포함한다. 전류 구동 트랜지스터(162)는 P채널 MOS 트랜지스터로 구성되고, 전류원 트랜지스터(166)는 N채널 MOS 트랜지스터로 구성된다.
리프레쉬 활성화 신호 REFRAS는 모든 뱅크에 공통으로 리프레쉬 실행시 활성화되는 신호이며, 이 리프레쉬 활성화 신호 REFRAS가 활성 상태인 동안 선택 메모리 블럭에 있어서 리프레쉬가 실행된다. 즉, 이 리프레쉬 활성화 신호 REFRAS에 의해, 리프레쉬시에 있어서 워드선이 선택되는 기간이 결정된다. 한편, 어레이 활성화 신호 RASi는 뱅크 지정 신호와 외부로부터의 어레이 활성화를 지시하는 액티브 커맨드의 조합에 의해 생성되는 신호이며, 뱅크 개개에 대해 활성화된다. 즉, 통상 액세스 모드시에 있어서, 외부 어드레스 신호에 의해 지정된 뱅크에 대해서 어레이 활성화 신호 RASi가 활성화된다.
따라서, 리프레쉬 모드시에 있어서 OR 회로(164)의 출력 신호는 모든 뱅크에 있어서 H레벨로 되고, 모든 뱅크에 대해서 마련된 내부 전원 회로(VDC) PG0∼PG3이 전부 활성화되어 동작한다. 따라서, 뱅크 BK0∼BK3에 있어서 대각에 위치하는 뱅크가 선택되어 리프레쉬가 실행되는 경우에 있어서도, 안정하게 전원 전압을 공급하여 리프레쉬 동작을 실행한다.
한편, 통상 액세스 모드에 있어서 선택 뱅크에 대해서 마련된 내부 전원 회로(VDC)만을 동작시키는 것에 의해, 안정하게 선택 뱅크에 대해서 전원 전압을 공급하고, 또한 비선택 뱅크에 대해서 전원 전압 공급을 정지하는 것에 의해, 소비 전류를 저감한다.
또한, 이 도 47에 도시하는 전원 배치에 있어서 뱅크 BK0∼BK3에 있어서 전원선이 메시 형상으로 메모리 어레이상에 배치되더라도 무방하다. 또, 내부 전원 회로(VDC)가 이들 뱅크 BK0∼BK3 사이의 중앙 영역에 집중하여 배치되도록 도시되지만, 이들 내부 전원 회로(VDC)는 뱅크 BK0∼BK3 각각에 대응하여 분산되어 배치되더라도 무방하다.
또, 내부 전원 회로 PG0∼PG3은 내부 전원 전압 INVDD를 레벨 시프트하여 기준 전압 Vref와 비교하는 구성을 구비하고 있더라도 무방하다.
이상과 같이, 본 발명의 실시예 10에 따르면, 내부 전원 회로를 뱅크에 대응하여 배치하고, 리프레쉬 모드시에 있어서는 모든 내부 전원 회로를 동작시키도록 구성하고 있어, 안정하게 리프레쉬 동작을 실행할 수 있다.
또한, 통상 모드시의 오토 리프레쉬시에 있어서는, 전 뱅크에 대해서 리프레쉬가 실행되기 때문에, 이 오토 리프레쉬시에 있어서도 리프레쉬 활성화 신호 REFRAS가 활성화되기 때문에, 모든 뱅크에 대해서 배치된 내부 전원 회로(VDC) PG0∼PG3이 동작한다.
(내부 제어 신호 발생부의 구성)
도 49는 셀프 리프레쉬 모드 지시 신호 SRF를 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 49에 있어서, 셀프 리프레쉬 모드 지시 신호 발생 회로(170)는 외부로부터의 셀프 리프레쉬 엔트리 커맨드 SREF를 받아 셀프 리프레쉬 모드 지시 신호 SRF를 활성화하고, 셀프 리프레쉬 이그지트 커맨드 SRFEXT에 응답하여 셀프 리프레쉬 모드 지시 신호 SRF를 비활성화한다. 이 셀프 리프레쉬 모드 지시 신호 발생 회로(170)는 도 1의 (a), 및 (b)에 도시하는 중앙 제어 회로에 마련되고, 예를 들면 세트/리세트 플립플롭으로 구성된다. 셀프 리프레쉬 엔트리 커맨드 SREF가 인가되면, 이 셀프 리프레쉬 모드 지시 신호 SRF가 활성화되고, 셀프 리프레쉬 모드의 완료를 나타내는 셀프 리프레쉬 이그지트 커맨드 SRFEXT가 인가되면, 셀프 리프레쉬 모드 지시 신호 SRF가 비활성화된다.
이 셀프 리프레쉬 모드 지시 신호 발생 회로(170)는 도 2에 도시하는 커맨드 디코드 회로(20)에 대응한다.
도 50은 리프레쉬 활성화 신호 REFRAS를 발생하는 리프레쉬 활성화 회로(32)(도 7 참조)의 구성을 개략적으로 도시한 도면이다. 도 50에 있어서, 리프레쉬 활성화 회로(32)는 오토 리프레쉬 커맨드 AREF와 리프레쉬 요구 RREQ를 받는 OR 회로(172)와, OR 회로(172)의 출력 신호 ψref에 따라서 원샷의 펄스 신호를 리프레쉬 활성화 신호 REFRAS로서 출력하는 원샷 펄스 발생 회로(174)를 포함한다. 이 원샷 펄스 발생 회로(174)가 출력하는 리프레쉬 활성화 신호 REFRAS의 시간폭은 미리 정해져 있다.
이 원샷 펄스 발생 회로(174)는 뱅크 BK0∼BK3에 공통으로 마련되어 있더라도 무방하고, 또 뱅크 BK0∼BK3 각각에 대응하여 배치되어 있더라도 무방하다.
도 51은 뱅크 지시 신호를 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 51에 있어서 뱅크 지시 신호 발생부는 리프레쉬 뱅크 어드레스 신호 RFBKD와 외부로부터의 뱅크 어드레스 신호 EXBKD의 한쪽을 선택 신호 ψsel에 따라서 선택하는 멀티플렉서(MUX)(176)와, 멀티플렉서(176)로부터의 뱅크 어드레스 신호를 디코드하여 뱅크 지시 신호 ψBK0∼ψBK3 중의 1개를 활성화하는 뱅크디코더(178)를 포함한다. 이 뱅크 지시 신호 ψBK0∼ψBK3이 각각 뱅크 BK0∼BK3을 지정한다. 선택 신호 ψsel은 오토 리프레쉬 모드시 및 셀프 리프레쉬 모드시에 활성화되고, 활성화시에 멀티플렉서(176)에 리프레쉬 뱅크 어드레스 신호 RFBKD를 선택시킨다.
이 뱅크 디코더(178)는 도 1의 (a), 및 (b)에 도시하는 중앙 제어 회로에 배치된다.
도 52는 각 뱅크의 행 선택 동작을 활성화하는 어레이 활성화 신호를 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 52에 있어서, 어레이 활성화 회로(180)는 뱅크 지시 신호 ψBKi와 행 선택을 지시하는 로우 액티브 커맨드 RACT가 인가되면 대응하는 어레이 활성화 신호 RASi를 활성화하고, 뱅크 지정 신호 ψBKi와 행 선택 동작 완료를 나타내는 프리차지 커맨드 PRG가 인가되면, 이 어레이 활성화 신호 RASi를 비활성화한다.
이 어레이 활성화 회로(180)는 중앙의 제어 회로에 마련되고, 각각의 뱅크에 대해서 따로따로 어레이 활성화 신호 RASi가 전달되더라도 무방하다. 또 이것 대신에, 이 어레이 활성화 회로(180)는 뱅크 각각에 대응하여 마련되는 뱅크 제어 회로내에 있어서 마련되어 있더라도 무방하다. 즉, 행 활성화를 나타내는 로우 액티브 지시 신호 RACT와 행 선택 완료를 지시하는 프리차지 커맨드 PRG가 모든 뱅크에 공통으로 인가되고, 각 뱅크 제어 회로내에 있어서 뱅크 지시 신호 ψBKi에 따라서 대응하는 어레이 활성화 신호 RSi의 활성/비활성을 실행하는 구성이 이용되더라도 무방하다.
이 어레이 활성화 신호 RASi에 따라서 내부에서 행 선택 동작이 개시된다(통상 동작 모드시).
도 53은 각 뱅크 제어 회로에 있어서 마련되는 어레이 활성화 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 53에 있어서, 어레이 활성화 신호 발생부는 뱅크 지시 신호 ψBKi와 리프레쉬 활성화 신호 REFRAS를 받는 AND 회로(182)와, 어레이 활성화 신호 RASi와 AND 회로(182)의 출력 신호를 받아 어레이 활성화 신호 ROACTi를 생성하는 OR 회로(183)를 포함한다.
리프레쉬 모드시에 있어서는 리프레쉬 활성화 신호 REFRAS와 뱅크 지시 신호 ψBKi가 모두 활성 상태로 되면, AND 회로(182)의 출력 신호가 활성 상태로 되고, 대응하는 뱅크에 있어서 행 어레이 활성화 신호 ROACTi가 활성화된다.
한편, 외부 액세스가 실행되는 통상 동작 모드시에 있어서는 노멀 어레이 활성화 신호 RASi에 따라서 어레이 활성화 신호 ROACTi가 활성화된다.
뱅크 지시 신호 ψBKi는 리프레쉬 활성화 신호 REFRAS가 H레벨의 기간에 래치 상태로 된다.
또, 이 도 53에 도시하는 구성 대신에, 도 50에 도시하는 원샷 펄스 발생 회로(174)가 뱅크 제어 회로내에 마련되고, 리프레쉬 활성화 신호 REFRAS가 각 뱅크제어 회로내에서 뱅크 지시 신호 ψBKi에 따라서 생성되더라도 무방하다.
즉, 도 54에 도시하는 바와 같이, 뱅크 지시 신호 ψBKi와 리프레쉬 지시 신호 ψref를 받는 AND 회로(185)의 출력 신호에 따라서 원샷의 펄스 신호를 원샷 펄스 발생 회로(187)에 의해 생성한다. 이 원샷 펄스 발생 회로(187)로부터 뱅크에 대한 리프레쉬 활성화 신호 REFRASi가 생성된다. 그의 대응하는 뱅크에 대한 어레이 활성화 신호 ROACTi는 뱅크 리프레쉬 활성화 신호 REFRASi와 노멀 어레이 활성화 신호 RASi를 받는 OR 회로(189)에 의해 생성된다.
이 도 54에 도시하는 구성이 각 뱅크에 대응하여 마련되는 뱅크 제어 회로내에 배치된다. 이 도 54에 도시하는 구성을 이용하더라도, 각 뱅크내에서 뱅크 지정 신호 ψBKi에 따라서 리프레쉬 동작을 선택적으로 실행할 수 있다.
도 55는 메모리 블럭의 구성을 도시한 도면이다. 도 55에 있어서는 메모리 블럭 MBa의 1열의 메모리 셀에 대응하는 부분의 구성을 개략적으로 도시한 도면이다. 도 55에 있어서 메모리 블럭 MBj는 행렬 형상으로 배열되는 메모리 셀 MC를 포함한다. 메모리 셀 MC의 각 열에 대응하여 비트선 BL 및 ZBL의 쌍이 배치되고, 또 메모리 셀의 각 행에 대응하여 서브워드선 SWL이 배치된다. 도 55에 있어서, 서브워드선 SWL과 비트선 BL2의 교차부에 대응하여 배치되는 메모리 셀 MC를 대표적으로 도시한다.
메모리 셀 MC는 정보를 기억하는 캐패시터 MQ와, 서브워드선 SWL상의 신호 전위에 응답하여 메모리 캐패시터 MQ를 비트선 BL에 결합하는 액세스 트랜지스터 MT를 포함한다. 액세스 트랜지스터 MT는 N채널 MOS 트랜지스터로 구성된다.
비트선 BL 및 ZBL에 대해서 비트선 이퀄라이즈 지시 신호 BLEQj의 활성화시에 이들 비트선 BL 및 ZBL을 소정 전압 Vb1 레벨로 프리차지하고 또한 이퀄라이즈하는 비트선 프리차지/이퀄라이즈 회로 BPE와, 비트선 분리 지시 신호 BLIj에 따라서 비트선 BL 및 ZBL을 공통 비트선 CBL 및 ZCBL에 결합하는 비트선 분리 게이트 BIG가 마련된다.
비트선 프리차지/이퀄라이즈 회로 BPE는 비트선 이퀄라이즈 지시 신호 BLEQj의 H레벨시에 도통하고, 비트선 BL 및 ZBL로 프리차지 전압 Vb1을 전달하는 N채널 MOS 트랜지스터 T1 및 T2와, 비트선 이퀄라이즈 지시 신호 BLEQj의 H레벨에 응답하여 도통하며, 비트선 BL 및 ZBL을 전기적으로 단락하는 N채널 MOS 트랜지스터 T3을 포함한다.
비트선 분리 게이트 BIG는 비트선 분리 지시 신호 BLIj가 H레벨일 때에, 비트선 BL 및 ZBL을 쇼트 비트선 CBL 및 ZCBL에 접속하는 N채널 MOS 트랜지스터 T4 및 T5를 포함한다.
공통 비트선 CBL 및 ZCBL은 도시하지 않은 인접 메모리 블럭 MB(j+1)의 비트선에 비트선 분리 게이트(도시하지 않음)를 거쳐서 결합된다. 공통 비트선 CBL 및 ZCBL에 센스 앰프 활성화 신호 SPN에 응답하여 활성화되고 공통 비트선 CBL 및 ZCBL의 전위를 차동 증폭하고 또한 래치하는 센스 앰프 SA가 마련된다.
메모리 블럭 MBj가 선택되었을 때에는 비트선 이퀄라이즈 지시 신호 BLEQj가 비활성 상태로 되고, 비트선 프리차지/이퀄라이즈 회로 BPE가 비활성화되고, 비트선 BL 및 ZBL이 프리차지 전압 Vb1 레벨에서 플로팅 상태로 된다. 다음에, 서브워드선 SWL이 선택 상태로 구동되고, 액세스 트랜지스터 MT가 도통하고, 비트선 BL로 메모리 캐패시터 MQ에 저장된 전하가 전달된다. 비트선 분리 게이트 BIG는 도통 상태에 있고, 비트선 BL 및 ZBL이 공통 비트선 CBL 및 ZCBL에 결합되어 있다. 이 비트선 BL상에 판독된 메모리 셀 MC의 기억 데이터가 공통 비트선 CBL에 전달되면, 센스 앰프 활성화 신호 SPN이 활성화되고, 센스 앰프 SA가 공통 비트선 CBL 및 ZCBL의 전압을 차동 증폭한다.
또, 비트선 ZBL에는 메모리 셀이 접속되어 있지 않기 때문에, 비트선 ZBL 및 공통 비트선 ZCBL은 프리차지 전압 Vbl 레벨을 유지하고 있다.
이 센스 앰프 SA에 의한 센스 동작이 완료한 후, 열 선택 동작이 실행되고 선택 메모리 셀에 대한 데이터의 기입/판독이 실행된다.
도 56은 1개의 뱅크에 있어서의 2개의 메모리 블럭 MBj 및 MBj+1에 관련된 부분의 구성을 개략적으로 도시한 도면이다. 도 56에 있어서, 메모리 블럭 MBj와 센스 앰프대 SABj의 사이에 비트선 이퀄라이즈 회로 BEKj 및 비트선 분리 회로 BIKj가 마련된다. 비트선 이퀄라이즈 회로 BEKj는 도 55에 도시하는 비트선 프리차지/이퀄라이즈 회로 BPE를 포함하고, 비트선 분리 회로 BIKj는 도 55에 도시하는 비트선 분리 게이트 BIG를 포함한다. 센스 앰프대 SABj는 도 55에 도시하는 센스 앰프 SA를 포함한다. 이 센스 앰프대 SABj에 있어서는 1열 걸러서 센스 앰프 SA가 배치된다. 따라서, 비트선 이퀄라이즈 회로 BEKj에 있어서도 1열 걸러서 비트선 프리차지/이퀄라이즈 회로 BPE가 배치되고, 비트선 분리 회로 BEKj에 있어서도 1열 걸러서 비트선 분리 게이트 BIG가 배치된다. 즉, 이 교대 배치형 공유 센스 앰프구성이 이용된다.
센스 앰프대 SABj와 메모리 블럭 MBj+1 사이에 비트선 분리 회로 BIKj+1 및 비트선 이퀄라이즈 회로 BEKj+1이 배치된다. 비트선 분리 회로 BIKj+1에 있어서는 메모리 블럭 MBj+1의 비트선쌍과 센스 앰프대 SABj의 센스 앰프를 분리하기 위한 비트선 분리 게이트가 배치된다. 비트선 이퀄라이즈 회로 BEKj+1에 있어서는 메모리 블럭 MBj+1의 비트선쌍을 프리차지하고 또한 이퀄라이즈하기 위한 비트선 프리차지/이퀄라이즈 회로가 배치된다.
이들 비트선 주변 회로를 메모리 블럭 단위로 제어하기 위해서 국부 로우 제어 회로가 각 센스 앰프대에 대응하여 배치된다.
이 국부 로우 제어 회로는 어레이 활성화 신호 ROACTi와 메모리 블럭 지정 신호 ψBSj를 받아 비트선 이퀄라이즈 지시 신호 BLEQj를 생성하여 비트선 이퀄라이즈 회로 BEKj에 인가하는 NAND 회로(200)와, 어레이 활성화 신호 ROACTi와 메모리 블럭 지정 신호 BSj+1을 받아 비트선 분리 지시 신호 BLIj를 생성하여 비트선 분리 회로 BIKj에 인가하는 NAND 회로(201)와, 메모리 블럭 지정 신호 ψBSj+1을 받는 OR 회로(202)와, OR 회로(202)의 출력 신호와 메인 센스 앰프 활성화 신호 SPNi를 받아 센스 앰프 활성화 신호 SPN을 생성하여 센스 앰프대 SABj에 인가하는 AND 회로(203)와, 메모리 블럭 지정 신호 ψBSj와 어레이 활성화 신호 ROACTi를 받아 비트선 분리 지시 신호 BLIj+1을 생성하여 비트선 분리 회로 BIKj+1에 인가하는 NAND 회로(204)와, 메모리 블럭 지정 신호 ψBSj+1과 어레이 활성화 신호 ROACTi를 받아 비트선 이퀄라이즈 지시 신호 BLEQj+1을 생성하여 비트선 이퀄라이즈 회로BEKj+1에 인가하는 NAND 회로(205)를 포함한다.
AND 회로(200, 201, 204, 205)는 각각 레벨 변환 기능을 갖고, 주변 전원 전압 레벨의 진폭의 신호를 고전압 레벨의 진폭의 신호로 변환한다. 비트선 분리 게이트 BIG에 있어서의 임계값 전압 손실의 발생을 방지하면서 저저항으로 센스 앰프 회로와 대응하는 비트선 BL 및 ZBL을 접속한다. 또, 비트선 프리차지/이퀄라이즈 회로에 있어서도 프리차지 및 이퀄라이즈용의 MOS 트랜지스터의 저항값을 작게 하여, 고속으로 비트선 BL 및 ZBL을 중간 전압 레벨로 구동한다.
메모리 블럭 지정 신호 ψBSj는 메모리 블럭 MBj가 지정된 것을 나타내고, 메모리 블럭 지정 신호 ψBSj+1은 메모리 블럭 MBj+1이 선택된 것을 나타낸다.
이 도 56에 도시하는 국부 로우 제어 회로의 구성에 있어서, 대기(스탠바이) 상태시에 있어서는 어레이 활성화 신호 ROACTi는 L레벨이며, 비트선 이퀄라이즈 지시 신호 BLEQj 및 BLEQj+1과 비트선 분리 지시 신호 BLIj 및 BLIj+1은 고전압 레벨의 H레벨로 된다. 따라서, 도 55에 도시하는 비트선 프리차지/이퀄라이즈 회로 BPE에 의해 메모리 블럭 MBj 및 MBj+1의 각 열은 프리차지 전압 Vbl 레벨로 프리차지되고 또한 이퀄라이즈된다. 또, 비트선 분리 회로 BIKj 및 BIKj+1에 있어서는 비트선 분리 게이트 BIG가 도통 상태에 있고, 메모리 블럭 MBj 및 MBj+1의 각 비트선은 센스 앰프대 SABj+1의 대응하는 센스 앰프에 결합된다.
어레이 활성화 신호 ROACTi가 활성 상태로 되면, NAND 회로(200, 201, 204, 205)가 인버터로서 동작한다. 메모리 블럭 MBj가 선택된 경우에는 메모리 블럭 지정 신호 ψBSj가 H레벨로 되고, 한편 메모리 블럭 지정 신호 ψBSj+1은 L레벨을 유지한다. 따라서, NAND 회로(200)로부터의 비트선 이퀄라이즈 지시 신호 BLEQj가 L레벨로 되고, 비트선 이퀄라이즈 회로 BEKj에 의한 메모리 블럭 MBj의 비트선의 프리차지/이퀄라이즈 동작이 정지한다. 한편, 비트선 분리 지시 신호 BLIj는 메모리 블럭 지정 신호 ψBSj+1이 L레벨로 되기 때문에, 고전압 레벨의 H레벨을 유지하며 비트선 분리 회로 BIKj는 도통 상태에 있다.
비트선 분리 회로 BIKj+1에 대해서는 비트선 분리 지시 신호 BLIj+1이 메모리 블럭 지정 신호 ψBSj가 H레벨이기 때문에 L레벨로 되고, 이 비트선 분리 회로 BIKj+1은 비도통 상태로 되며, 센스 앰프대 SABj와 메모리 블럭 MBj+1은 분리된다. 또, NAND 회로(205)로부터의 비트선 이퀄라이즈 지시 신호 BLEQj+1이 H레벨을 유지하기 때문에, 메모리 블럭 MBj+1에 있어서는 비트선 이퀄라이즈 회로 BEKj+1에 의한 비트선 프리차지/이퀄라이즈 동작이 실행된다.
소정 시간이 경과하면, 메인 센스 앰프 활성화 신호 SPNi가 활성 상태(H레벨)로 되고, 따라서 AND 회로(203)로부터의 센스 앰프 활성화 신호 SPN이 H레벨로 되며, 센스 앰프대 SABj에 포함되는 센스 앰프 SA에 의한 센스 동작이 개시된다. 여기서, 센스 앰프 SA는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 갖고 있고, 센스 앰프 활성화 신호 SPN은, P채널 MOS 트랜지스터로 구성되는 P센스 앰프를 구동하는 P센스 앰프 활성화 신호와 N채널 MOS 트랜지스터로 구성되는 N 센스 앰프를 활성화하는 N 센스 앰프 활성화 신호를 포함한다. 이들은 활성화시 및 비활성화시에 있어서 논리 레벨은 반대이다. 이들은 국부 로우 제어 회로에 있어서 따로따로 생성되지만, 도 56에 있어서는 1개의 센스 앰프 활성화 신호 SPN을 나타낸다.이 도 56에 도시하는 센스 앰프 활성화 신호 SPN이 N 센스 앰프 활성화 신호에 대응하고, 이 센스 앰프 활성화 신호 SPN의 반전 신호에 의해 P 센스 앰프 활성화 신호가 대응한다.
메모리 블럭 MBj 및 MBj+1이 모두 비선택 상태일 때에는 메모리 블럭 지정 신호 ψBSj 및 ψBSj+1이 모두 L레벨이기 때문에, 대기 상태시와 마찬가지로 메모리 블럭 MBj 및 MBj+1은 각각 비트선 분리 회로 BIKj 및 BIKj+1을 거쳐서 센스 앰프대 SABj에 결합된다. 또, 비트선 이퀄라이즈 회로 BEKj 및 BEKj+1은 활성 상태에 있고, 메모리 블럭 MBj 및 MBj+1의 비트선에 대한 프리차지/이퀄라이즈 동작은 계속된다.
도 57은 도 56에 도시하는 메인 센스 앰프 활성화 신호 SPNi를 발생하는 부분의 구성을 개략적으로 도시한 도면이다. 도 57에 있어서 센스 앰프 활성화 신호 발생부는 어레이 활성화 신호 ROACTi의 상승을 소정 시간 지연시키는 상승 지연 회로(210)를 포함한다. 이 상승 지연 회로(210)에 의해 센스 앰프 활성화 신호 SPNi가 생성되고, 대응하는 뱅크 BKi의 메모리 블럭에 대해서 공통으로 이 메인 센스 앰프 활성화 신호 SPNi가 전달된다.
도 58은 각 뱅크의 어드레스 발생부의 구성을 개략적으로 도시한 도면이다. 뱅크 각각에 대해서는 리프레쉬 어드레스 발생 회로(34) 및 어드레스 입력 버퍼 회로(15)로부터의 내부 어드레스 신호의 한쪽이 멀티플렉서(MUX)(215)에 의해 선택되어 인가된다. 도 58에 있어서는 1개의 뱅크의 어드레스 발생부의 구성을 대표적으로 도시한다. 도 58에 있어서, 어드레스 발생부는 로우 어드레스 인에이블 신호RADEi에 따라서 멀티플렉서(215)로부터 인가된 워드선 어드레스를 래치하는 워드선 어드레스 래치(220)와, 이 워드선 어드레스 래치(220)에 의해 래치된 어드레스 신호를 프리디코드하여, 로우 프리 디코드 신호 X를 생성하는 로우 프리 디코더(222)와, 블럭 어드레스 래치 인에이블 신호 RADEBSi에 따라서 멀티플렉서(215)로부터 인가되는 내부 블럭 어드레스를 래치하는 블럭 어드레스 래치(224)와, 블럭 어드레스 래치(224)에 래치된 블럭 어드레스 신호를 디코드하여, 블럭 지정 신호 ψBS를 생성하는 블럭 디코더(226)를 포함한다.
이 워드선 어드레스 래치(220) 및 블럭 어드레스 래치(224)를 뱅크 각각에 대해서 마련하는 것에 의해, 각 뱅크에 있어서 서로 독립적으로 어드레스 지정을 실행할 수 있다.
도 59는 이 도 58에 도시하는 로우 어드레스 래치 인에이블 신호 RADEi 및 RADEBSi를 발생하는 로우 어드레스 제어부의 구성을 개략적으로 도시한 도면이다. 이 도 59에 도시하는 구성도, 각 뱅크마다 뱅크 제어 회로내에 있어서 배치된다. 도 59에 있어서 어드레스 제어 회로는 어레이 활성화 신호 ROACTi에 응답하여 로우 어드레스 인에이블 신호 RADEi를 생성하는 어드레스 래치 제어 회로(230)와, 어드레스 인에이블 신호 RADEi와 셀프 리프레쉬 모드 지시 신호 SRF와 특정 리프레쉬 어드레스 카운터 비트 RQ<k>(워드선 어드레스 신호 비트 WAD<k>)에 따라서 블럭 어드레스 인에이블 신호 RADEBSi를 생성하는 블럭 어드레스 제어 회로(232)를 포함한다.
이 로우 어드레스 인에이블 신호 RADEi는 어드레스 래치의 구성에 따라 적당한 형태로 생성된다. 즉, 어레이 활성화 신호 ROACTi의 활성화에 응답하여 원샷의 펄스 형태로 생성되고, 그 동안에 어드레스 래치 회로가 인가된 신호를 페치하고, 다음에 래치 상태로 되는 워드선 어드레스 래치의 구성이 이용되더라도 무방하다. 또, 어레이 활성화 신호 ROACTi가 비활성 상태일 때에는 로우 어드레스 인에이블 신호 RADEi도 비활성 상태에 있고, 어드레스 래치는 스루(through) 상태에 있으며 또한 어레이 활성화 신호 ROACTi의 활성화에 응답하여 래치 상태로 되고, 스루 상태시에 페치하고 있던 어드레스 신호를 래치하는 구성이 이용되더라도 무방하다.
블럭 어드레스 제어 회로(232)는 셀프 리프레쉬 모드시에 있어서는, 블럭 어드레스 인에이블 신호 RADEBSi를 복수의 리프레쉬 사이클에 걸쳐 래치 상태로 설정한다. 복수의 리프레쉬 사이클이 완료하면, 일단 이 블럭 어드레스 인에이블 신호 RADEBSi를 리세트 상태로 설정한다. 따라서, 셀프 리프레쉬 모드시에 복수의 리프레쉬 사이클에 걸쳐 블럭 어드레스 래치(224)는 래치 상태로 되며, 블럭 어드레스는 변화하지 않는다. 이 때, 블럭 디코더(226)도 리세트되지 않고, 선택 블럭 지정 신호는 그 복수 사이클에 걸쳐 선택 상태로 유지된다.
도 60은 도 59에 도시하는 블럭 어드레스 제어 회로(232)의 구성의 일례를 도시한 도면이다. 도 60에 있어서, 블럭 어드레스 제어 회로(232)는 셀프 리프레쉬 모드 지시 신호 SRF와 어레이 활성화 신호 ROACTi를 받는 AND 회로(240)와, AND 회로(240)의 출력 신호의 상승에 응답하여 세트되는 세트/리세트 플립플롭(241)과, 셀프 리프레쉬 모드 지시 신호 SRF와 세트/리세트 플립플롭(241)의 출력 Q로부터의 출력 신호를 받는 AND 회로(242)와, AND 회로(242)의 출력 신호와 로우 어드레스인에이블 신호 RADEi를 받아 블럭 어드레스 인에이블 신호 RADEBSi를 생성하는 OR 회로(243)와, 리프레쉬 어드레스 카운터의 워드선 어드레스의 특정 비트 WAD<k>의 변화를 검출하는 변화 검출 회로(244)와, 이 변화 검출 회로(244)의 출력 신호 ψATD에 응답하여 세트되고 또한 AND 회로(240)로부터의 출력 신호의 상승에 응답하여 리세트되는 플립플롭(245)과, 플립플롭(245)의 출력 Q로부터의 신호 ψRSTF와 AND 회로(240)의 출력 신호에 응답하여 세트/리세트 플립플롭(241)을 리세트하는 리세트 신호 ψRST를 생성하는 게이트 회로(246)를 포함한다.
이 게이트 회로(246)는 AND 회로(240)의 출력 신호가 L레벨이며, 또한 플립플롭(245)의 출력 신호 ψRSTF가 H레벨일 때에 그의 출력 신호 ψRST를 H레벨로 상승시킨다. 세트/리세트 플립플롭(241)은 이 리세트 신호 ψRST의 상승에 응답하여 리세트된다.
다음에, 이 도 60에 도시하는 블럭 어드레스 제어 회로(232)의 동작을 도 61에 도시한 타이밍도를 참조하여 설명한다.
셀프 리프레쉬 모드시에 있어서는 셀프 리프레쉬 모드 지시 신호 SRF는 H레벨로 유지된다. 리프레쉬 요구 RREQ가 발생되면, 이 리프레쉬 요구 RREQ에 따라서 리프레쉬 어레이 활성화 신호 RRAS(REFRAS)가 생성되고, 따라서 어레이 활성화 신호 ROACTi가 소정 기간 H레벨로 된다. 이 어레이 활성화 신호 ROACTi의 활성화에 응답하여, 로우 어드레스 인에이블 신호 RADEi가 활성화되고 로우 어드레스의 래치가 실행된다. 한편, 블럭 어드레스 제어 회로(232)에 있어서는, 이 어레이 활성화 신호 ROACTi의 상승에 응답하여 세트/리세트 플립플롭(241)이 세트되고, 따라서 블럭 어드레스 인에이블 신호 RADEBSi가 H레벨로 상승한다.
다음의 사이클에서 특정 워드선 어드레스 WAD<k>가 리프레쉬 주기 RREQ에 따라서 변화된 경우, 변화 검출 회로(244)에 의해 변화 검출 신호 ψATD가 형성되고 세트/리세트 플립플롭(245)이 세트된다. 이 때, 어레이 활성화 신호 ROACTi는 H레벨이며, 리세트 신호 ψRST는 생성되지 않고, 어레이 활성화 신호 ROACTi에 따라서 로우 어드레스 인에이블 신호 RADE<i>가 다시 활성화된다. 한편, 블럭 어드레스 인에이블 신호 RADEBSi는 활성 상태를 유지하고 있으며, 도 58에 도시하는 블럭 어드레스 래치(224)는 래치 상태에 있다. 이 상태에 있어서, 블럭 디코더(226)도 리세트되지 않고, 블럭 지정 신호 ψBSj도 모두 H레벨의 활성 상태를 유지한다.
이 어레이 활성화 신호 ROACTi가 비활성화되면 리세트 신호 ψRST가 H레벨로 되고, 세트/리세트 플립플롭(241)이 리세트되고, 블럭 어드레스 인에이블 신호 RADEBSi가 L레벨로 리세트된다. 따라서, 블럭 지정 신호 ψBSj도 비선택 상태로 구동된다.
다시, 리프레쉬 요구 RREQ에 따라서 어레이 활성화 신호 ROACTi가 H레벨로 상승하면, 로우 어드레스 인에이블 신호 RADEi 및 블럭 어드레스 인에이블 신호 RADEBSi가 모두 활성 상태로 구동된다. 어레이 활성화 신호 ROACTi가 비활성화되면, 로우 어드레스 인에이블 신호 RADEi가 비활성화되고, 도 58에 도시하는 워드선 어드레스 래치(220)는 리세트 상태로 되며, 또한 로우 프리디코더(222)도 리세트 상태로 된다. 한편, 블럭 어드레스 인에이블 신호 RADEBSi는 리프레쉬 워드선 어드레스 비트 WAD<k>가 변화하지 않기 때문에 세트 상태를 유지한다. 여기서, 블럭어드레스 인에이블 신호 RADEBSi의 리세트시에 또 세트/리세트 플립플롭(24)이 리세트되고 있다.
리프레쉬 요구 RREQ가 반복하여 발행되어, 리프레쉬 워드선 어드레스 비트 WAD<k>가 변화되면, 따라서 변화 검출 회로(244)로부터의 변화 검출 신호 ψATD가 발생되고 세트/리세트 플립플롭(245)이 세트된다. 이 어레이 활성화 신호 ROACTi가 비활성화되면 게이트 회로(246)로부터의 리세트 신호 ψRST가 활성화되고, 따라서 세트/리세트 플립플롭(241)이 리세트되고, 블럭 어드레스 인에이블 신호 RADEBSi도 리세트된다. 따라서, 블럭 지정 신호 ψBSj도 비활성된다. 이후, 셀프 리프레쉬 모드가 설정되어 있는 동안, 이 특정 리프레쉬 워드선 어드레스 비트 WAD<k>의 변화에 따라서, 리프레쉬 사이클 완료 후, 블럭 어드레스 인에이블 신호 RADEBSi가 리세트되고, 메모리 블럭 지정 신호 ψBSj도 리세트된다.
리프레쉬 요구 RREQ가 반복하여 발행되어, 리프레쉬 워드선 어드레스 비트 WAD<k>가 변화되면, 따라서 변화 검출 회로(244)로부터의 변화 검출 신호 ψATD가 발생되고 세트/리세트 플립플롭(245)이 세트된다. 이 어레이 활성화 신호 ROACTi가 비활성화되면 게이트 회로(246)로부터의 리세트 신호 ψRST가 활성화되고, 따라서 세트/리세트 플립플롭(241)이 리세트되고, 블럭 어드레스 인에이블 신호 RADEBSi도 리세트된다. 따라서, 블럭 지정 신호 ψBSj도 비활성된다. 이후, 셀프 리프레쉬 모드가 설정되어 있는 동안, 이 특정 리프레쉬 어드레스 신호 비트 WAD<k>의 변화에 따라서 리프레쉬 사이클 완료 후, 블럭 어드레스 인에이블 신호 RADEBSi가 리세트되고 메모리 블럭 지정 신호 ψBSj도 리세트된다.
또한, 이 셀프 리프레쉬 모드시에 있어서, 1개의 메모리 블럭에 대해서 리프레쉬가 반복하여 실행되는 경우, 소정수의 워드선이 선택되어 리프레쉬가 실행될 때까지 이 선택 블럭에 대한 블럭 지정 신호 ψBSj는 선택 상태를 유지한다. 따라서, 블럭 지정 신호 ψBS에 관련된 부분의 회로 동작 회수를 저감할 수 있어, 소비 전류를 저감할 수 있다.
또한, 1개의 메모리 블럭에 대한 리프레쉬가 완료하여, 다른 메모리 블럭에 대한 리프레쉬를 실행하는 경우, 리프레쉬 어드레스 카운터의 워드선 어드레스의 비트값이 전부 초기값으로 갱신되기 때문에, 특정 워드선 어드레스 비트 WAD<k>를 이용하더라도, 이 메모리 블럭 변경시의 리프레쉬 어드레스의 변화를 검출할 수 있다. 즉, 특정 워드선 어드레스 비트 WAD<k>는 “1”에 있고, 메모리 블럭 갱신시에 있어서 “0”으로 변화된다. 따라서, 확실하게 이 다른 메모리 블럭에 대한 리프레쉬 실행시에 있어서는, 블럭 어드레스 디코드 인에이블 신호 RADEBSi를 일단 리세트 상태로 하고, 다음의 메모리 블럭에 대한 블럭 지정 신호를 활성화할 수 있다.
이상과 같이, 본 발명의 실시예 10에 따르면, 셀프 리프레쉬 모드시, 복수의 리프레쉬 사이클에 걸쳐 메모리 블럭을 특정하는 블럭 어드레스를 유지하도록 구성하고 있고, 셀프 리프레쉬 모드시에 있어서 메모리 블럭 지정 신호를 발생하는 부분의 동작 회수를 저감할 수 있으며, 따라서 소비 전류를 저감할 수 있다.
(실시예 11)
도 62는 본 발명의 실시예 11에 따른 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 이 도 62에 도시하는 구성은 이하의 점에 있어서 도 56에 도시하는 구성과 다르다. 즉, 비트선 분리 회로 BIKj에 대한 비트선 분리 지시 신호 BLIj를 생성하는 NAND 회로(250)가 블럭 어드레스 인에이블 신호 RDEBSi와 메모리 블럭 지정 신호 ψBSj+1을 받는다. 여기서, 비트선 분리 회로 BIKj+1에 대한 비트선 분리 지시 신호 BLIj+1을 생성하는 NAND 회로(252)가 블럭 어드레스 인에이블 신호 RADEBSi와 메모리 블럭 지정 신호 ψBSj를 받는다. 도 62에 도시하는 구성의 다른 구성은 도 56에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고 그 상세 설명은 생략한다.
블럭 어드레스 인에이블 신호 RADEBSi는 도 60에 도시하는 OR 회로(243)로부터 생성된다. 따라서, 셀프 리프레쉬 모드시에 있어서는, 이 로우 어드레스 인에이블 신호 RADEBSi는 복수의 리프레쉬 사이클에 걸쳐 활성 상태(H레벨)로 유지된다. 따라서, 비트선 분리 회로 BIKj 및 BIKj+1은 복수의 리프레쉬 사이클에 걸쳐 도통/비도통 상태를 유지하고 있으며, 이 비트선 분리 지시 신호 BLIj 및 BLIj+1을 생성하는 NAND 회로(250, 252)의 소비 전류를 저감할 수 있다. 특히, 이들 NAND 회로(250, 252)는 레벨 변환 기능을 갖고 있고, 통상의 전원 전압보다 높은 승압 전압을 이용하고 있으며, 이들 비트선 분리 지시 신호 BLIj 및 BLIj+1의 충방전 회수를 저감하는 것에 의해, 통상의 전원 전압을 이용하는 회로의 동작에 비해 보다 소비 전류를 저감할 수 있다.
이상과 같이, 본 발명의 실시예 11에 따르면, 셀프 리프레쉬 모드시, 비트선 분리 지시 신호의 상태를 복수의 리프레쉬 사이클에 걸쳐 유지하고 있어, 셀프 리프레쉬 모드시의 소비 전류를 저감할 수 있다.
또한, NAND 회로(250, 252)는 어레이 활성화 신호 ROACTi와 도 60에 도시하는 AND 회로(242)의 출력 신호의 OR을 취한 신호가 인가되더라도 무방하다. 통상 동작 모드시에 있어서는, 어레이 활성화 신호 ROACTi에 따라서 비트선 분리 지시 신호 BLIj 및 BLIj+1을 활성/비활성화하고, 셀프 리프레쉬 모드시에 있어서는, 로우 블럭 어드레스 인에이블 신호 RADEBSi에 따라서 비트선 분리 지시 신호 BLIj 및 BLIj+1을 제어한다.
(실시예 12)
도 63은 본 발명의 실시예 12에 따른 메모리 블럭 MBj의 구성의 일례를 도시한 도면이다. 도 63에 있어서, 메모리 블럭 MBj는 복수의 메모리 서브어레이 MSA0∼MSAs로 분할된다. 메모리 서브어레이 MSA0∼MSAs 각각에 있어서는 메모리 셀이 행렬 형상으로 배열된다. 메모리 서브어레이 MSA0∼MSAs 각각에 있어서, 메모리 셀의 행 각각에 대응하여 서브워드선 SWL이 배치된다. 서브워드선 SWL에는 대응하는 행의 메모리 셀이 접속된다.
메모리 서브어레이 MSA0∼MSAs에 공통으로 메인 로우 디코더(260)로부터의 메인 워드선 선택 신호를 전달하는 메인 워드선 ZMWL이 배치된다. 이 메인 워드선 ZMWL은 단지 메인 워드선 선택 신호를 전달할 뿐이며, 메모리 셀은 메인 워드선에는 접속되지 않는다. 메인 로우 디코더(260)는 블럭 지정 신호 ψBSj의 활성화시에 활성화되고, 인가된 프리디코드 신호를 디코드하여 어드레스 지정된 행에 대응하는 메인 워드선을 선택 상태(L레벨)로 구동한다.
메모리 서브어레이 MSA0∼MSAs 사이의 영역 및 메모리 서브어레이 MSA0 및 MSAs의 외측 영역에 서브워드 드라이버대 SWB0∼SWBs+1이 배치된다. 이들 서브워드 드라이버대 SWB0∼SWBs+1의 영역에는 서브워드 드라이버 SWD가 배치된다. 메모리 서브어레이 MSA0∼MSAs 각각에 있어서, 소정수의 서브워드선 SWL이 1개의 메인 워드선 ZMWL에 대해서 배치된다. 이 1개의 메인 워드선에 대응하여 배치되는 서브워드선의 세트중에서 1개의 서브워드선을 지정하기 위해서 서브디코더(262)가 마련된다.
서브디코더(262)는 센스 앰프대에 대응하여 배치되고, 서브디코드 퍼스트 신호 SDF를 생성하여 이 메모리 블럭 MBj의 메모리 서브어레이 MSA0∼MSAs에 대해서 공통으로 서브디코드 퍼스트 신호 SDF를 전달한다.
서브워드 드라이버대 SWB0∼SWBs+1에 대응하여 이 서브디코드 퍼스트 신호 SDF로부터 상보의 서브디코드 신호 SD 및 ZSD를 생성하는 드라이버 DR이 배치된다.
서브워드 드라이버 SWD는 대응하는 드라이버 DR로부터 전달되는 서브디코드 신호 SD 및 ZSD와 대응하는 메인 워드선 ZMWL상의 신호에 따라서 대응하는 서브워드선 SWL을 선택 상태(H레벨)로 구동한다. 이 서브디코더(262)도 메모리 블럭 지정 신호 ψBSj의 활성화시에 활성화되고, 인가된 프리디코드 신호에 따라서 서브디코드 퍼스트 신호 SDF를 생성한다.
도 64는 서브워드 드라이버대의 구성의 일례를 도시한 도면이다. 도 64에 있어서 메인 로우 디코더(260)는 프리디코드 신호 X<m:4>를 디코드하고, 메인 워드선 ZMWL 상으로 메인 워드선 선택 신호를 전달한다. 이 메인 로우 디코더(260)에는 워드선 구동 타이밍 신호 RXT가 또 인가된다. 이 워드선 구동 타이밍 신호 RXT에 의해 선택 메인 워드선의 활성화 타이밍이 결정된다.
도 64에 있어서 1개의 메인 워드선 ZMWL에 대해서 4개의 서브워드선 SWL0∼SWL3이 배치된다. 이들 서브워드선 SWL0∼SWL3 각각에 대응하여 서브워드 드라이버 SWD0∼SWD3이 배치된다.
서브디코더(262)는 2비트의 워드선 어드레스를 프리디코드하여 생성되는 프리디코드 신호 X<3:0>을 워드선 구동 타이밍 신호에 따라서 레벨 변환하여 4비트의 서브디코드 퍼스트 신호 SDF<3:0>을 생성한다. 서브워드 드라이버대 SWD에 대해서 마련되는 드라이버 DR은 이 서브디코더(262)로부터 전달되는 고전압 레벨의 서브디코드 퍼스트 신호 SDF<3:0>으로부터 상보의 서브디코드 신호 SD<3:0> 및 ZSD<3:0>을 생성한다. 이들 4비트의 서브디코드 신호 SD<3:0>은 서브워드 드라이버 SWD0∼SWD3 각각에 인가되고, 또 상보의 서브디코드 신호 ZSD<3:0>도 서브워드 드라이버 SWD0∼SWD3 각각에 인가된다.
서브디코드 퍼스트 신호 ZSDF<3:0>의 1개가 선택 상태에 있고, 서브워드선 SWL0∼SWL3중의 1개의 서브워드선이 지정된다.
도 65는 도 60에 도시하는 서브디코더(262), 드라이버 DR 및 서브워드 드라이버 SWD의 구성의 일례를 도시한 도면이다. 도 65에 있어서, 서브디코더(262)는어레이 활성화 신호 ROACTi와 메모리 블럭 지정 신호 BSj를 받는 AND 회로(270)와, 메모리 블럭 지정 신호 ψBSj와 워드선 구동 타이밍 신호 RXT를 받는 AND 회로(271)와, AND 회로(270)의 출력 신호 ZRST에 따라서 내부 노드(279)를 고전원 노드에 결합하는 P채널 MOS 트랜지스터(272)와, 노드(279)와 접지 노드 사이에 직렬로 접속되고 각각의 게이트에 프리디코드 신호 X(X<3:0>의 1개)와 AND 회로(271)의 출력 신호를 받는 N채널 MOS 트랜지스터(273, 274)와, 내부 노드(279)상의 신호를 반전하여 서브디코드 퍼스트 신호 SDF를 생성하는 인버터(276)와, 인버터(276)의 출력 신호가 L레벨일 때 도통하고 내부 노드(279)를 고전압 VPP 레벨로 유지하는 P채널 MOS 트랜지스터(275)를 포함한다. 인버터(276)는 고전압 VPP를 한쪽 동작 전원 전압으로서 받아 동작한다.
이 도 65에 도시하는 서브디코더(262)의 구성에 있어서, 메모리 블럭 지정 신호 ψBSj는 상기한 도 60∼도 63을 참조하여 설명한 메모리 블럭 지정 신호와 동일하며, 셀프 리프레쉬 모드시에 복수의 리프레쉬 사이클에 걸쳐 선택 상태로 유지된다. 한편, 어레이 활성화 신호 ROACTi는 각 리프레쉬 사이클마다 비활성화되고, 또 워드선 구동 타이밍 신호 RXT도 어레이 활성화 신호 ROACTi에 따라서 활성/비활성화된다. 즉, 어레이 활성화 신호 ROACTi가 L레벨의 대기 상태시에 있어서는, AND 회로(270)의 출력 신호 ZRST는 L레벨이며, 내부 노드(279)는 고전압 VPP 레벨로 프리차지된다.
워드선 선택 동작이 시작될 때에는 어레이 활성화 신호 ROACTi와 메모리 블럭 지정 신호 ψBSj에 따라서 선택 메모리 블럭에 있어서 AND 회로(270)의 출력 신호 ZRST가 H레벨로 되고, P채널 MOS 트랜지스터(272)가 비도통 상태로 되며, 내부 노드(279)에 대한 프리차지 동작이 정지한다. 다음에, 워드선 구동 타이밍 신호 RXT가 활성화되면, 프리디코드 신호 X에 따라서 내부 노드(279)가 프리차지 전압 레벨 또는 접지 전압 레벨로 설정된다. 이 내부 노드(279)가 접지 전압 레벨로 구동된 경우에는 서브디코드 퍼스트 신호 SDF가 선택 상태의 H레벨로 된다. 한편,프리디코드 신호 X가 L레벨이며, 내부 노드(279)가 프리차지 상태를 유지하는 경우에는 인버터(276)의 출력 신호가 L레벨이며, P채널 MOS 트랜지스터(275)가 온 상태로 되고, 내부 노드(279)는 고전압 VPP 레벨로 유지된다. 이 상태에 있어서는 서브디코드 퍼스트 신호 SDF는 비선택 상태의 L레벨에 있다.
서브워드 드라이버대에 배치되는 드라이버 DR은 이 서브디코드 퍼스트 신호 SDF를 반전하는 인버터(281)와, 인버터(281)의 출력 신호를 받아 서브디코드 신호 SD를 생성하는 인버터(282)와, 서브디코드 퍼스트 신호 SDF와 메모리 블럭 지정 신호 ψBSj를 받는 NOR 회로(283)를 포함한다.
인버터(281)는 고전압 VPP를 동작 전원 전압으로서 받고, NOR 회로(283)는 어레이 전원 전압을 동작 전원 전압으로서 받는다.
서브워드 드라이버 SWD는 메인 워드선 ZMWL 상의 메인 워드선 선택 신호가 L레벨이며, 서브디코드 신호 SD가 H레벨일 때에 도통해서, 서브디코드 신호 SD를 서브워드선 SWL에 전달하는 P채널 MOS 트랜지스터(285)와, 메인 워드선 ZMWL 상의 신호가 H레벨일 때에 도통하고 서브워드선 SWL을 접지 전압 레벨로 방전하는 N채널 MOS 트랜지스터(286)와, 서브디코드 신호 ZSD가 H레벨일 때에 도통하고 서브워드선SWL을 접지 전압 레벨로 방전하는 N채널 MOS 트랜지스터(287)를 포함한다.
노멀 모드시에 있어서는 셀프 리프레쉬 모드 지시 신호 SRF는 L레벨이며, AND 회로(265)의 출력 신호는 L레벨이며, 따라서 드라이버 DR에 있어서 NOR 회로(283)는 인버터로서 동작한다. 이 상태에 있어서는, 대기 상태시에 있어서 어레이 활성화 신호 ROACTi가 L레벨이며, 리세트 신호 ZRST가 L레벨로 되고, 내부 노드(279)는 MOS 트랜지스터(272)에 의해 고전압 VPP 레벨로 프리차지된다. 따라서, 서브디코드 퍼스트 신호 SDF가 L레벨이며, 서브디코드 신호 SD가 따라서 L레벨, 상보의 서브디코드 신호 ZSD가 H레벨이며, 또 메인 워드선 ZMWL 상의 신호 전위도 H레벨이다. 서브워드선 SWL은 MOS 트랜지스터(286, 287)에 의해 접지 전압 레벨로 유지된다.
노멀 모드시에 있어서 어레이 활성화 신호 ROACTi가 H레벨로 상승하면, 또 블럭 신호 BSj도 H레벨로 되고, 리세트 신호 ZRST가 L레벨로 되며, 내부 노드(279)의 MOS 트랜지스터(272)에 의한 프리차지 동작이 완료한다.
다음에, 프리디코드 신호 X가 확정되고 워드선 구동 타이밍 신호 RXT가 활성화되면, MOS 트랜지스터(274)가 도통하고 내부 노드(279)의 전압 레벨은 이 프리디코드 신호 X에 따른 신호 전압 레벨로 된다. 프리디코드 신호 X가 H레벨일 때에는 내부 노드(279)가 접지 전압 레벨로 되고, 서브디코드 퍼스트 신호 SDF가 H레벨로 되고, 따라서 서브디코드 신호 SD가 H레벨, 상보의 서브디코드 신호 ZSD가 L레벨로 된다. 따라서, 메인 워드선 ZMWL이 선택 상태에 있고, L레벨일 때에는 서브워드선 SWL로 이 고전압 VPP 레벨의 서브디코드 신호 SD가 전달된다. MOS트랜지스터(286, 287)는 이 상태에 있어서 비도통 상태이다.
한편, 프리디코드 신호 X가 L레벨일 때에는 내부 노드(279)는 프리차지 전압 레벨을 유지하고, 서브디코드 퍼스트 신호 SDF는 L레벨을 유지한다. 이 상태에 있어서는 내부 노드(279)는 MOS 트랜지스터(275)에 의해 고전압 VPP 레벨로 유지된다. 서브디코드 신호 SD가 L레벨이며, 상보의 서브디코드 신호 ZSD가 H레벨로 된다. 메인 워드선 ZMWL이 선택된 경우에 MOS 트랜지스터(286)는 비도통 상태로 되고, 한편 P채널 MOS 트랜지스터(285)도 그의 게이트 및 소스 전압이 동일 전압 레벨로 되고 비도통 상태로 된다. 이 상태에 있어서, MOS 트랜지스터(287)는 도통 상태에 있고, 서브워드선 SWL은 접지 전압 레벨로 확실하게 유지된다. 즉, MOS 트랜지스터(287)은 MOS 트랜지스터(285, 286)가 모두 비도통 상태로 되었을 때에 서브워드선 SWL이 플로팅 상태로 되는 것을 방지한다.
한편, 메인 워드선 ZMWL의 신호 전위가 H레벨일 때에는 MOS 트랜지스터(285)는 서브디코드 신호 SD의 논리 레벨에 관계없이 오프 상태이며, 서브워드선 SWL은 MOS 트랜지스터(286)에 의해 접지 전압 레벨로 유지된다.
셀프 리프레쉬 모드시에 있어서는 셀프 리프레쉬 모드 지시 신호 SRF가 H레벨로 된다. 대기 상태시의 서브디코더(262)의 동작은 노멀 모드시의 그것과 동일하다. 어레이 활성화 신호 ROACTi 및 워드선 구동 타이밍 신호 RXT 각각이, 각 리프레쉬 사이클마다 활성화/비활성화된다. 한편, 메모리 블럭 지정 신호 ψBSj가 이 대기 상태에 있어서 H레벨일 때에는 AND 회로(265)의 출력 신호가 H레벨로 되고, NOR 회로(283)가 출력하는 상보의 서브디코드 신호 ZSD는 L레벨이며, MOS 트랜지스터(287)는 오프 상태를 유지한다.
이 셀프 리프레쉬 모드시에 있어서 리프레쉬 사이클이 시작되고, 서브디코드 퍼스트 신호 SDF가 프리디코드 신호 X에 따라서 변화되고, 서브디코드 신호 SD가 H레벨 또는 L레벨로 구동된 경우에 있어서도 상보의 서브디코드 신호 ZSD는 L레벨을 유지한다(AND 회로(265)의 출력 신호가 H레벨이기 때문임).
셀프 리프레쉬 모드시에 있어서 블럭 어드레스 래치 인에이블 신호 RADEBSi가 비활성화되면, 따라서 메모리 블럭 지정 신호 ψBSj도 일단 비활성 상태로 된다. 따라서, AND 회로(265)의 출력 신호가 L레벨로 되고, 서브디코드 퍼스트 신호 SDF가 이 상태에 있어서 L레벨이기 때문에(대기 상태시임), NOR 회로(283)가 출력하는 상보의 서브디코드 신호 ZSD가 H레벨로 되고 서브워드선 SWL이 접지 전압 레벨로 구동된다.
따라서, 셀프 리프레쉬 모드시에 있어서, 서브디코드 퍼스트 신호 SDF가 대기 상태시 및 리프레쉬 사이클시에 있어서, 프리디코드 신호 X에 따라서 변화되지만, 수많은 서브워드 드라이버를 구동하는 NOR 회로(283)가 출력하는 서브디코드 신호 ZSD는 복수의 리프레쉬 사이클에 걸쳐 L레벨로 고정된다. 따라서, 이 서브디코드 신호 ZSD를 구동하는 신호선의 충방전 전류를 저감할 수 있다. 이 경우, 단지 서브디코더(262)는 드라이버 DR을 구동할 뿐이며, 서브워드 드라이버를 실제로 구동하는 경우의 부하에 비해 그 부하가 작고 충방전 전류는 작다. 따라서, 이 드라이버 DR에 있어서 복수의 리프레쉬 사이클에 걸쳐 상보의 서브디코드 신호 ZSD를 L레벨의 상태로 유지하는 것에 의해, 셀프 리프레쉬 모드시의 소비 전류를 저감할수 있다.
MOS 트랜지스터(287)는 단지 MOS 트랜지스터(285, 287)가 모두 비도통 상태로 되고, 서브워드선 SWL이 플로팅 상태로 되는 것을 방지하기 위해서 이용되고 있을 뿐이며, 복수의 리프레쉬 사이클에 걸쳐 서브워드선 SWL이 비선택 상태로 유지되고 있더라도, 그 전압 레벨의 부상이 발생하더라도, 그 정도는 얼마 안 되며(리프레쉬 사이클 간격은 충분히 길고, 또한 리프레쉬의 기간은 통상의 액세스에 비해 짧음), 아무런 문제를 발생하는 일없이 정확하게 메모리 셀의 기억 데이터의 리프레쉬를 실행할 수 있다.
또한, 상술한 구성에 있어서는 서브디코더가 서브디코드 퍼스트 신호 SDF를 생성하여 센스 앰프대를 거쳐서 각 서브워드 드라이버대에 배치된 드라이버에, 생성한 서브디코드 퍼스트 신호를 전달하고 있다. 그러나, 서브디코더가 상보 서브디코드 퍼스트 신호 SDF 및 ZSDF를 생성하여 센스 앰프대를 거쳐서 이들 상보 서브디코드 퍼스트 신호 SDF 및 ZSDF를 전달하는 구성의 경우, 이 서브디코더에 대해서 도 65에 도시하는 AND 회로(265) 대신에 NAND 회로를 배치하고, 상보의 서브디코드 신호 ZSDF와 이 NAND 회로의 출력 신호를 AND 회로에서 받아, 이 AND 회로의 출력 신호를 센스 앰프대를 거쳐서 각 서브워드 드라이버대로 전달하는 구성이 이용되더라도 무방하다.
또, 서브디코더의 구성은 단순한 일례이며, 다른 구성이 이용되더라도 무방하다. 복수의 리프레쉬 동작 사이클에 걸쳐, 상보의 서브디코드 신호가 리세트 상태로 유지되어 있으면 된다.
이상과 같이, 본 발명의 실시예 12에 따르면, 셀프 리프레쉬 모드시, 상보의 서브디코드 신호 ZSD를 복수의 리프레쉬 사이클마다 리세트하도록 구성하고 있어, 셀프 리프레쉬 모드시의 소비 전류를 저감할 수 있다.
(실시예 13)
도 66은 본 발명의 실시예 13에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 66에 있어서 메모리 블럭 또는 메모리 서브어레이에 대응하여 국부 IO 선쌍 LIOP가 배치된다. 이 국부 IO 선쌍 LIOP는 메인 IO선쌍 MIOP에 블럭 선택 게이트 BSG를 거쳐서 결합된다. 메인 IO선쌍 IOP는 1개의 뱅크에 있어서 열방향으로 정렬하여 배치되는 메모리 서브어레이에 공통으로 배치되더라도 무방하고, 또 메모리 블럭에 공통으로 배치되더라도 무방하다. 즉, 이 메인 IO선쌍 MIOP는 서브워드 드라이버대상에 열 방향으로 연장하여 배치되더라도 무방하고, 또 메모리 어레이 영역 외부에 열 방향으로 메모리 블럭에 공통으로 배치되더라도 무방하다. 국부 IO 선쌍 LIOP가 메모리 서브어레이 단위로 배치되는 구성 및 메모리 블럭 단위로 배치되는 구성에 따라서 이 메인 IO선쌍 MIOP의 배치가 다르다.
국부 IO 선쌍 LIOP가 대응하는 메모리 블럭의 센스 앰프 SA에 열 선택 게이트 YG를 거쳐서 결합된다. 이 열 선택 게이트 YG는 열 선택 신호 CSL에 따라서 도통하고, 도통시에 대응하는 센스 앰프 SA의 공통 비트선 CBL 및 ZCBL을 국부 IO 선쌍 LIOP에 결합한다. 이 열 선택 신호 CSL도 또 열 선택을 실행하는 컬럼 디코더의 구성에 따라서 그의 연장 방향과는 다르다. 메모리 어레이상에 걸쳐 복수의 메모리 블럭에 공통으로 열 선택 신호 CSL이 복수의 메모리 블럭에 공통으로 연장하여 배치되더라도 무방하고, 또 어레이 외부를 메인 컬럼 선택선이 열 방향으로 연장하여 배치되고, 각 센스 앰프대에 있어서 행 방향을 따라 국부 컬럼 선택선이 배치되더라도 무방하다.
이 국부 IO 선쌍 LIOP에는 프리차지 회로(290)가 마련된다. 이 프리차지 회로(290)로는 활성화시에 국부 IO 선쌍 LIOP의 각 국부 IO 선을 어레이 전원 전압 Vdds의 2분의 1의 전압 Vdds/2의 전압 레벨로 프리차지한다. 이 프리차지 회로(290)의 프리차지 전압 Vdds/2는 비트선 프리차지 전압 Vbl과 동일한 전압 레벨이다. 한편, 메인 IO 선쌍 MIOP에 대해서도 프리차지 회로(292)가 마련된다. 이 프리차지 회로(292)는 활성화시에 메인 IO선쌍 MIOP의 메인 IO선을 각각 주변 전원 전압 Vddp 레벨로 프리차지한다.
이 국부 IO 선쌍 LIOP를 중간 전압 Vdds/2의 전압 레벨로 프리차지하는 것은, 공통 비트선 CBL 및 ZCBL의 프리차지 전압과 국부 IO선쌍의 각 국부 IO선의 프리차지 전압 레벨을 동일하게 하고, 비선택 메모리 블럭(메모리 서브어레이)이 열 선택되어 비트선과 국부 IO 선쌍이 결합되더라도, 그 비트선 BL 및 ZBL(CBL, ZCBL)의 전압 레벨이 변동하는 것을 억제하기 위해서이다.
한편, 메인 IO선쌍 MIOP는 그의 단부에 배치되는 프리 앰프에 고속으로 신호변화를 전달할 필요가 있고, 이 메인 프리 앰프는 주변 전원 전압 Vddp를 동작 전원 전압으로서 사용한다. 프리 앰프의 동작 전원 전압에 따라서 메인 IO선쌍 MIOP의 각 메인 IO선의 프리차지 전압이 주변 전원 전압 Vddp로 설정된다.
블럭 선택 게이트 BSG에 대해서 메모리 블럭 지정 신호 ψBSj와 셀프 리프레쉬 모드 지시 신호 SRF를 받는 게이트 회로(295)가 마련된다. 이 게이트 회로(295)는 셀프 리프레쉬 모드 지시 신호 SRF가 L레벨일 때에는 블럭 지정 신호 ψBSj에 따라서 블럭 선택 게이트 BSG를 선택적으로 도통 상태로 설정한다. 한편, 셀프 리프레쉬 모드시에 있어서는, 이 게이트 회로(295)는 상시 L레벨의 신호를 전달하고, 블럭 선택 게이트 BSG를 상시 비도통 상태로 설정한다. 이것에 의해, 셀프 리프레쉬 모드시에 국부 IO선쌍 LIOP와 메인 IO선쌍 MIOP가 접속되고, 프리차지 회로(290, 292) 사이에서 전류가 흐르는 것을 방지한다.
이들 프리차지 회로(290, 292)는 통상 컬럼 액세스시에 비활성화되고, 단지 행 선택을 실행하는 셀프 리프레쉬 모드에 있어서는 이들 프리차지 회로(290, 292)는 활성 상태를 유지하고 있다. 이 셀프 리프레쉬 모드시에 있어서 블럭 선택 게이트 BSG를 상시 비도통 상태로 설정하고 국부 IO선쌍 LIOP 및 메인 IO선쌍 MIOP를 분리하는 것에 의해, 확실하게 프리차지 회로(290, 292) 사이의 전류가 흐르는 것을 방지할 수 있어, 소비 전류를 저감할 수 있다.
또한, 오토 리프레쉬 모드시에 있더라도 이 블럭 선택 게이트가 비도통 상태로 설정되더라도 무방하다. 즉, 리프레쉬 활성화시에 있어서 게이트 회로(295)가 L레벨의 신호를 출력하여 블럭 선택 게이트 BSG를 비도통 상태로 설정한다.
또, 이 게이트 회로(295)에 대해서 열 선택 동작 활성화 신호가 셀프 리프레쉬 지시 신호 SRF 대신에 인가되더라도 무방하다. 열 액세스 동작, 즉, 데이터 기입을 지시하는 기입 커맨드와 데이터 판독을 지시하는 판독 커맨드 중의 어느 1개가 인가되었을 때에, 열 선택 동작 활성화 신호가 활성화된다. 따라서, 리프레쉬 모드시에 있어서는, 열 선택 동작은 실행되지 않기 때문에, 이 열 선택 신호는 비활성 상태를 유지하며, 따라서 블럭 선택 게이트를 비도통 상태로 유지할 수 있다. 국부 IO선쌍 LIOP와 메인 IO선쌍 MIOP가 접속될 필요가 있는 것은 열 액세스시이며, 통상 동작에 대해서도 악영향은 발생하지 않는다.
이상과 같이, 본 발명의 실시예 13에 따르면, 셀프 리프레쉬 모드시에 있어서는, 국부 IO선쌍과 메인 IO선쌍을 분리하도록 구성하고 있으며, 국부 IO선쌍으로 메인 IO선쌍으로부터 전류가 흐르는 것을 방지할 수 있어, 소비 전류를 저감할 수 있다.
(실시예 14)
도 67은 본 발명의 실시예 14에 따른 모드 레지스터 세트 커맨드 인가 시퀀스를 개략적으로 도시한 도면이다. 도 67에 있어서, 모드 레지스터로의 데이터 세트를 위해, 모드 레지스터 세트 커맨드 MRS와 확장 모드 레지스터 세트 커맨드 EMRS가 이용된다. 이 어드레스 ADD의 특정 비트에 의해 동작 내용을 나타내는 키 KEY가 설정되고, 이 반도체 기억 장치의 동작 형태, 예를 들면, 셀프 리프레쉬 사이클 등의 조건이 설정된다.
확장 모드 레지스터 세트 커맨드와 모드 레지스터 세트 커맨드에 있어서, 서로 다른 동작 모드 또는 동작 내용을 설정하는 경우, 도 68에 도시하는 바와 같이,레지스터 회로(300)에 있어서 확장 모드 레지스터 세트 커맨드 EMRS가 인가되면, 세트 모드 지시 신호 ψEMR이 활성화되고, 소정의 외부 어드레스 신호 EXADD를 어드레스 키 KEY2로서 페치하여 저장한다. 이 키 KEY2에 따라서 동작 형태가 설정된다. 다음에, 모드 레지스터 세트 커맨드 MRS를 인가하는 것에 의해, 예를 들면 그 때의 키 내용 KEY2에 관계없이, 레지스터 회로(300)가 리세트되어 초기 상태로 복귀한다. 이 동작 시퀀스에 있어서 레지스터 회로(300)의 내용을 갱신하는 경우에는, 다시 확장 모드 레지스터 세트 커맨드 EMRS가 인가되고, 그 때 어드레스 키로서 다른 키 KEY3이 인가되면, 그 동작 형태 내용을 갱신할 수 있다.
이 도 67에 도시하는 모드 레지스터 세트 동작시에 있어서, 확장 모드 레지스터 세트 커맨드 EMRS에 의해 설정된 내용 KEY2는 모드 레지스터 세트 커맨드 MRS에 의해 리세트된다. 이 경우, 어드레스 키 KEY가 KEY2이도록 나타낸다. 그러나, 이 어드레스 키 KEY의 내용이 임의이더라도 무방하다. 즉, 모드 레지스터 세트 커맨드 MRS 및 확장 모드 레지스터 세트 커맨드에 의해 사용되는 모드 레지스터가 결정되는 경우, 도 68에 도시하는 회로 구성에 있어서 단지 모드 레지스터 세트 커맨드가 리세트 지시로서 이용된다.
또, 이것 대신에, 모드 레지스터 세트 커맨드 MRS의 어드레스 키 KEY가 리세트 데이터로 설정되고, 이 리세트 데이터에 따라서 확장 모드 레지스터 세트 커맨드에 의해 설정된 데이터가 리세트되는 구성이 이용되더라도 무방하다. 모드 레지스터 세트 커맨드 MRS와 확장 모드 레지스터 세트 커맨드 EMRS가 지정하는 레지스터 회로가 다른 경우에는, 이 레지스터 회로에 설정된 데이터의 리라이트는 불가능하다. 리라이트를 위해서는, 다시 확장 모드 레지스터 세트 커맨드를 인가하여 대응하는 레지스터 회로를 외부 신호 페치 가능 상태로 설정할 필요가 있다.
(변경예)
도 69는 본 발명의 실시예 14에 따른 모드 레지스터 세트 동작을 나타내는 시퀀스를 도시한 도면이다. 이 도 69에 있어서는 모드 레지스터 세트 커맨드 MRS 및 확장 모드 레지스터 세트 커맨드 EMRS가 인가되는 경우, 나중에 인가되는 커맨드의 내용이 유효로 되고 그 동작 형태가 설정된다. 따라서, 도 69에 있어서는 키 KEY1, KEY2 및 KEY3이 유효로 되고, 최종적으로 KEY3가 지정하는 동작 형태가 유효 상태로 된다.
이 도 69에 도시하는 동작 시퀀스에 있어서는, 모드 레지스터 세트 커맨드 MRS 및 확장 모드 레지스터 세트 커맨드 EMRS가 동일한 동작 내용을 지정하는 경우(예를 들면, 셀프 리프레쉬 사이클이 메모리 블럭 리프레쉬 영역의 설정)에는, 나중에 인가된 커맨드가 유효로 설정된 동작 형태를 오버라이트한다. 이것은 단지 대응하는 레지스터 회로(300)로는 모드 레지스터 세트 커맨드 MRS 및 확장 모드 레지스터 세트 커맨드 EMRS가 인가되었을 때에, 항상 외부 어드레스 신호 비트 또는 데이터를 페치하는 세트 상태로 되는 것에 의해 용이하게 실현된다.
여기서, 모드 레지스터 세트 커맨드 MRS와 확장 모드 레지스터 세트 커맨드 EMRS는 이 커맨드 CMD로서 이용되는 제어 신호에 부가해서 특정 어드레스 신호 비트(예를 들면, AD9 및 AD10)의 논리 레벨이 다르다. 어드레스 키 KEY에 따라서 동작 내용이 설정된다. 그러나, 이 동작 형태의 내용의 결정은, 예를 들면, 데이터 비트를 이용하여 설정되더라도 무방하다.
이상과 같이, 본 발명의 실시예 14에 따르면, 이 구성은, 예를 들면, 확장 모드 레지스터 세트 커맨드 EMRS 및 모드 레지스터 세트 커맨드 MRS가 동일한 동작 형태를 지정하는 경우에는, 이들 모드 레지스터 세트 커맨드 EMRS를 지시하는 신호와 모드 레지스터 세트 커맨드 MRS를 지시하는 신호의 논리합을 취한 신호를 레지스터 회로(300)에 인가하고, 레지스터 회로(300)를 세트 상태로 설정하는 것에 의해 용이하게 실현된다.
이상과 같이, 본 발명의 실시예 14에 따르면, 확장 모드 레지스터 세트 커맨드에 의해 설정된 동작 형태를 모드 레지스터 세트 커맨드에 의해 리세트하고, 또 동일 동작 내용을 지정하는 커맨드의 경우에는 나중의 커맨드를 유효로 하는 것에 의해, 정확하게 필요로 되는 동작 형태를 용이하게 설정할 수 있다. 특히, 확장 모드 레지스터 세트 커맨드 EMRS 및 모드 레지스터 세트 커맨드 MRS를 이용하더라도 이들이 동일한 동작 형태를 지정할 수 있는 경우, 어느쪽의 커맨드를 이용하더라도 되기 때문에, 동작 형태를 설정할 때의 제어의 부하가 경감된다. 다른 동작 내용을 지정하는 모드 레지스터 세트 커맨드와 동일한 커맨드를 이용한다.
또, 모드 레지스터 세트 커맨드가 지정할 수 없는 동작 형태를 확장 모드 레지스터 세트 커맨드에 의해 설정한 경우, 이 모드 레지스터에 의해 리세트하는 것에 의해서만 잘못된 동작 형태의 설정을 방지할 수 있으며, 예를 들면 리세트값으로서 디폴트값을 이용할 수 있어, 오동작을 방지할 수 있다.
(다른 실시예)
상술한 설명에 있어서 클럭 동기형 반도체 기억 장치가 개시되어 있다. 그러나, 셀프 리프레쉬 모드시의 동작은 클럭 동기형 반도체 기억 장치에 한정되지 않고, 멀티 뱅크 구성이며 또한 각 뱅크에 있어서 블럭 분할 동작이 가능한 반도체 기억 장치이면 본 발명은 적용 가능하다.
이상과 같이, 본 발명에 따르면, 저전력 소비 모드시에 있어서 동작 형태를 모드 레지스터에 설정하도록 구성하고 있고, 용이하게 이 셀프 리프레쉬 모드시의 전류 소비 조건을 사용에 따른 값으로 설정할 수 있어, 저소비 전류의 반도체 기억 장치를 실현할 수 있다.
즉, 레지스터 회로내에 리프레쉬 주기 및 영역의 적어도 한쪽을 설정하는 데이터를 저장하고, 이 레지스터 회로의 저장 데이터에 따라서 리프레쉬를 실행하는 것에 의해, 동작 환경에 따른 최적한 리프레쉬 조건에 따라서 리프레쉬를 실행할 수 있어, 안정하고 또한 정확하게 저소비 전류로 리프레쉬를 실행할 수 있다.
특히, 이 리프레쉬 대상의 영역을 규정한 회로내의 데이터에 따라서 설정하는 것에 의해, 데이터 유지 영역 사이즈를 저감하여 리프레쉬 회수를 저감할 수 있어, 데이터 유지 모드시에 있어서의 소비 전류를 저감할 수 있다.
또, 데이터 유지 영역의 사이즈에 따라 리프레쉬의 주기를 설정하는 것에 의해 리프레쉬 회수에 따라 리프레쉬 간격을 설정할 수 있으며, 따라서 데이터 유지모드시에 있어서의 소비 전류를 저감할 수 있다.
또, 이 리프레쉬 주기의 조정을 리프레쉬 주기를 생성하는 발진 회로의 발진 주파수를 조정하는 것에 의해, 용이하게 데이터 유지 영역의 사이즈에 따라서 리프레쉬 간격을 변경할 수 있다.
또, 이 발진 회로의 동작 전류를 결정하는 바이어스 전압을 퓨즈 프로그램으로 하는 것에 의해, 실제의 발진기의 동작 특성에 따라 최적값으로 발진 주기를 설정할 수 있어, 메모리 셀의 데이터 유지 특성에 따른 리프레쉬 사이클을 실현할 수 있다.
또, 리프레쉬 사이클을 규정하는 데이터를 퓨즈 프로그램에 의해 설정하고, 이 퓨즈 프로그램의 리프레쉬 주기 데이터에 따라서 리프레쉬 영역을 발행하는 것에 의해, 1개의 칩으로 복수 종류의 리프레쉬 주기에 대응할 수 있어, 설계 효율 및 제조 공정 관리가 간략화된다. 칩의 실력에 따른 리프레쉬 사이클을 설정할 수 있고, 메모리 셀의 데이터 유지 특성에 따라 리프레쉬 사이클을 설정하는 것에 의해 안정하게 데이터를 유지할 수 있다.
또, 이 리프레쉬 주기 프로그램 회로를 리프레쉬 주기의 기본 주기에 대해서 설정하는 것에 의해 필요로 되는 리프레쉬 주기의 설정 데이터의 비트수를 저감할 수 있어, 리프레쉬 주기 프로그램 회로의 구성을 간략화할 수 있고 또 회로 점유 면적을 저감할 수 있다.
또, 레지스터 회로에 리프레쉬 주기를 설정하는 데이터를 저장하는 것에 의해, 동작 환경에 따라 리프레쉬 주기를 변경할 수 있어, 데이터 유지 모드시에 정확하게 데이터를 유지할 수 있다. 또, 단지 레지스터 회로의 리프레쉬 주기를 설정하는 데이터를 저장하는 것만으로, 복수의 리프레쉬 사이클 수에 동일 칩 구성으로 대응할 수 있다.
또, 데이터 유지 모드시에 복수의 리프레쉬 사이클에 걸쳐 리프레쉬 블럭 어드레스를 유지하는 것에 의해 이 리프레쉬 블럭 어드레스에 관련된 회로 부분의 동작 회수를 저감할 수 있으며, 따라서 데이터 유지 모드시에 있어서의 소비 전류를 저감할 수 있다.
또, 데이터 유지 모드시에 있어서, 비트선과 센스 앰프를 분리/접속하는 비트선 분리 게이트를 복수의 행 사이클에 걸쳐 동일한 상태로 설정하고, 또 서브워드선을 특정하는 서브디코드 신호를 복수의 행 사이클에 걸쳐 동일 상태를 유지하는 것에 의해, 이 데이터 유지 모드시에 있어서의 회로 동작 회수를 저감할 수 있으며, 따라서 소비 전류를 저감할 수 있다.
또, 멀티 뱅크 구성에 있어서 그의 리프레쉬 비트선 리세트 및 리프레쉬 행 리세트를 각 뱅크에 대응하여 배치하는 것에 의해, 데이터 유지 영역이 뱅크 단위로 설정되거나 또는 메모리 블럭 단위로 설정되는 경우에 있어서도 복수의 리프레쉬 사이클마다 이들 비트선 분리 게이트 및 서브디코드 신호의 활성/비활성을 제어할 수 있다.
또, 데이터 유지 모드시에 리프레쉬 어드레스의 소정의 어드레스 비트를 고정시키는 것에 의해, 용이하게 데이터 유지 영역을 설정할 수 있다.
또, 데이터 유지 모드시에 있어서는, 국부 데이터선과 메인 데이터선을 분리상태로 유지하는 것에 의해, 이 메인 데이터선과 국부 데이터선의 프리차지 회로 사이에서 전류가 흐르는 것을 방지할 수 있으며, 따라서 소비 전류를 저감할 수 있다.
또, 레지스터 회로에 4K 리프레쉬 주기를 8K 리프레쉬 구성으로 설정하는 데이터를 저장하는 것에 의해, 용이하게 이 반도체 기억 장치의 적용 용도에 따라 대기(wait) 시간 및 소비 전류를 고려하여 최적한 리프레쉬 사이클을 설정할 수 있다.
또, 이 8K 리프레쉬 구성시에 리프레쉬 간격을 4K 리프레쉬 구성의 리프레쉬 간격으로 설정하는 것에 의해, 이 8K 리프레쉬 구성의 리프레쉬 회수를 저감할 수 있으며, 따라서 리프레쉬 모드시의 소비 전류를 저감할 수 있다.
또, 이 레지스터 회로의 저장 데이터가 4K 리프레쉬 구성을 지정할 때에는, 이상의 메모리 셀 데이터를 동시에 리프레쉬하고, 또 8K 리프레쉬 구성을 지정할 때에는 각 뱅크에 있어서 1행의 메모리 셀을 리프레쉬하는 구성으로 하는 것에 의해, 이 데이터 유지 모드시에 있어서 구동되는 회로수를 반감할 수 있으며, 따라서 소비 전류를 저감할 수 있다.
또, 8K 리프레쉬 구성에서의 리프레쉬이며 4K 리프레쉬 구성에 비해 소비 전류를 저감할 수 있다.
또, 8K 리프레쉬 구성의 경우에 통상 모드시에 있어서는, 각 뱅크 동시에 2행의 메모리 셀의 리프레쉬를 실행하고 또한 내부의 리프레쉬 요구가 발행되는 셀프 리프레쉬 모드시에 있어서는, 이들 반수의 뱅크에 있어서 2행의 메모리 셀을 동시에 리프레쉬하는 구성으로 하는 것에 의해, 데이터 유지 모드시의 리프레쉬에 사용되는 소비 전류를 저감할 수 있고, 또한 8K 리프레쉬 구성을 유지할 수 있다.
또, 멀티 뱅크 구성에 있어서 저전력 소비 모드시에 있어서는, 복수의 뱅크중의 일부의 뱅크를 지정하여 리프레쉬를 실행하는 것에 의해, 이 저전력 소비 모드시에 있어서 리프레쉬에 의해 소비되는 전류를 저감할 수 있다.
또, 이 때에 활성화되는 뱅크를 대각 방향의 뱅크로 하는 것에 의해, 칩상에서 동작하는 회로의 위치를 분산시킬 수 있어, 전류 소비의 국소 집중을 저감할 수 있으며, 따라서 발열 또는 전류 집중 등에 의한 오동작/단선이 발생하는 것을 방지할 수 있어, 안정하게 리프레쉬를 실행할 수 있다.
또, 리프레쉬 어드레스 카운터의 카운트값에 따라서 선택 메모리 블럭을 비 선택 상태로 구동하는 것에 의해, 복수의 리프레쉬 사이클에 걸쳐 메모리 셀 블럭을 선택 상태로 유지할 수 있으며, 따라서 메모리 블럭 선택 신호를 발생하는 부분의 회로의 소비 전류를 저감할 수 있다.
또, 리프레쉬 모드시에 있어서는 리프레쉬 제어 신호에 따라서 선택 뱅크의 메모리 셀을 리프레쉬하는 구성으로 하는 것에 의해, 통상 동작 모드시와는 상이한 형태로 내부의 액세스를 실행할 수 있고, 정확하게 필요로 되는 영역의 메모리 셀의 데이터의 리프레쉬를 실행할 수 있다.
또, 각종 뱅크 구성에 있어서 각 뱅크에 대응하여 내부 전원 회로를 배치하고, 데이터 유지 모드시에 있어서는 이것의 내부 전원 회로를 전부 활성화하는 것에 의해, 안정하게 내부 전원 전압을 공급하여 리프레쉬를 실행할 수 있다.
또, 레지스터 회로의 저장 데이터를 제 2 모드 레지스터 세트 커맨드의 인가에 따라서 리세트하는 구성으로 하는 것에 의해, 이 리프레쉬 사이클 설정을 위한 데이터가 잘못해서 다른 데이터로 리라이트되는 것을 방지할 수 있다.
또 이것 대신에, 레지스터 회로로의 저장 데이터는 항상 나중에 기입된 데이터를 유효로 하는 것에 의해, 용이하게 리프레쉬 구성 설정 데이터의 변경을 실행할 수 있다.
또, 데이터 유지 모드시에 일부의 뱅크의 리프레쉬를 실행하는 구성의 경우,이 모드 레지스터 회로에 리프레쉬 주기 및 영역 지정 데이터를 저장하는 것에 의해, 리프레쉬 사이클을 설정할 수 있고 또 데이터 유지 영역의 특정도 실행할 수 있어, 데이터 유지 모드시의 소비 전류를 저감할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 복수의 메모리셀을 갖는 메모리 어레이와,
    상기 메모리 어레이의 메모리셀의 기억 데이터를 리프레쉬하기 위한 리프레쉬 회로와,
    상기 메모리 어레이의 리프레쉬 주기 및 영역의 적어도 한쪽을 설정하는 데이타를 저장하는 레지스터 회로와,
    상기 레지스터 회로에 저장된 데이터에 따라서 리프레쉬 실행시에 상기 메모리 어레이의 리프레쉬할 메모리셀을 지정하는 리프레쉬 어드레스를 생성하여, 상기 리프레쉬 회로에 인가하고, 또한 상기 리프레쉬 회로를 활성화하는 리프레쉬 실행 제어 회로를 구비하며,
    상기 레지스터 회로는, 외부로부터의 레지스터 설정 지시 신호에 응답하여 외부로부터의 리프레쉬 지정 데이터를 저장하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 메모리 어레이는, 각각이 복수의 메모리 셀을 갖는 복수의 메모리 블럭을 포함하고,
    상기 리프레쉬 실행 제어 회로는,
    상기 메모리 어레이의 메모리 셀을 지정하는 리프레쉬 어드레스를 발생하는리프레쉬 어드레스 발생 회로와,
    셀프 리프레쉬 모드시에 상기 리프레쉬 어드레스 발생 회로가 발생하는 리프레쉬 어드레스중 상기 복수의 메모리 블럭의 리프레쉬 대상의 메모리 블럭을 지정하는 리프레쉬 블럭 어드레스를 복수의 리프레쉬 사이클에 걸쳐 동일한 메모리 블럭을 지정하는 상태로 설정하는 리프레쉬 블럭 어드레스 유지 회로를 구비하는 반도체 기억 장치.
  3. 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖고 또한 각각이 서로 독립적으로 선택 상태로 구동되는 복수의 뱅크와,
    리프레쉬 동작시에 상기 복수의 뱅크의 메모리 셀을 리프레쉬하기 위한 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생 회로와,
    상기 저전력 소비 모드시에 있어서 상기 리프레쉬 어드레스 발생 회로로부터의 리프레쉬 어드레스가 지정하는 뱅크의 메모리 셀의 리프레쉬를 실행하는 리프레쉬 실행 제어 회로를 구비하며,
    상기 리프레쉬 어드레스 발생 회로는, 상기 복수의 뱅크를 지정하는 리프레쉬 뱅크 어드레스를 생성하는 회로를 포함하고,
    상기 리프레쉬 뱅크 어드레스는, 리프레쉬 요구가 내부에서 생성되는 저전력 소비 모드시에 있어서는, 상기 복수의 뱅크의 일부의 뱅크를 지정하고, 상기 저전력 소비 모드와는 상이한 모드에 있어서, 상기 리프레쉬 어드레스는 상기 복수의뱅크 모두를 지정하는 반도체 기억 장치.
KR1020020026316A 2001-06-15 2002-05-14 반도체 기억 장치 KR20030009125A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00181147 2001-06-15
JP2001181147A JP2002373489A (ja) 2001-06-15 2001-06-15 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR20030009125A true KR20030009125A (ko) 2003-01-29

Family

ID=19021462

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020026316A KR20030009125A (ko) 2001-06-15 2002-05-14 반도체 기억 장치

Country Status (6)

Country Link
US (1) US6721223B2 (ko)
JP (1) JP2002373489A (ko)
KR (1) KR20030009125A (ko)
CN (1) CN1392565A (ko)
DE (1) DE10221651A1 (ko)
TW (1) TWI224337B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535071B1 (ko) * 2002-11-07 2005-12-07 주식회사 하이닉스반도체 셀프 리프레쉬 장치
KR100798772B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100856069B1 (ko) * 2007-03-29 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
US7457185B2 (en) 2005-09-29 2008-11-25 Hynix Semiconductor Inc. Semiconductor memory device with advanced refresh control
US9406358B1 (en) 2015-01-30 2016-08-02 SK Hynix Inc. Driving circuit and driving method using the same
US9502095B1 (en) 2015-06-12 2016-11-22 SK Hynix Inc. Memory system

Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US6956757B2 (en) * 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
JP4392740B2 (ja) * 2001-08-30 2010-01-06 株式会社ルネサステクノロジ 半導体記憶回路
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
JP2004071023A (ja) * 2002-08-05 2004-03-04 Elpida Memory Inc 半導体記憶装置
KR100455393B1 (ko) * 2002-08-12 2004-11-06 삼성전자주식회사 리프레시 플래그를 발생시키는 반도체 메모리 장치 및반도체 메모리 시스템.
KR100557590B1 (ko) * 2002-12-26 2006-03-03 주식회사 하이닉스반도체 반도체 메모리 장치의 오토 리프레시 제어회로
WO2004070729A1 (ja) * 2003-02-05 2004-08-19 Fujitsu Limited 半導体メモリ
JP4194561B2 (ja) 2003-04-23 2008-12-10 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6876593B2 (en) * 2003-07-01 2005-04-05 Intel Corporation Method and apparatus for partial refreshing of DRAMS
KR100532448B1 (ko) * 2003-07-12 2005-11-30 삼성전자주식회사 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법
US6956782B2 (en) * 2003-09-30 2005-10-18 Infineon Technologies Ag Selective bank refresh
KR100550634B1 (ko) * 2003-10-31 2006-02-10 주식회사 하이닉스반도체 셀프리프레쉬 주기 발생 장치
US7345940B2 (en) * 2003-11-18 2008-03-18 Infineon Technologies Ag Method and circuit configuration for refreshing data in a semiconductor memory
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
CN100520964C (zh) * 2004-03-11 2009-07-29 富士通微电子株式会社 半导体存储器
KR100574489B1 (ko) * 2004-04-12 2006-04-27 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생회로
KR100626914B1 (ko) * 2004-04-13 2006-09-20 주식회사 하이닉스반도체 셀프 리프레시 제어 회로
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
KR100634384B1 (ko) * 2004-07-16 2006-10-16 삼성전자주식회사 액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치
JP4167632B2 (ja) * 2004-07-16 2008-10-15 エルピーダメモリ株式会社 リフレッシュ周期発生回路及びそれを備えたｄｒａｍ
US7151709B2 (en) * 2004-08-16 2006-12-19 Micron Technology, Inc. Memory device and method having programmable address configurations
KR100618858B1 (ko) * 2004-08-31 2006-08-31 삼성전자주식회사 리프레쉬 수행 시 리프레쉬 할 뱅크의 개수를 가변할 수있는 반도체 메모리 장치 및 그 리프레쉬 방법
US7272734B2 (en) * 2004-09-02 2007-09-18 International Business Machines Corporation Memory management to enable memory deep power down mode in general computing systems
KR100618860B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더
US20060056263A1 (en) * 2004-09-15 2006-03-16 Seiko Epson Corporation Semiconductor memory device and electronic apparatus
KR100614200B1 (ko) * 2004-11-03 2006-08-21 삼성전자주식회사 리얼 억세스 타임 측정을 위한 의사 스태틱 램의 셀프리프레쉬 회로 및 이를 위한 셀프 리프레쉬 회로의 동작방법
JP2006146992A (ja) 2004-11-16 2006-06-08 Elpida Memory Inc 半導体メモリ装置
US7206244B2 (en) * 2004-12-01 2007-04-17 Freescale Semiconductor, Inc. Temperature based DRAM refresh
KR20060084071A (ko) * 2005-01-17 2006-07-24 삼성전자주식회사 반도체 메모리에서의 리프레쉬 제어회로 및 그에 따른제어방법
KR100655076B1 (ko) * 2005-01-20 2006-12-08 삼성전자주식회사 반도체 메모리 장치의 내부 온도 데이터 출력 방법 및그에 따른 내부 온도 데이터 출력회로
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US7292488B2 (en) * 2005-07-06 2007-11-06 Infineon Technologies Ag Temperature dependent self-refresh module for a memory device
KR100725362B1 (ko) * 2005-07-11 2007-06-07 삼성전자주식회사 동적 메모리 장치 및 이를 포함하는 통신 단말기
US7619942B2 (en) * 2005-09-29 2009-11-17 Hynix Semiconductor Inc. Multi-port memory device having self-refresh mode
US7593256B2 (en) * 2006-03-28 2009-09-22 Contour Semiconductor, Inc. Memory array with readout isolation
KR100810060B1 (ko) 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
JP4117323B2 (ja) * 2006-04-18 2008-07-16 エルピーダメモリ株式会社 半導体記憶装置
US7492656B2 (en) * 2006-04-28 2009-02-17 Mosaid Technologies Incorporated Dynamic random access memory with fully independent partial array refresh function
KR100846387B1 (ko) * 2006-05-31 2008-07-15 주식회사 하이닉스반도체 반도체 메모리 소자의 온도 정보 출력 장치
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム
JP4299849B2 (ja) 2006-08-22 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
US20080056051A1 (en) * 2006-08-31 2008-03-06 Peter Mayer Memory with memory banks and mode registers and method of operating a memory
US7894289B2 (en) * 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) * 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR100902048B1 (ko) * 2007-05-14 2009-06-15 주식회사 하이닉스반도체 반도체 장치의 어드레스 수신회로
US8064274B2 (en) * 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
KR100858876B1 (ko) * 2007-06-29 2008-09-17 주식회사 하이닉스반도체 리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법
US7590021B2 (en) 2007-07-26 2009-09-15 Qualcomm Incorporated System and method to reduce dynamic RAM power consumption via the use of valid data indicators
US7729191B2 (en) 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
US7813157B2 (en) * 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
US20090132954A1 (en) * 2007-11-20 2009-05-21 Honeywell International Inc. Apparatus and method for isolating problems in content loaded into a human-machine interface application
WO2009076511A2 (en) * 2007-12-12 2009-06-18 Zmos Technology, Inc. Memory device with self-refresh operations
US7660177B2 (en) * 2007-12-21 2010-02-09 Silicon Storage Technology, Inc. Non-volatile memory device having high speed serial interface
US8095725B2 (en) 2007-12-31 2012-01-10 Intel Corporation Device, system, and method of memory allocation
US7903477B2 (en) * 2008-02-29 2011-03-08 Mosaid Technologies Incorporated Pre-charge voltage generation and power saving modes
US20090225621A1 (en) * 2008-03-05 2009-09-10 Shepard Daniel R Split decoder storage array and methods of forming the same
WO2009149061A2 (en) * 2008-06-02 2009-12-10 Contour Semiconductor, Inc. Diode decoder array with non-sequential layout and methods of forming the same
US8312384B2 (en) * 2008-06-11 2012-11-13 Honeywell International Inc. Apparatus and method for fault-tolerant presentation of multiple graphical displays in a process control system
KR100942973B1 (ko) * 2008-06-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 리셋 제어 회로
US7755967B2 (en) * 2008-09-29 2010-07-13 Qimonda North America Corp. Memory device refresh method and apparatus
US8325556B2 (en) * 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit
KR20100054985A (ko) * 2008-11-17 2010-05-26 삼성전자주식회사 모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치
JP5599977B2 (ja) * 2009-01-22 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
JP2011018417A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置及び半導体記憶装置のリフレッシュ制御方法
JP5287599B2 (ja) * 2009-08-24 2013-09-11 株式会社リコー 電子機器
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
KR101097462B1 (ko) * 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
KR101053541B1 (ko) * 2010-03-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치
US8392650B2 (en) 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
US8484410B2 (en) 2010-04-12 2013-07-09 Intel Corporation Method to stagger self refreshes
KR20120012056A (ko) * 2010-07-30 2012-02-09 주식회사 하이닉스반도체 메모리장치
JP2012038399A (ja) * 2010-08-11 2012-02-23 Elpida Memory Inc 半導体装置
KR101212738B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
US9135998B2 (en) * 2010-11-09 2015-09-15 Micron Technology, Inc. Sense operation flags in a memory device
KR101798920B1 (ko) * 2010-11-30 2017-11-17 삼성전자주식회사 다중 주기 셀프 리프레쉬를 수행하는 반도체 메모리 장치 및이의 검증 방법
US8942056B2 (en) 2011-02-23 2015-01-27 Rambus Inc. Protocol for memory power-mode control
KR101861647B1 (ko) * 2011-05-24 2018-05-28 삼성전자주식회사 메모리 시스템 및 그 리프레시 제어 방법
US9159396B2 (en) * 2011-06-30 2015-10-13 Lattice Semiconductor Corporation Mechanism for facilitating fine-grained self-refresh control for dynamic memory devices
JP2013030247A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
CN102956260B (zh) * 2011-08-19 2015-12-16 华邦电子股份有限公司 动态存储器的重刷新电路及方法
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US8847350B2 (en) * 2012-08-30 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-via fuse
KR102050474B1 (ko) * 2012-09-26 2019-11-29 삼성전자주식회사 휘발성 메모리 장치 및 메모리 컨트롤러
US9355704B2 (en) * 2012-12-28 2016-05-31 Mediatek Inc. Refresh method for switching between different refresh types based on at least one parameter of volatile memory and related memory controller
KR20150015560A (ko) * 2013-07-30 2015-02-11 에스케이하이닉스 주식회사 반도체장치를 포함하는 반도체시스템
US9734888B2 (en) * 2013-12-11 2017-08-15 SK Hynix Inc. Address storage circuit and memory and memory system including the same
KR102087439B1 (ko) * 2013-12-19 2020-03-10 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 집적회로
KR102194003B1 (ko) * 2014-02-25 2020-12-22 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
KR102103912B1 (ko) * 2014-03-07 2020-04-24 에스케이하이닉스 주식회사 반도체 메모리 장치
CN105280215B (zh) * 2014-06-09 2018-01-23 华为技术有限公司 动态随机存取存储器dram的刷新方法、设备以及系统
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160094767A (ko) * 2015-02-02 2016-08-10 삼성전자주식회사 아이들 구간에서 정보 전달 기능을 수행하는 메모리 장치 및 방법
CN107077882B (zh) 2015-05-04 2023-03-28 华为技术有限公司 一种dram刷新方法、装置和系统
WO2016186086A1 (ja) * 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
WO2016204851A1 (en) 2015-06-19 2016-12-22 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device
KR102326018B1 (ko) 2015-08-24 2021-11-12 삼성전자주식회사 메모리 시스템
US9721640B2 (en) * 2015-12-09 2017-08-01 Intel Corporation Performance of additional refresh operations during self-refresh mode
TWI643199B (zh) * 2016-09-06 2018-12-01 鈺創科技股份有限公司 輸出記憶體電路在自刷新模式的資訊的電路及其相關方法
KR102528314B1 (ko) * 2016-10-17 2023-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180129233A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
US20190066760A1 (en) * 2017-08-23 2019-02-28 Nanya Technology Corporation Dram and method for operating the same
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
KR20200008273A (ko) * 2018-07-16 2020-01-28 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102544184B1 (ko) * 2018-08-09 2023-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
KR102479500B1 (ko) * 2018-08-09 2022-12-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 그 메모리 장치의 리프레시 방법
TWI671632B (zh) 2018-10-24 2019-09-11 財團法人工業技術研究院 記憶體裝置及其復新資訊同步方法
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
GB2578924B (en) * 2018-11-14 2021-09-29 Advanced Risc Mach Ltd An apparatus and method for controlling memory accesses
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US11100972B2 (en) * 2019-02-12 2021-08-24 Micron Technology, Inc. Refresh rate control for a memory device
US11615831B2 (en) * 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11243596B2 (en) 2019-08-26 2022-02-08 Micron Technology, Inc. Architecture-based power management for a memory device
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
CN111261216A (zh) * 2020-03-20 2020-06-09 长江存储科技有限责任公司 三维存储器的控制方法及其控制装置和存储介质
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
WO2022043726A1 (en) * 2020-08-25 2022-03-03 Micron Technology, Inc. Methods, devices and systems for an improved management of a non-volatile memory
KR20220031793A (ko) * 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
KR20220062756A (ko) * 2020-11-09 2022-05-17 삼성전자주식회사 메모리 장치, 스토리지 모듈, 호스트 및 이들의 동작 방법
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
CN112951306B (zh) * 2021-02-07 2024-05-28 北京时代民芯科技有限公司 一种用于封装后调整的熔丝读写电路
CN114974343A (zh) * 2021-02-24 2022-08-30 华邦电子股份有限公司 半导体存储装置
JP7143463B2 (ja) * 2021-02-26 2022-09-28 華邦電子股▲ふん▼有限公司 半導体記憶装置
CN115810379A (zh) * 2021-09-13 2023-03-17 长鑫存储技术有限公司 存储电路及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02192096A (ja) * 1989-01-20 1990-07-27 Hitachi Ltd 選択的リフレツシユ制御装置
JPH0831170A (ja) * 1994-07-11 1996-02-02 Hitachi Ltd 半導体集積回路装置
KR20010002766A (ko) * 1999-06-17 2001-01-15 윤종용 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0716153B2 (ja) 1985-03-15 1995-02-22 日本電気株式会社 半導体集積回路
JPH05167425A (ja) 1991-12-13 1993-07-02 Sharp Corp 多電源対応入力回路
JP2813103B2 (ja) 1992-06-15 1998-10-22 富士通株式会社 半導体集積回路
JPH08340020A (ja) 1995-06-13 1996-12-24 Matsushita Electron Corp 半導体装置
JPH10255468A (ja) 1997-03-12 1998-09-25 Casio Comput Co Ltd Ｄｒａｍのリフレッシュ装置
JPH11213665A (ja) 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体回路装置およびその使用方法
JP4056173B2 (ja) * 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02192096A (ja) * 1989-01-20 1990-07-27 Hitachi Ltd 選択的リフレツシユ制御装置
JPH0831170A (ja) * 1994-07-11 1996-02-02 Hitachi Ltd 半導体集積回路装置
KR20010002766A (ko) * 1999-06-17 2001-01-15 윤종용 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535071B1 (ko) * 2002-11-07 2005-12-07 주식회사 하이닉스반도체 셀프 리프레쉬 장치
KR100798772B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
US7457185B2 (en) 2005-09-29 2008-11-25 Hynix Semiconductor Inc. Semiconductor memory device with advanced refresh control
KR100856069B1 (ko) * 2007-03-29 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
US7719916B2 (en) 2007-03-29 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
US9406358B1 (en) 2015-01-30 2016-08-02 SK Hynix Inc. Driving circuit and driving method using the same
US9502095B1 (en) 2015-06-12 2016-11-22 SK Hynix Inc. Memory system

Also Published As

Publication number Publication date
US20020191467A1 (en) 2002-12-19
DE10221651A1 (de) 2003-01-02
US6721223B2 (en) 2004-04-13
CN1392565A (zh) 2003-01-22
TWI224337B (en) 2004-11-21
JP2002373489A (ja) 2002-12-26

Similar Documents

Publication Publication Date Title
KR20030009125A (ko) 반도체 기억 장치
US6366515B2 (en) Semiconductor memory device
KR100474551B1 (ko) 셀프 리프레쉬 장치 및 방법
JP3607407B2 (ja) 半導体記憶装置
KR100443909B1 (ko) 반도체 메모리 장치의 부분 어레이 셀프 리플레쉬 동작을수행하기 위한 장치 및 방법
EP1113449B1 (en) Semiconductor memory device having row-related circuit operating at high speed
JP4707244B2 (ja) 半導体記憶装置および半導体装置
US6233181B1 (en) Semiconductor memory device with improved flexible redundancy scheme
US7394711B2 (en) Multi-port semiconductor memory device and method for accessing and refreshing the same
JPH09288614A (ja) 半導体集積回路装置、半導体記憶装置およびそのための制御回路
JP2002216471A (ja) 半導体記憶装置
JPH1166843A (ja) 半導体記憶装置
US7768858B2 (en) Refresh controlling circuit
US20040196719A1 (en) Semiconductor memory device having reduced current dissipation in data holding mode
JPH09180442A (ja) 揮発性メモリ装置及びそのリフレッシュ方法
JP4579247B2 (ja) 半導体メモリ
US20060171241A1 (en) Semiconductor memory device capable of selectively refreshing word lines
KR20180010805A (ko) 리프레쉬 제어 장치 및 이를 포함하는 메모리 장치
JP4804503B2 (ja) 半導体記憶装置
US11837276B2 (en) Apparatuses and methods for 1T and 2T memory cell architectures
JPH1153882A (ja) 半導体記憶装置
JP4326516B2 (ja) 半導体記憶装置およびダイナミック型半導体記憶装置
JP2011090778A (ja) 半導体記憶装置
JP2009295274A (ja) 半導体装置
JP2006040535A (ja) 半導体記憶装置およびダイナミック型半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee