TWI643199B - 輸出記憶體電路在自刷新模式的資訊的電路及其相關方法 - Google Patents

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Abstract

輸出記憶體電路在自刷新模式的資訊的電路包含一驅動器。該驅動器耦接於該記憶體電路內的一自刷新控制電路和一自刷新位址計數器，用以當一自刷新模式信號和一測試模式信號致能且該記憶體電路進入該自刷新模式時，驅動該記憶體電路內的複數個襯墊輸出對應該自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中該複數條字元線的每一字元線對應該複數個內部信號的一內部信號。

Description

輸出記憶體電路在自刷新模式的資訊的電路及其相關方法
本發明是有關於一種輸出記憶體電路在自刷新模式的資訊的電路及其相關方法，尤指一種利用該記憶體電路內的複數個在該記憶體電路進入該自刷新模式後不會輸出或接收該其他預定信號的襯墊輸出對應自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊的電路及其相關方法。
在記憶體電路進入自刷新模式(self-refresh mode)後，該記憶體電路將會自動依序根據該記憶體電路的內部信號對有關該內部信號的字元線上的記憶單元執行資料更新的動作。因為該記憶體電路是自動依序根據該內部信號對有關該內部信號的字元線上的記憶單元執行資料更新的動作，所以測試者並不知道有關該內部信號的字元線上的記憶單元是否被更新以及有關該內部信號的字元線的位址是否正確。因此，如果該記憶體電路離開該自刷新模式後故障，則該測試者將無法知道該記憶體電路是因執行該自刷新模式而故障或是其他原因而故障，導致該測試者無法輕易地排除該記憶體電路的故障。
本發明的一實施例提供一種輸出記憶體電路在自刷新模式(self-refresh mode)的資訊的電路。該電路包含一驅動器。該驅動器耦接於該記憶體電路內的一自刷新控制電路和一自刷新位址計數器，用以當一自刷新模式信號和一測試模式信號致能且該記憶體電路進入該自刷新模式時，驅動該記憶體電路內的複數個襯墊輸出對應該自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中該複數條字元線的每一字元線對應該複數個內部信號的一內部信號。
本發明的另一實施例提供一種用於輸出記憶體電路在自刷新模式的資訊的方法，其中應用於該方法的電路包含一驅動器。該方法包含致能一自刷新模式信號和一測試模式信號；及當該自刷新模式信號和該測試模式信號致能且該記憶體電路進入該自刷新模式時，該驅動器驅動該記憶體電路內的複數個襯墊輸出對應該自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中該複數條字元線的每一字元線對應該複數個內部信號的一內部信號。
本發明的另一實施例提供一種能輸出自刷新模式的資訊的記憶體電路。該記憶體電路包含一自刷新控制電路、一自刷新位址計數器、一內部信號襯墊、至少一位址資訊襯墊及一驅動器，其中該驅動器包含一內部信號驅動電路和至少一位址資訊驅動電路。該自刷新控制電路是用以根據一自刷新模式信號，產生對應該自刷新模式信號的複數個內部信號。該自刷新位址計數器是用以根據該複數個內部信號中一內部信號，對應地產生一位址計數。該驅動器耦接於該自刷新控制電路、該自刷新位址計數器、該內部信號襯墊與該至少一位址資訊襯墊，該內部信號驅動電路耦接該內部信號襯墊，以及該至少一位址資訊驅動電路耦接該至少一位址資訊襯墊。該內部信號驅動電路輸出該內部信號至該內部信號襯墊，以及該位址資訊驅動電路輸出該位址計數至該至少一位址資訊襯墊。
本發明所提供的輸出該記憶體電路在該自刷新模式的資訊的電路及其相關方法是當該使用者致能該致能自刷新模式信號和該測試模式信號後，利用該驅動器驅動該記憶體電路內的複數個襯墊輸出對應自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中當該記憶體電路進入該自刷新模式後，該複數個襯墊不會輸出或接收該其他預定信號。因為該測試者可根據該複數個襯墊的輸出得到有關該複數個內部信號的資訊和該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，所以當該記憶體電路離開該自刷新模式後故障，該測試者將可根據有關該複數個內部信號的資訊和該複數條字元線的位址的資訊，知道該記憶體電路是因該記憶體電路的自刷新錯誤而故障或是其他原因而故障。因此，相較於現有技術，該測試者較容易排除該記憶體電路的故障。
請參照第1圖，第1圖是本發明的第一實施例說明一種輸出記憶體電路在自刷新模式(self-refresh mode)的資訊的電路100的示意圖，如第1圖所示，電路100包含一驅動器102，其中驅動器102耦接於該記憶體電路內的一自刷新控制電路104和一自刷新位址計數器106，自刷新位址計數器106耦接自刷新控制電路104，以及一解碼器108耦接於自刷新控制電路104和自刷新位址計數器106。
請參照第2圖，第2圖是說明該記憶體電路進入該自刷新模式後，自刷新控制電路104產生對應一自刷新模式信號SRMS的複數個內部信號的示意圖。如第2圖所示，當一測試者致能自刷新模式信號SRMS時，該記憶體電路將會根據自刷新模式信號SRMS進入該自刷新模式且自刷新控制電路104也會根據自刷新模式信號SRMS產生對應自刷新模式信號SRMS的致能期間IT的複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1，其中n為一正整數。如第1圖所示，自刷新位址計數器106可根據複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1計數，並輸出一位址計數AC至解碼器108，其中位址計數AC是由複數個位元所表示，例如位址計數AC是由8個位元B0-B7所表示。但本發明並不受限於位址計數AC是由8個位元B0-B7所表示。然後，解碼器108即可根據位址計數AC，解碼出對應複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1的複數條字元線的位址(例如字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1的位址)，其中複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1的每一內部信號對應複數條字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1的一字元線。然後該記憶體電路即可依序對該記憶體電路內複數條字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1上的記憶單元執行資料更新的動作。因此，當該記憶體電路根據自刷新模式信號SRMS進入該自刷新模式後，該記憶體電路是依序根據複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1對該記憶體電路內對應複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1的複數條字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1上的記憶單元執行資料更新的動作。另外，在本發明的一實施例中，複數條字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1是對應該記憶體電路內的一記憶區塊(bank)。但在本發明的另一實施例中，複數條字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1是對應該記憶體電路內的複數個記憶區塊，所以該記憶體電路可分別根據內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1，對對應該記憶體電路內的複數個記憶區塊的字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1上的記憶單元執行資料更新的動作。
另外，如第2圖所示，在自刷新模式信號SRMS去能時，自刷新控制電路104產生了一內部信號ISn+2。但因為內部信號ISn+2並不是完全在自刷新模式信號SRMS的致能期間IT內，所以該記憶體電路通常忽略內部信號ISn+2。也就是說如果該記憶體電路忽略內部信號ISn+2，則在自刷新模式信號SRMS在一時間點T1重新被致能後，因為在自刷新模式信號SRMS致能期間IT，該記憶體電路最後是對該記憶體電路內的字元線WLn+1上的記憶單元執行資料更新的動作，所以在自刷新模式信號SRMS在時間點T1重新被致能後，自刷新控制電路104將會再次產生內部信號ISn+2。因此，在自刷新模式信號SRMS在時間點T1重新被致能後，該記憶體電路將會從該記憶體電路內的字元線WLn+2上的記憶單元開始執行資料更新的動作。另外，如第2圖所示，複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1中的每兩個相鄰內部信號之間存在一時間間隔T(由該記憶體電路內的一振盪器控制)，且自刷新控制電路104是自刷新模式信號SRMS致能後一預定時間間隔PT產生內部信號IS0，其中預定時間間隔PT和時間間隔T可相同或是不同。
然而如第3圖所示，如果該記憶體電路沒有忽略內部信號ISn+2，則在自刷新模式信號SRMS重新在時間點T1致能後，因為在自刷新模式信號SRMS的致能期間IT，該記憶體電路最後是對該記憶體電路內的字元線WLn+2(對應內部信號ISn+2)上的記憶單元執行資料更新的動作，所以在自刷新模式信號SRMS重新在時間點T1致能後，自刷新控制電路104將會產生一內部信號ISn+3以接續內部信號ISn+2。因此，在自刷新模式信號SRMS在時間點T1重新被致能後，該記憶體電路將會從該記憶體電路內的字元線WLn+3上的記憶單元開始執行資料更新的動作。
請參照第4-6圖，第4-6圖是說明記憶體電路進入該自刷新模式後，該記憶體電路出現自刷新錯誤的示意圖。如第4圖所示，在該記憶體電路進入該自刷新模式後，該記憶體電路在自刷新模式信號SRMS的致能期間IT內依序根據內部信號IS0、IS1、IS3、…、ISn、ISn+1對該記憶體電路內對應內部信號IS0、IS1、IS3、…、ISn、ISn+1的字元線WL0、WL1、WL3、…、WLn、WLn+1上的記憶單元執行資料更新的動作。因為該記憶體電路進入該自刷新模式後，該記憶體電路應該依序對該記憶體電路內字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1上的記憶單元執行資料更新的動作，所以由第4圖很明顯地可知，該記憶體電路進入該自刷新模式後，自刷新控制電路104並未產生內部信號IS2，導致該記憶體電路並未對該記憶體電路內字元線WL2上的記憶單元執行資料更新的動作，亦即該記憶體電路出現該自刷新錯誤。
如第5圖所示，在該記憶體電路進入該自刷新模式後，該記憶體電路在自刷新模式信號SRMS的致能期間IT內依序根據內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1對該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1的字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1上的記憶單元執行資料更新的動作。因為在自刷新模式信號SRMS致能期間IT，該記憶體電路最後是對該記憶體電路內的字元線WLn+1上的記憶單元執行資料更新的動作，所以在自刷新模式信號SRMS在時間點T1重新被致能後，自刷新控制電路104應該產生內部信號ISn+2以使該記憶體電路從該記憶體電路內的字元線WLn+2上的記憶單元開始執行資料更新的動作。然而由第5圖很明顯地可知，在自刷新模式信號SRMS在時間點T1重新被致能後，自刷新控制電路104是產生內部信號ISn+3，所以該記憶體電路是從該記憶體電路內的字元線WLn+3上的記憶單元開始執行資料更新的動作而不是從該記憶體電路內的字元線WLn+2上的記憶單元開始執行資料更新的動作，導致該記憶體電路出現該自刷新錯誤。
如第6圖所示，在該記憶體電路進入該自刷新模式後，該記憶體電路在自刷新模式信號SRMS的致能期間IT內依序根據內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、一外部信號IEXT對該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1和外部信號IEXT的字元線WL0、WL1、WL2、WL3、…、WLn、WLn+1、Wm上的記憶單元執行資料更新的動作，其中m為一正整數， m不等於0、1、2、3、…、n、n+1，以及該測試者當下利用外部信號IEXT在該記憶體電路內的字元線Wm上的記憶單元執行一預定功能(其中該預定功能並非對字元線Wm上的記憶單元執行資料更新的動作)。由第6圖很明顯地可知，在自刷新控制電路104所產生的內部信號ISn+2和內部信號ISn+3之間，該記憶體電路另外根據外部信號IEXT對該記憶體電路內對應外部信號IEXT的字元線Wm上的記憶單元執行資料更新的動作，但是因為外部信號IEXT並非用以對字元線Wm上的記憶單元執行資料更新的動作，所以該記憶體電路出現該自刷新錯誤。
請參照第7圖，第7圖是說明驅動器102內的一驅動單元7022的示意圖，其中驅動單元7022包含一第一反及閘70222、一反相器70224、一第二反及閘70226、一反或閘70228、一P型金氧半電晶體70230和一N型金氧半電晶體70232，以及第一反及閘70222、反相器70224、第二反及閘70226、反或閘70228、P型金氧半電晶體70230和N型金氧半電晶體70232之間的耦接關係可參照第7圖，在此不再贅述。另外，驅動單元7022耦接該記憶體電路的一襯墊702。如第7圖所示，驅動單元7022(也就是一內部信號驅動電路)是用以當該測試者致能自刷新模式信號SRMS和一測試模式信號TMS(亦即該記憶體電路進入該自刷新模式)時，驅動襯墊702(也就是一內部信號襯墊)依序輸出複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊。例如，當自刷新模式信號SRMS和測試模式信號TMS致能(亦即自刷新模式信號SRMS和測試模式信號TMS為邏輯高電位)時，如果自刷新控制電路104產生內部信號IS0(其中內部信號IS0具有邏輯高電位)，則P型金氧半電晶體70230開啟以及N型金氧半電晶體70232關閉，導致襯墊702輸出對應內部信號IS0的資訊。另外，如果自刷新控制電路104沒有產生內部信號IS0，則P型金氧半電晶體70230關閉以及N型金氧半電晶體70232開啟，導致襯墊702沒有輸出對應內部信號IS0的資訊。另外，因為位址計數AC是由8個位元B0-B7所表示，所以驅動器102是利用8個驅動單元7024-7038(也就是位址資訊驅動電路)以輸出位址計數AC，也就是說驅動單元7024-7038分別用以輸出8個位元B0-B7，其中驅動單元7024-7038的每一驅動單元的電路架構和驅動單元7022的電路架構相同，在此不再贅述。另外，如第7圖所示，驅動單元7024-7038分別耦接該記憶體電路的襯墊704-718(也就是位址資訊襯墊)。因此，當自刷新模式信號SRMS和測試模式信號TMS致能時，如果自刷新控制電路104產生內部信號IS0(此時位址計數AC為“0”、“0”、“0”、“0”、“0”、“0”、“0”、“0”)，則襯墊704-718的輸出分別為“0”、“0”、“0”、“0”、“0”、“0”、“0”、“0” (對應內部信號IS0的字元線WL0的位址的資訊)，其中“0”表邏輯低電位。也就是說該測試者即可根據襯墊702-718的輸出得到有關內部信號IS0的資訊和該記憶體電路內對應內部信號IS0的字元線WL0的位址的資訊(也就是“0”、“0”、“0”、“0”、“0”、“0”、“0”、“0”)。另外，該測試者也可根據襯墊702-718的輸出得到有關內部信號IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL1、WL2、WL3、…、WLn、WLn+1、…的資訊。另外，當該記憶體電路離開該自刷新模式後，襯墊702-718是用以輸出或接收其他預定信號，而不是用以輸出有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊，也就是說當該記憶體電路進入該自刷新模式後，如果襯墊702-718不是用以輸出有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊，則襯墊702-718也不會輸出或接收該其他預定信號。
因為該測試者可根據襯墊702-718的輸出得到有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊，所以當該記憶體電路離開該自刷新模式後故障，該測試者將可根據有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊，知道該記憶體電路是因如第4-6圖所示的自刷新錯誤而故障或是其他原因而故障。因此，相較於現有技術，該測試者較容易排除該記憶體電路的故障。
另外，本發明並不受限於驅動單元7022的電路架構，亦即只要當自刷新模式信號SRMS和測試模式信號TMS致能(亦即自刷新模式信號SRMS和測試模式信號TMS為邏輯高電位)時，任何可輸出複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊的電路都落入本發明的範圍。另外，在本發明的另一實施例中，電路100包含驅動器102、自刷新控制電路104、自刷新位址計數器106和襯墊702-718。
請參照第1、4-8圖，第8圖是本發明的第二實施例說明一種用於輸出記憶體電路在自刷新模式的資訊的方法的流程圖。第8圖的方法是利用第1圖的電路100說明，詳細步驟如下：
步驟800： 開始；
步驟802： 致能自刷新模式信號SRMS和測試模式信號TMS；
步驟804： 驅動器102驅動該記憶體電路內的複數個襯墊輸出對應自刷新模式信號SRMS的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊；
步驟806： 結束。
在步驟804中，如第7圖所示，驅動單元7022是用以當該測試者致能自刷新模式信號SRMS和測試模式信號TMS(亦即該記憶體電路進入該自刷新模式)時，驅動襯墊702依序輸出複數個內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊。例如，當自刷新模式信號SRMS和測試模式信號TMS致能(亦即自刷新模式信號SRMS和測試模式信號TMS為邏輯高電位)時，如果自刷新控制電路104產生內部信號IS0(其中內部信號IS0具有邏輯高電位)，則P型金氧半電晶體70230開啟以及N型金氧半電晶體70232關閉，導致襯墊702輸出對應內部信號IS0的資訊。另外，如果自刷新控制電路104沒有產生內部信號IS0，則P型金氧半電晶體70230關閉以及N型金氧半電晶體70232開啟，導致襯墊702沒有輸出對應內部信號IS0的資訊。另外，因為位址計數AC是由8個位元B0-B7所表示，所以驅動器102是利用8個驅動單元7024-7038以輸出位址計數AC的資訊，也就是說驅動單元7024-7038分別用以輸出8個位元B0-B7的資訊，其中驅動單元7024-7038的每一驅動單元7024-7038的電路架構和驅動單元7022的電路架構相同，在此不再贅述。另外，如第7圖所示，驅動單元7024-7038分別耦接該記憶體電路的襯墊704-718。因此，當自刷新模式信號SRMS和測試模式信號TMS致能時，該測試者可根據襯墊702-718的輸出得到有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊。
因為該測試者可根據襯墊702-718的輸出得到有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊，所以當該記憶體電路離開該自刷新模式後故障，該測試者將可根據有關內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的資訊和該記憶體電路內對應內部信號IS0、IS1、IS2、IS3、…、ISn、ISn+1、…的複數條字元線的位址WL0、WL1、WL2、WL3、…、WLn、WLn+1、…的資訊，知道該記憶體電路是因如第4-6圖所示的自刷新錯誤而故障或是其他原因而故障。因此，相較於現有技術，該測試者較容易排除該記憶體電路的故障。
綜上所述，本發明所提供的輸出該記憶體電路在該自刷新模式的資訊的電路及其相關方法是當該使用者致能該致能自刷新模式信號和該測試模式信號後，利用該驅動器驅動該記憶體電路內的複數個襯墊輸出對應自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中當該記憶體電路進入該自刷新模式後，該複數個襯墊不會輸出或接收該其他預定信號。因為該測試者可根據該複數個襯墊的輸出得到有關該複數個內部信號的資訊和該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，所以當該記憶體電路離開該自刷新模式後故障，該測試者將可根據有關該複數個內部信號的資訊和該複數條字元線的位址的資訊，知道該記憶體電路是因該記憶體電路的自刷新錯誤而故障或是其他原因而故障。因此，相較於現有技術，該測試者較容易排除該記憶體電路的故障。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧電路
102‧‧‧驅動器
104‧‧‧自刷新控制電路
106‧‧‧自刷新位址計數器
108‧‧‧解碼器
702-718‧‧‧襯墊
7022-7038‧‧‧驅動單元
70222‧‧‧第一反及閘
70224‧‧‧反相器
70226‧‧‧第二反及閘
70228‧‧‧反或閘
70230‧‧‧P型金氧半電晶體
70232‧‧‧N型金氧半電晶體
AC‧‧‧位址計數
B0、B7‧‧‧位元
IS0、IS1、IS2、IS3、ISn、ISn+1、ISn+2、ISn+3‧‧‧內部信號
IEXT‧‧‧外部信號
IT‧‧‧致能期間
PT‧‧‧預定時間間隔
SRMS‧‧‧自刷新模式信號
TMS‧‧‧測試模式信號
T1‧‧‧時間點
T‧‧‧時間間隔
WL0、WL1、WL2、WL3、WLn、WLn+1、WLn+2、WLn+3、WLm‧‧‧字元線
800-806‧‧‧步驟
第1圖是本發明的第一實施例說明一種輸出記憶體電路在自刷新模式的資訊的電路的示意圖。 第2-3圖是說明該記憶體電路進入該自刷新模式後，自刷新控制電路產生對應自刷新模式信號的複數個內部信號的示意圖。 第4-6圖是說明記憶體電路進入該自刷新模式後，該記憶體電路出現自刷新錯誤的示意圖。 第7圖是說明驅動器內的驅動單元的示意圖。 第8圖是本發明的第二實施例說明一種用於輸出記憶體電路在自刷新模式的資訊的方法的流程圖。

Claims (15)

  1. 一種輸出記憶體電路在自刷新模式(self-refresh mode)的資訊的電路，包含： 一驅動器，耦接於該記憶體電路內的一自刷新控制電路和一自刷新位址計數器，用以當一自刷新模式信號和一測試模式信號致能且該記憶體電路進入該自刷新模式時，驅動該記憶體電路內的複數個襯墊輸出對應該自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中該複數條字元線的每一字元線對應該複數個內部信號的一內部信號。
  2. 如請求項1所述的電路，其中在該記憶體電路離開該自刷新模式後，該複數個襯墊是用以輸出或接收其他預定信號。
  3. 如請求項1所述的電路，其中該複數條字元線是對應該記憶體電路內的一記憶區塊(bank)或對應該記憶體電路內的複數個記憶區塊。
  4. 如請求項1所述的電路，其中在該記憶體電路進入該自刷新模式後，該記憶體電路是依序根據該複數個內部信號對該複數條字元線上的記憶單元執行資料更新的動作。
  5. 如請求項1所述的電路，其中該自刷新控制電路根據該自刷新模式信號，產生該複數個內部信號。
  6. 如請求項1所述的電路，其中該自刷新位址計數器根據該複數個內部信號中的一內部信號計數，並對應地產生一位址計數，以及該驅動器輸出該位址計數，其中該位址計數對應該複數條字元線中的一字元線的位址。
  7. 一種用於輸出記憶體電路在自刷新模式的資訊的方法，其中應用於該方法的電路包含一驅動器，該方法包含： 致能一自刷新模式信號和一測試模式信號；及 當該自刷新模式信號和該測試模式信號致能且該記憶體電路進入該自刷新模式時，該驅動器驅動該記憶體電路內的複數個襯墊輸出對應該自刷新模式信號的複數個內部信號的資訊，以及輸出該記憶體電路內對應該複數個內部信號的複數條字元線的位址的資訊，其中該複數條字元線的每一字元線對應該複數個內部信號的一內部信號。
  8. 如請求項7所述的方法，其中在該記憶體電路離開該自刷新模式後，該複數個襯墊是用以輸出或接收其他預定信號。
  9. 如請求項7所述的方法，其中該複數條字元線是對應該記憶體電路內的一記憶區塊或對應該記憶體電路內的複數個記憶區塊。
  10. 如請求項7所述的方法，其中在該記憶體電路進入該自刷新模式後，該記憶體電路是依序根據該複數個內部信號對該複數條字元線上的記憶單元執行資料更新的動作。
  11. 如請求項7所述的方法，其中該複數個內部信號是由該記憶體電路內的自刷新控制電路根據該自刷新模式信號所產生。
  12. 如請求項7所述的方法，其中該記憶體電路內的自刷新位址計數器根據該複數個內部信號中的一內部信號計數，並對應地產生一位址計數，以及該驅動器輸出該位址計數，其中該位址計數對應該複數條字元線中的一字元線的位址。
  13. 一種能輸出自刷新模式的資訊的記憶體電路，包含： 一自刷新控制電路，用以根據一自刷新模式信號，產生對應該自刷新模式信號的複數個內部信號； 一自刷新位址計數器，用以根據該複數個內部信號中一內部信號，對應地產生一位址計數； 一內部信號襯墊； 至少一位址資訊襯墊；及 一驅動器，耦接於該自刷新控制電路、該自刷新位址計數器、該內部信號襯墊與該至少一位址資訊襯墊，該驅動器包含: 一內部信號驅動電路，耦接該內部信號襯墊；及 至少一位址資訊驅動電路，耦接該至少一位址資訊襯墊； 其中該內部信號驅動電路輸出該內部信號至該內部信號襯墊，以及該至少一位址資訊驅動電路輸出該位址計數至該至少一位址資訊襯墊。
  14. 如請求項13所述的記憶體電路，其中該複數個內部信號對應該記憶體電路內的複數條字元線。
  15. 如請求項14所述的記憶體電路，其中該位址計數對應該複數條字元線中的一字元線的位址。
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