JP3353255B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP3353255B2 JP3353255B2 JP17427193A JP17427193A JP3353255B2 JP 3353255 B2 JP3353255 B2 JP 3353255B2 JP 17427193 A JP17427193 A JP 17427193A JP 17427193 A JP17427193 A JP 17427193A JP 3353255 B2 JP3353255 B2 JP 3353255B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- phase
- comparator
- signal
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は例えばメモリ等のＩＣ
を試験するＩＣ試験装置に関する。
を試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】図５にＩＣ試験装置の概略の構造を示
す。図中ＰＧはパターン発生器を示す。このパターン発
生器ＰＧから試験パターン信号と期待値パターン信号と
が出力される。試験パターン信号はテストヘッドＴＨに
設けられたドライバＤＲとケーブルＫＢを通じてパフォ
ーマンスボードＰＦに装着された被試験素子ＤＵＴの一
つの入力端子に与えられる。
す。図中ＰＧはパターン発生器を示す。このパターン発
生器ＰＧから試験パターン信号と期待値パターン信号と
が出力される。試験パターン信号はテストヘッドＴＨに
設けられたドライバＤＲとケーブルＫＢを通じてパフォ
ーマンスボードＰＦに装着された被試験素子ＤＵＴの一
つの入力端子に与えられる。
【０００３】被試験素子ＤＵＴの入力端子は出力端子に
切替られ、出力端子に切替られているタイミングで、応
答出力信号ＯＵＴを出力し、ケーブルＫＢを通じてテス
トヘッドＴＨに搭載されている比較器ＣＰに入力され
る。比較器ＣＰは応答出力信号のレベルが規定のＨ論理
レベル及びＬ論理レベルを持っているか否かを判定す
る。つまりタイミング発生器ＴＧから与えられるストロ
ーブパルスＳＴＲＢの供給タイミング毎に被試験素子Ｄ
ＵＴが出力した応答出力信号の論理を判定して読込み、
その論理値を論理比較器ＤＣに入力する。
切替られ、出力端子に切替られているタイミングで、応
答出力信号ＯＵＴを出力し、ケーブルＫＢを通じてテス
トヘッドＴＨに搭載されている比較器ＣＰに入力され
る。比較器ＣＰは応答出力信号のレベルが規定のＨ論理
レベル及びＬ論理レベルを持っているか否かを判定す
る。つまりタイミング発生器ＴＧから与えられるストロ
ーブパルスＳＴＲＢの供給タイミング毎に被試験素子Ｄ
ＵＴが出力した応答出力信号の論理を判定して読込み、
その論理値を論理比較器ＤＣに入力する。
【０００４】論理比較器ＤＣでは比較器ＣＰから入力さ
れる応答出力信号の論理とパターン発生器ＰＧから出力
される期待値パターン信号とを比較し、不一致が発生す
るか否かを監視する。不一致が検出された場合は、不良
解析メモリＦＭにその不一致が発生したアドレス（被試
験素子ＤＵＴ内のアドレスと同一）に不良を表わす例え
ばＨ論理を書込む。
れる応答出力信号の論理とパターン発生器ＰＧから出力
される期待値パターン信号とを比較し、不一致が発生す
るか否かを監視する。不一致が検出された場合は、不良
解析メモリＦＭにその不一致が発生したアドレス（被試
験素子ＤＵＴ内のアドレスと同一）に不良を表わす例え
ばＨ論理を書込む。
【０００５】図６に論理比較器ＤＣの内部構成を示す。
論理比較器ＤＣはインターリーブ方式により期待値パタ
ーン信号ＰＢと被試験素子ＤＵＴの応答出力信号ＯＵＴ
を多相の低速信号に変換し、この多相の低速信号同士で
時間的に余裕を持たせてディジタル比較を行なう構造と
される。４及び５は分相回路を示す。この例では３相の
インターリーブ方式を採った場合を示す。分相回路４及
び５は３進カウンタＣＯＮと、３個のフリップフロップ
ＦＦ1 、ＦＦ2 、ＦＦ3 とによって構成される。
論理比較器ＤＣはインターリーブ方式により期待値パタ
ーン信号ＰＢと被試験素子ＤＵＴの応答出力信号ＯＵＴ
を多相の低速信号に変換し、この多相の低速信号同士で
時間的に余裕を持たせてディジタル比較を行なう構造と
される。４及び５は分相回路を示す。この例では３相の
インターリーブ方式を採った場合を示す。分相回路４及
び５は３進カウンタＣＯＮと、３個のフリップフロップ
ＦＦ1 、ＦＦ2 、ＦＦ3 とによって構成される。
【０００６】分相回路４は期待値パターン信号ＰＢを低
速の多相信号に変換する。このため３個のフリップフロ
ップＦＦ1 〜ＦＦ3 の各入力端子に期待値パターン信号
ＰＢを与え、クロック入力端子にカウンタＣＯＮからク
ロックＳＮＣを３相のパルスに変換した各相のパルス信
号を与え、３相のパルス信号の各相の例えば立上りエッ
ジによりフリップフロップＦＦ1 〜ＦＦ3 に与えている
期待値パターン信号ＰＢの各論理値を読込む。この結果
として、各フリップフロップＦＦ1 〜ＦＦ3 の各出力に
は図７Ｃに示す３相に分相された低速の期待値パターン
信号ＰＢ1 ，ＰＢ2 ，ＰＢ3 が出力される。
速の多相信号に変換する。このため３個のフリップフロ
ップＦＦ1 〜ＦＦ3 の各入力端子に期待値パターン信号
ＰＢを与え、クロック入力端子にカウンタＣＯＮからク
ロックＳＮＣを３相のパルスに変換した各相のパルス信
号を与え、３相のパルス信号の各相の例えば立上りエッ
ジによりフリップフロップＦＦ1 〜ＦＦ3 に与えている
期待値パターン信号ＰＢの各論理値を読込む。この結果
として、各フリップフロップＦＦ1 〜ＦＦ3 の各出力に
は図７Ｃに示す３相に分相された低速の期待値パターン
信号ＰＢ1 ，ＰＢ2 ，ＰＢ3 が出力される。
【０００７】分相回路５では３個のフリップフロップＦ
Ｆ1 〜ＦＦ3 の各入力端子に被試験素子ＤＵＴの応答出
力信号ＯＵＴを与え、カウンタＣＯＮでストローブパル
スＳＴＲＢを３相のパルスに分相し、この３相に分相し
たストローブパルスＳＴＲＢをフリップフロップＦＦ1
〜ＦＦ3 の各クロック入力端子に与え、各相のパルスの
立上りエッジで応答出力信号ＯＵＴを各フリップフロッ
プＦＦ1 〜ＦＦ3 に読込む。この結果として各フリップ
フロップＦＦ1 〜ＦＦ3 から図７Ｆに示す３相に分相さ
れた低速の応答出力信号ＯＵＴ1 ，ＯＵＴ2 ，ＯＵＴ3
が出力される。
Ｆ1 〜ＦＦ3 の各入力端子に被試験素子ＤＵＴの応答出
力信号ＯＵＴを与え、カウンタＣＯＮでストローブパル
スＳＴＲＢを３相のパルスに分相し、この３相に分相し
たストローブパルスＳＴＲＢをフリップフロップＦＦ1
〜ＦＦ3 の各クロック入力端子に与え、各相のパルスの
立上りエッジで応答出力信号ＯＵＴを各フリップフロッ
プＦＦ1 〜ＦＦ3 に読込む。この結果として各フリップ
フロップＦＦ1 〜ＦＦ3 から図７Ｆに示す３相に分相さ
れた低速の応答出力信号ＯＵＴ1 ，ＯＵＴ2 ，ＯＵＴ3
が出力される。
【０００８】これらの各低速の期待値パターン信号ＰＢ
1 〜ＰＢ3 と応答出力信号ＯＵＴ1〜ＯＵＴ3 はそれぞ
れ１相ずつ１つのディジタル比較器６1 ，６2 ，６3 に
入力され、各ディジタル比較器６1 ，６2 ，６3 で期待
値パターン信号ＰＢと応答出力信号ＯＵＴとを比較す
る。ディジタル比較器６の比較結果は多重化回路７で多
重化され、図７Ｇに示す元の高速信号に戻され、整時回
路８を通じて不良解析メモリＦＭに与えられ、書込が行
なわれる。図７Ｈは整時回路８においてクロックＳＮＣ
で整時されて１クロック分遅延されて出力される様子を
示している。
1 〜ＰＢ3 と応答出力信号ＯＵＴ1〜ＯＵＴ3 はそれぞ
れ１相ずつ１つのディジタル比較器６1 ，６2 ，６3 に
入力され、各ディジタル比較器６1 ，６2 ，６3 で期待
値パターン信号ＰＢと応答出力信号ＯＵＴとを比較す
る。ディジタル比較器６の比較結果は多重化回路７で多
重化され、図７Ｇに示す元の高速信号に戻され、整時回
路８を通じて不良解析メモリＦＭに与えられ、書込が行
なわれる。図７Ｈは整時回路８においてクロックＳＮＣ
で整時されて１クロック分遅延されて出力される様子を
示している。
【０００９】被試験素子ＤＵＴの良否を試験する項目に
は応答速度の速い、遅いを仕分けする項目がある。被試
験素子ＤＵＴの応答速度を測定するにはストローブパル
スＳＴＲＢの位相を順次ずらし被試験素子ＤＵＴの応答
出力信号ＯＵＴがどのようなタイミングで立上り、立下
っているかを波形として観測しなければならない。この
ような要求に対し従来よりＩＣテスタには波形観測モー
ドが用意されている。
は応答速度の速い、遅いを仕分けする項目がある。被試
験素子ＤＵＴの応答速度を測定するにはストローブパル
スＳＴＲＢの位相を順次ずらし被試験素子ＤＵＴの応答
出力信号ＯＵＴがどのようなタイミングで立上り、立下
っているかを波形として観測しなければならない。この
ような要求に対し従来よりＩＣテスタには波形観測モー
ドが用意されている。
【００１０】この波形観測モードではストローブパルス
ＳＴＲＢの位相を順次移動させ、各移動点毎に論理比較
結果を不良解析メモリに取込み、不良解析メモリＦＭに
取込んだ正常と不良の境界から被試験素子ＤＵＴの応答
出力信号ＯＵＴの波形を再現させる方法を用いている。
この方法を採る理由はパフォーマンスボードには波形観
測用のオシログラフを直接接続できないからである。
ＳＴＲＢの位相を順次移動させ、各移動点毎に論理比較
結果を不良解析メモリに取込み、不良解析メモリＦＭに
取込んだ正常と不良の境界から被試験素子ＤＵＴの応答
出力信号ＯＵＴの波形を再現させる方法を用いている。
この方法を採る理由はパフォーマンスボードには波形観
測用のオシログラフを直接接続できないからである。
【００１１】図８にその一例を示す。図８に示す○印は
論理比較結果が良の場合、×印は不良の場合を示す。こ
の論理判定の方法を以下に説明する。被試験素子ＤＵＴ
から同一波形の応答出力信号ＯＵＴを繰返し出力させ
る。比較器ＣＰの基準電圧ＶREF に応答出力信号ＯＵＴ
のＬ論理レベルより低い電圧Ｖ 1 を与える。この状態で
ストローブパルスＳＴＲＢを応答出力信号ＯＵＴが出力
される周期に同期して例えばタイミングをｔ1 〜ｔ256
まで変化させて比較器ＣＰにこの例では２５６回与え
る。基準電圧ＶREF が応答出力信号ＯＵＴのＬ論理レベ
ルよりマイナス側にあるＶ1 に設定した場合には比較器
ＣＰの比較出力は全てＬ論理となる。論理比較器ＤＣに
与える期待値パターン信号をＬ論理としておくことによ
り論理比較器６は良を表わすＬ論理（○印）を出力す
る。
論理比較結果が良の場合、×印は不良の場合を示す。こ
の論理判定の方法を以下に説明する。被試験素子ＤＵＴ
から同一波形の応答出力信号ＯＵＴを繰返し出力させ
る。比較器ＣＰの基準電圧ＶREF に応答出力信号ＯＵＴ
のＬ論理レベルより低い電圧Ｖ 1 を与える。この状態で
ストローブパルスＳＴＲＢを応答出力信号ＯＵＴが出力
される周期に同期して例えばタイミングをｔ1 〜ｔ256
まで変化させて比較器ＣＰにこの例では２５６回与え
る。基準電圧ＶREF が応答出力信号ＯＵＴのＬ論理レベ
ルよりマイナス側にあるＶ1 に設定した場合には比較器
ＣＰの比較出力は全てＬ論理となる。論理比較器ＤＣに
与える期待値パターン信号をＬ論理としておくことによ
り論理比較器６は良を表わすＬ論理（○印）を出力す
る。
【００１２】一方、基準電圧ＶREF を応答出力信号ＯＵ
ＴのＬ論理レベルより高く、Ｈ論理レベルより低い電圧
Ｖ2 ，Ｖ3 …Ｖ7 に設定した場合には、応答出力信号Ｏ
ＵＴがＬ論理レベルにある区間では比較器ＣＰの比較結
果はＨ論理となる。この結果論理比較器ＤＣは不一致を
検出し、Ｈ論理（×印）を出力する。応答出力信号ＯＵ
Ｔが基準電圧Ｖ2 ，Ｖ3 ，Ｖ4 …Ｖ7 を横切って基準電
圧Ｖ2 〜Ｖ7 より正側に出ると、その時点から比較器Ｃ
ＰはＬ論理を出力する。よって応答出力信号ＯＵＴが各
基準電圧Ｖ2 〜Ｖ7 より上に存在する区間では論理比較
器ＤＣは一致を表わすＬ論理（○印）を出力する。
ＴのＬ論理レベルより高く、Ｈ論理レベルより低い電圧
Ｖ2 ，Ｖ3 …Ｖ7 に設定した場合には、応答出力信号Ｏ
ＵＴがＬ論理レベルにある区間では比較器ＣＰの比較結
果はＨ論理となる。この結果論理比較器ＤＣは不一致を
検出し、Ｈ論理（×印）を出力する。応答出力信号ＯＵ
Ｔが基準電圧Ｖ2 ，Ｖ3 ，Ｖ4 …Ｖ7 を横切って基準電
圧Ｖ2 〜Ｖ7 より正側に出ると、その時点から比較器Ｃ
ＰはＬ論理を出力する。よって応答出力信号ＯＵＴが各
基準電圧Ｖ2 〜Ｖ7 より上に存在する区間では論理比較
器ＤＣは一致を表わすＬ論理（○印）を出力する。
【００１３】次に基準電圧ＶREF を応答出力信号ＯＵＴ
のＨ論理レベルより高い電圧Ｖ8 に設定した場合には、
全てのストローブのタイミングで比較器ＣＰはＨ論理を
出力し、論理比較器ＤＣは不一致を表わすＨ論理（×
印）を出力する。この操作を各基準電圧Ｖ1 〜Ｖ8 につ
いて各基準電圧Ｖ1 〜Ｖ8 毎に１本ずつ実行し、その都
度論理比較器ＤＣの比較結果をメモリに取込むことによ
り、応答出力信号ＯＵＴの波形データをメモリに記憶す
ることができる。この方法をシュムプロットと呼んでい
る。このシュムプロットにより応答出力信号ＯＵＴの立
上りと立下りを観測するには必ず２テスト周期２ｔ1 を
必要とし、ストローブパルスＳＴＲＢは必ずこの２テス
ト周期２ｔ1 内を可変範囲に設定されなければならな
い。
のＨ論理レベルより高い電圧Ｖ8 に設定した場合には、
全てのストローブのタイミングで比較器ＣＰはＨ論理を
出力し、論理比較器ＤＣは不一致を表わすＨ論理（×
印）を出力する。この操作を各基準電圧Ｖ1 〜Ｖ8 につ
いて各基準電圧Ｖ1 〜Ｖ8 毎に１本ずつ実行し、その都
度論理比較器ＤＣの比較結果をメモリに取込むことによ
り、応答出力信号ＯＵＴの波形データをメモリに記憶す
ることができる。この方法をシュムプロットと呼んでい
る。このシュムプロットにより応答出力信号ＯＵＴの立
上りと立下りを観測するには必ず２テスト周期２ｔ1 を
必要とし、ストローブパルスＳＴＲＢは必ずこの２テス
ト周期２ｔ1 内を可変範囲に設定されなければならな
い。
【００１４】低速の期待値パターン信号ＰＢ1 〜ＰＢ3
及び低速の応答出力信号ＯＵＴ1 〜ＯＵＴ3 は図７に示
したようにクロックＳＮＣの３倍の周期３ｔ（３テスト
周期）を持つ、３ｔ1 の周期内において、前半の２ｔ1
がストローブ設定範囲に当てられ、後部の１ｔ1 にディ
ジタル比較のタイミングとして利用される。
及び低速の応答出力信号ＯＵＴ1 〜ＯＵＴ3 は図７に示
したようにクロックＳＮＣの３倍の周期３ｔ（３テスト
周期）を持つ、３ｔ1 の周期内において、前半の２ｔ1
がストローブ設定範囲に当てられ、後部の１ｔ1 にディ
ジタル比較のタイミングとして利用される。
【００１５】
【発明が解決しようとする課題】図７Ｄに示した応答出
力信号ＯＵＴは期待値パターン信号ＰＢと同位相で描い
ているが、実際上はドライバＤＲからパフォーマンスボ
ードＰＦに伝播する時間と、パフォーマンスボードＰＦ
から比較器ＣＰに伝播する時間を加え合せた時間τ1 の
遅れが生じる。この遅れ時間τ1 が存在することにより
ストローブパルスＳＴＲＢの設定範囲が２ｔ1 −τ1 と
なり、２テスト周期２ｔ1 の全範囲をカバーできなくな
り、波形の一部が観測できなくなる不都合が生じる。
力信号ＯＵＴは期待値パターン信号ＰＢと同位相で描い
ているが、実際上はドライバＤＲからパフォーマンスボ
ードＰＦに伝播する時間と、パフォーマンスボードＰＦ
から比較器ＣＰに伝播する時間を加え合せた時間τ1 の
遅れが生じる。この遅れ時間τ1 が存在することにより
ストローブパルスＳＴＲＢの設定範囲が２ｔ1 −τ1 と
なり、２テスト周期２ｔ1 の全範囲をカバーできなくな
り、波形の一部が観測できなくなる不都合が生じる。
【００１６】つまり、被試験素子ＤＵＴの応答出力信号
が比較器ＣＰに時間τ1 だけ遅れて入力されるから、こ
れを打抜くためのストローブパルスＳＴＲＢも時間τ1
だけ遅延させなければならない。タイミング発生器ＴＧ
にはストローブパルスＳＴＲＢの位相を設定する手段が
設けられており、この設定手段によりタイミングオフセ
ットＴOFF ＝τ1 を設定する。ストローブパルスＳＴＲ
ＢにタイミングセットＴOFF を与えることにより、スト
ローブパルスＳＴＲＢはオフセット分ＴOFF の時間遅れ
て比較器ＣＰに与えられる。タイミングオフセットＴ
OFF の値は被試験素子ＤＵＴを搭載したパフォーマンス
ボードＰＦの種類によって変化し、その設定値はＩＣ試
験装置を利用する者がパフォーマンスボードＰＦを含む
遅延時間を実測して求め、その実測値に応じて利用者が
設定する。
が比較器ＣＰに時間τ1 だけ遅れて入力されるから、こ
れを打抜くためのストローブパルスＳＴＲＢも時間τ1
だけ遅延させなければならない。タイミング発生器ＴＧ
にはストローブパルスＳＴＲＢの位相を設定する手段が
設けられており、この設定手段によりタイミングオフセ
ットＴOFF ＝τ1 を設定する。ストローブパルスＳＴＲ
ＢにタイミングセットＴOFF を与えることにより、スト
ローブパルスＳＴＲＢはオフセット分ＴOFF の時間遅れ
て比較器ＣＰに与えられる。タイミングオフセットＴ
OFF の値は被試験素子ＤＵＴを搭載したパフォーマンス
ボードＰＦの種類によって変化し、その設定値はＩＣ試
験装置を利用する者がパフォーマンスボードＰＦを含む
遅延時間を実測して求め、その実測値に応じて利用者が
設定する。
【００１７】ストローブパルスＳＴＲＢがタイミングオ
フセットＴOFF によって遅れるから先に説明した波形観
測モードにおいて、ストローブパルスＳＴＲＢの位相を
変化させ応答出力信号ＯＵＴの波形を取込む範囲が２ｔ
1 −ＴOFF に制限されてしまう不都合が生じる。図７Ｊ
に示す遅延時間τ1 （タイミングオフセットＴOFF と同
じ）は１テスト周期ｔ1 に対し、τ1 ＜ｔ1 の関係の場
合を示しているが現実にはτ1 ＞ｔ1 の関係になる場合
が多い。τ1 ＞ｔ1 の関係になるとき、ストローブパル
スＳＴＲＢの可変範囲は１テスト周期ｔ1 より狭くな
る。この結果波形観測モードでは立上り部分か立下り部
分の何れか一方だけしか観測することができなくなる不
都合が生じる。
フセットＴOFF によって遅れるから先に説明した波形観
測モードにおいて、ストローブパルスＳＴＲＢの位相を
変化させ応答出力信号ＯＵＴの波形を取込む範囲が２ｔ
1 −ＴOFF に制限されてしまう不都合が生じる。図７Ｊ
に示す遅延時間τ1 （タイミングオフセットＴOFF と同
じ）は１テスト周期ｔ1 に対し、τ1 ＜ｔ1 の関係の場
合を示しているが現実にはτ1 ＞ｔ1 の関係になる場合
が多い。τ1 ＞ｔ1 の関係になるとき、ストローブパル
スＳＴＲＢの可変範囲は１テスト周期ｔ1 より狭くな
る。この結果波形観測モードでは立上り部分か立下り部
分の何れか一方だけしか観測することができなくなる不
都合が生じる。
【００１８】この発明の目的は遅延時間τ1 がテストサ
イクルの周期ｔ1 より長い場合でも波形観測モードにお
けるストローブパルスの可変範囲を最低限２テスト周期
を確保し、被試験素子の応答出力を立上り部分と立下り
部分の双方を確実に観測することができるＩＣ試験装置
を提供しようとするものである。
イクルの周期ｔ1 より長い場合でも波形観測モードにお
けるストローブパルスの可変範囲を最低限２テスト周期
を確保し、被試験素子の応答出力を立上り部分と立下り
部分の双方を確実に観測することができるＩＣ試験装置
を提供しようとするものである。
【００１９】
【課題を解決するための手段】この発明では論理比較器
に与える期待値パターン信号の供給路と、論理比較器に
基準タイミングを与えるクロックの供給路に１テスト周
期ｔ1 を１可変ステップとする可変遅延回路を設け、こ
の可変遅延回路によってテストヘッドとパフォーマンス
ボードを電気信号が往復する時間τ1 に含まれる周期ｔ
1 乃至その整数倍部分の遅延を与え、テスト周期ｔ1 以
下の端数部分は論理比較器のインターリーブを１相増加
して４相とし、低速多相信号の周期を４ｔ1 に拡大する
ことにより、周期４ｔ1 の中の頭部のｔ1 の期間をこの
端数部分に割当てる構造としたものである。
に与える期待値パターン信号の供給路と、論理比較器に
基準タイミングを与えるクロックの供給路に１テスト周
期ｔ1 を１可変ステップとする可変遅延回路を設け、こ
の可変遅延回路によってテストヘッドとパフォーマンス
ボードを電気信号が往復する時間τ1 に含まれる周期ｔ
1 乃至その整数倍部分の遅延を与え、テスト周期ｔ1 以
下の端数部分は論理比較器のインターリーブを１相増加
して４相とし、低速多相信号の周期を４ｔ1 に拡大する
ことにより、周期４ｔ1 の中の頭部のｔ1 の期間をこの
端数部分に割当てる構造としたものである。
【００２０】従ってこの発明によれば論理比較器を４相
のインターリーブ構造とすることにより低速多相信号の
周期をテスト周期ｔ1 の４倍の周期４ｔ1 とし、４ｔ1
内の頭部のｔ1 の周期部分で遅延時間τ1 内の周期ｔ1
の整数倍の時間ｍ・ｔ1 に対応する時間を除去した端数
の時間を割当、残りの３・ｔ1 内の２・ｔ1 の期間をス
トローブパルスの可変範囲に割当、最後のｔ1 の期間を
論理比較する期間に割当てることができる。
のインターリーブ構造とすることにより低速多相信号の
周期をテスト周期ｔ1 の４倍の周期４ｔ1 とし、４ｔ1
内の頭部のｔ1 の周期部分で遅延時間τ1 内の周期ｔ1
の整数倍の時間ｍ・ｔ1 に対応する時間を除去した端数
の時間を割当、残りの３・ｔ1 内の２・ｔ1 の期間をス
トローブパルスの可変範囲に割当、最後のｔ1 の期間を
論理比較する期間に割当てることができる。
【００２１】よってテストヘッドとパフォーマンスボー
ドとの間の遅延時間τ1 がテスト周期ｔ1 の整数倍以上
の時間であっても、可変遅延回路にテスト周期ｔ1 の整
数倍の遅延時間を与えることにより、残りは必ずテスト
周期ｔ1 より短かくなる。よってこの遅延時間の端数部
分は４相の低速多相信号の先頭の部分で吸収することが
でき、この結果ストローブパルスの可変範囲を必ずテス
ト周期ｔ1 の２周期分２ｔ1 を確保することができる。
ドとの間の遅延時間τ1 がテスト周期ｔ1 の整数倍以上
の時間であっても、可変遅延回路にテスト周期ｔ1 の整
数倍の遅延時間を与えることにより、残りは必ずテスト
周期ｔ1 より短かくなる。よってこの遅延時間の端数部
分は４相の低速多相信号の先頭の部分で吸収することが
でき、この結果ストローブパルスの可変範囲を必ずテス
ト周期ｔ1 の２周期分２ｔ1 を確保することができる。
【００２２】
【実施例】図１にこの発明の一実施例を示す。図６と対
応する部分には同一符号を付して示す。この発明では論
理比較器ＤＣに基準タイミングを与えるクロック供給路
１と、論理比較器ＤＣに期待値パターン信号を与える期
待値パターン信号を供給する期待値パターン信号供給路
２とに可変遅延回路３Ａ，３Ｂを設けた構造を特徴とす
るものである。これらの遅延回路３Ａ，３Ｂにドライバ
ＤＲから、パフォーマンスボードＰＦを経て比較器ＣＰ
に至る間の遅延時間τ1 に含まれるテスト周期ｔ1 の整
数倍の遅延時間ｍ・ｔ1 を与える。このためこの例では
フリップフロップＦＦを継続接続してシフトレジスタを
構成し、このシフトレジスタを構成するフリップフロッ
プＦＦの従続接続段数をマルチプレクサＭＵＸによって
選択し遅延量を可変できるように構成した場合を示す。
各フリップフロップＦＦを周期ｔ1 を持つクロックＳＵ
ＢＣＬＫで駆動することにより、フリップフロップＦＦ
を１段通す毎に遅延時間ｔ1 が得られる。
応する部分には同一符号を付して示す。この発明では論
理比較器ＤＣに基準タイミングを与えるクロック供給路
１と、論理比較器ＤＣに期待値パターン信号を与える期
待値パターン信号を供給する期待値パターン信号供給路
２とに可変遅延回路３Ａ，３Ｂを設けた構造を特徴とす
るものである。これらの遅延回路３Ａ，３Ｂにドライバ
ＤＲから、パフォーマンスボードＰＦを経て比較器ＣＰ
に至る間の遅延時間τ1 に含まれるテスト周期ｔ1 の整
数倍の遅延時間ｍ・ｔ1 を与える。このためこの例では
フリップフロップＦＦを継続接続してシフトレジスタを
構成し、このシフトレジスタを構成するフリップフロッ
プＦＦの従続接続段数をマルチプレクサＭＵＸによって
選択し遅延量を可変できるように構成した場合を示す。
各フリップフロップＦＦを周期ｔ1 を持つクロックＳＵ
ＢＣＬＫで駆動することにより、フリップフロップＦＦ
を１段通す毎に遅延時間ｔ1 が得られる。
【００２３】可変遅延回路３Ａにはタイミング発生器か
らＳＮＣ ＤＡＴＡが与えられる。このＳＮＣ ＤＡＴ
Ａは試験の開始時点で例えばＨ論理に立上り試験終了で
Ｌ論理に立下る論理信号である。タイミングオフセット
ＴOFF をＴOFF ＝０に設定した場合は可変遅延回路３Ａ
と３Ｂを構成するマルチプレクサＭＵＸは入力信号をそ
のまま選択して出力する。このため可変遅延回路３Ａの
出力は試験開始と同時にＨ論理に立上るから、アンドゲ
ードＡＮＤ1 とＡＮＤ2 は開に制御され１テスト周期ｔ
1 を持つＳＵＢＣＬＫが時間遅れなく基準クロックＳＮ
Ｃ（図２Ｂ）として分相回路４を構成するカウンタＣＯ
Ｎに入力される。
らＳＮＣ ＤＡＴＡが与えられる。このＳＮＣ ＤＡＴ
Ａは試験の開始時点で例えばＨ論理に立上り試験終了で
Ｌ論理に立下る論理信号である。タイミングオフセット
ＴOFF をＴOFF ＝０に設定した場合は可変遅延回路３Ａ
と３Ｂを構成するマルチプレクサＭＵＸは入力信号をそ
のまま選択して出力する。このため可変遅延回路３Ａの
出力は試験開始と同時にＨ論理に立上るから、アンドゲ
ードＡＮＤ1 とＡＮＤ2 は開に制御され１テスト周期ｔ
1 を持つＳＵＢＣＬＫが時間遅れなく基準クロックＳＮ
Ｃ（図２Ｂ）として分相回路４を構成するカウンタＣＯ
Ｎに入力される。
【００２４】また可変遅延回路３Ｂでは期待値パターン
信号ＰＢが遅延されることなく分相回路４に供給され、
各フリップフロップＦＦ1 〜ＦＦ4 のデータ入力端子に
与えられる。よって分相回路４から４テスト周期４ｔ1
の周期を持つ低速の４相信号が出力される。図２Ｃにそ
の中の１相分ＰＡＴ １を示す。一方分相回路５にはス
トローブパルスＳＴＲＢが供給される。この例ではタイ
ミングオフセットＴOFF をＴOFF ＝０に設定したからス
トローブパルスＳＴＲＢは図２Ｄに示すように、基準ク
ロックＳＮＣに対して時間遅れなく分相回路５を構成す
るカウンタＣＯＮに入力され４相のパルスに変換され、
フリップフロップＦＦ1 〜ＦＦ4 の各クロック入力端子
に与えられる。フリップフロップＦＦ1 〜ＦＦ4 の各デ
ータ入力端子には被試験素子ＤＵＴ（図１には示してい
ない）から出力される応答出力信号ＯＵＴが与えられる
から、この分相回路５の出力には応答出力信号ＯＵＴを
４相に分相した低速信号が出力される。図２Ｅにその中
の１相分ＳＨ／Ｌ １を示す。
信号ＰＢが遅延されることなく分相回路４に供給され、
各フリップフロップＦＦ1 〜ＦＦ4 のデータ入力端子に
与えられる。よって分相回路４から４テスト周期４ｔ1
の周期を持つ低速の４相信号が出力される。図２Ｃにそ
の中の１相分ＰＡＴ １を示す。一方分相回路５にはス
トローブパルスＳＴＲＢが供給される。この例ではタイ
ミングオフセットＴOFF をＴOFF ＝０に設定したからス
トローブパルスＳＴＲＢは図２Ｄに示すように、基準ク
ロックＳＮＣに対して時間遅れなく分相回路５を構成す
るカウンタＣＯＮに入力され４相のパルスに変換され、
フリップフロップＦＦ1 〜ＦＦ4 の各クロック入力端子
に与えられる。フリップフロップＦＦ1 〜ＦＦ4 の各デ
ータ入力端子には被試験素子ＤＵＴ（図１には示してい
ない）から出力される応答出力信号ＯＵＴが与えられる
から、この分相回路５の出力には応答出力信号ＯＵＴを
４相に分相した低速信号が出力される。図２Ｅにその中
の１相分ＳＨ／Ｌ １を示す。
【００２５】ディジタル比較器６では多相化された期待
値パターン信号ＰＡＴ１と応答出力信号ＳＨ／Ｌ １、
ＰＡＴ２とＳＨ／Ｌ ２、ＰＡＴ３とＳＨ／Ｌ ３、Ｐ
ＡＴ４とＳＨ／Ｌ ４とが比較される。比較のタイミン
グは４ｔ1 の期間中の最終期間に行なわれる。比較の結
果は多重化回路７で多重化される。図２Ｆに多重化回路
７の出力信号ＡＡを示す。この多重化された信号ＡＡは
遅延回路３Ｃで時間調整されて不良解析メモリＦＭに書
込まれる。
値パターン信号ＰＡＴ１と応答出力信号ＳＨ／Ｌ １、
ＰＡＴ２とＳＨ／Ｌ ２、ＰＡＴ３とＳＨ／Ｌ ３、Ｐ
ＡＴ４とＳＨ／Ｌ ４とが比較される。比較のタイミン
グは４ｔ1 の期間中の最終期間に行なわれる。比較の結
果は多重化回路７で多重化される。図２Ｆに多重化回路
７の出力信号ＡＡを示す。この多重化された信号ＡＡは
遅延回路３Ｃで時間調整されて不良解析メモリＦＭに書
込まれる。
【００２６】遅延回路３Ｃの遅延時間は前段側に設けた
可変遅延回路３Ａ，３Ｂの遅延時間に対して補数の関係
に選定する。つまり可変遅延回路３Ａ，３Ｂの遅延時間
Ｍと遅延回路３Ｃの遅延時間Ｎとの和が常に一定値Ｃと
なるＣ＝Ｍ＋Ｎに選定する。この例ではＣ＝２ｔ1 とし
た場合を示す。従って２ｔ1 ＝０＋Ｎであるから、遅延
回路３Ｃの遅延時間Ｎは２ｔ1 に選定される。このよう
に遅延時間を選定することにより、常時論理比較器ＣＤ
の遅延時間を一定に保つことができ、全ピンの論理比較
結果を同時に不良解析メモリＦＭに与えることができ
る。図２Ｇに遅延回路３Ｃで時間２ｔ1 だけ遅延された
信号ＢＢを示す。図２Ｉは整時回路８で整時した論理比
較出力信号を示す。
可変遅延回路３Ａ，３Ｂの遅延時間に対して補数の関係
に選定する。つまり可変遅延回路３Ａ，３Ｂの遅延時間
Ｍと遅延回路３Ｃの遅延時間Ｎとの和が常に一定値Ｃと
なるＣ＝Ｍ＋Ｎに選定する。この例ではＣ＝２ｔ1 とし
た場合を示す。従って２ｔ1 ＝０＋Ｎであるから、遅延
回路３Ｃの遅延時間Ｎは２ｔ1 に選定される。このよう
に遅延時間を選定することにより、常時論理比較器ＣＤ
の遅延時間を一定に保つことができ、全ピンの論理比較
結果を同時に不良解析メモリＦＭに与えることができ
る。図２Ｇに遅延回路３Ｃで時間２ｔ1 だけ遅延された
信号ＢＢを示す。図２Ｉは整時回路８で整時した論理比
較出力信号を示す。
【００２７】図３はタイミングオフセットＴOFF をＴ
OFF ＝ｔ1 ＋Δｔに設定した場合を示す。ＴOFF ＝ｔ1
＋Δｔに設定した場合には、可変遅延回路３Ａと３Ｂは
遅延時間を１テスト周期ｔ1 に選定する。また遅延回路
３Ｃもｔ1 に選定する。可変遅延回路３Ａと３Ｂに遅延
時間ｔ1 を与えることにより分相回路４を構成するカウ
ンタＣＯＮに与えられる基準クロックＳＮＣは図３Ｂに
示すように試験開始のポイント（ＳＮＣ ＤＡＴＡの立
上りのポイント）よりテスト周期ｔ1 だけ遅れて出力さ
れる。この結果分相回路４から出力される４相の低速信
号ＰＡＴ１〜ＰＡＴ４も１テスト周期ｔ1 ずつ遅れて出
力される。この遅れによって被試験素子ＤＵＴの応答出
力信号ＯＵＴの位相（遅れ時間τ1 ）に低速化された期
待値パターン信号ＰＡＴ１，ＰＡＴ２〜ＰＡＴ４と基準
クロックＳＮＣの位相が近づけられ、位相合せが行なわ
れる。
OFF ＝ｔ1 ＋Δｔに設定した場合を示す。ＴOFF ＝ｔ1
＋Δｔに設定した場合には、可変遅延回路３Ａと３Ｂは
遅延時間を１テスト周期ｔ1 に選定する。また遅延回路
３Ｃもｔ1 に選定する。可変遅延回路３Ａと３Ｂに遅延
時間ｔ1 を与えることにより分相回路４を構成するカウ
ンタＣＯＮに与えられる基準クロックＳＮＣは図３Ｂに
示すように試験開始のポイント（ＳＮＣ ＤＡＴＡの立
上りのポイント）よりテスト周期ｔ1 だけ遅れて出力さ
れる。この結果分相回路４から出力される４相の低速信
号ＰＡＴ１〜ＰＡＴ４も１テスト周期ｔ1 ずつ遅れて出
力される。この遅れによって被試験素子ＤＵＴの応答出
力信号ＯＵＴの位相（遅れ時間τ1 ）に低速化された期
待値パターン信号ＰＡＴ１，ＰＡＴ２〜ＰＡＴ４と基準
クロックＳＮＣの位相が近づけられ、位相合せが行なわ
れる。
【００２８】ストローブパルスＳＴＲＢはタイミングオ
フセットＴOFF ＝ｔ1 ＋Δｔに設定されたことにより、
タイミング発生器（図５参照）から出力される状態にお
いて、タイミングセットＴOFF だけ遅れを持って出力さ
れる。この様子を図３Ｄに示す。ストローブパルスＳＴ
ＲＢがタイミングオフセットＴOFF だけ遅延して与えら
れることにより、被試験素子ＤＵＴの応答出力信号ＯＵ
ＴはストローブパルスＳＴＲＢに同期して分相される。
図３ＥはストローブパルスＳＴＲＢに同期して分相され
た低速信号の中の一つの相ＳＨ／Ｌ １を示す。この低
速信号ＳＨ／Ｌ１は期待値パターン信号ＰＡＴ１と論理
比較される。論理比較は４ｔ1 の期間中の最終期間に行
なわれる。図３Ｆに論理比較結果を多重化した信号ＡＡ
を示す。信号ＡＡは遅延回路３Ｃにより１テスト同期ｔ
1 だけ遅延され（図３Ｇ）信号ＢＢとされて整時回路８
に与えられ、整時回路８から不良解析メモリＦＭに入力
される。この入力タイミングは図２の場合と同じタイミ
ングになる。
フセットＴOFF ＝ｔ1 ＋Δｔに設定されたことにより、
タイミング発生器（図５参照）から出力される状態にお
いて、タイミングセットＴOFF だけ遅れを持って出力さ
れる。この様子を図３Ｄに示す。ストローブパルスＳＴ
ＲＢがタイミングオフセットＴOFF だけ遅延して与えら
れることにより、被試験素子ＤＵＴの応答出力信号ＯＵ
ＴはストローブパルスＳＴＲＢに同期して分相される。
図３ＥはストローブパルスＳＴＲＢに同期して分相され
た低速信号の中の一つの相ＳＨ／Ｌ １を示す。この低
速信号ＳＨ／Ｌ１は期待値パターン信号ＰＡＴ１と論理
比較される。論理比較は４ｔ1 の期間中の最終期間に行
なわれる。図３Ｆに論理比較結果を多重化した信号ＡＡ
を示す。信号ＡＡは遅延回路３Ｃにより１テスト同期ｔ
1 だけ遅延され（図３Ｇ）信号ＢＢとされて整時回路８
に与えられ、整時回路８から不良解析メモリＦＭに入力
される。この入力タイミングは図２の場合と同じタイミ
ングになる。
【００２９】ここでこの発明によれば図４に拡大して示
すように、期待値パターン信号ＰＢと、基準クロックＳ
ＮＣを４相のインターリーブにより４テスト周期４ｔ1
を持つ低速信号に分相したから、タイミングオフセット
ＴOFF の中の１テスト周期ｔ 1 以下の端数値Δｔを４ｔ
1 内の先頭の期間に割当ることができる。従って４ｔ 1
の周期中の先頭の期間がタイミングオフセットＴ
OFF （応答出力信号ＯＵＴの遅延時間ｔ1 と同じ）の端
数値Δｔを吸収するための期間にそのほとんどが使われ
てしまったとしても、残りに３テスト周期３ｔ1 の期間
が存在する。従ってストローブの設定範囲として２テス
ト周期２ｔ1 を確保することができ、最終の期間に論理
比較を行なわせることができる。
すように、期待値パターン信号ＰＢと、基準クロックＳ
ＮＣを４相のインターリーブにより４テスト周期４ｔ1
を持つ低速信号に分相したから、タイミングオフセット
ＴOFF の中の１テスト周期ｔ 1 以下の端数値Δｔを４ｔ
1 内の先頭の期間に割当ることができる。従って４ｔ 1
の周期中の先頭の期間がタイミングオフセットＴ
OFF （応答出力信号ＯＵＴの遅延時間ｔ1 と同じ）の端
数値Δｔを吸収するための期間にそのほとんどが使われ
てしまったとしても、残りに３テスト周期３ｔ1 の期間
が存在する。従ってストローブの設定範囲として２テス
ト周期２ｔ1 を確保することができ、最終の期間に論理
比較を行なわせることができる。
【００３０】
【発明の効果】以上説明したようにこの発明によれば被
試験素子ＤＵＴの応答出力信号ＯＵＴがケーブルによっ
て遅れることを予知して、この遅れ時間ｔ1 に相当する
タイミングオフセットＴOFF を設定することにより、タ
イミングオフセットＴOFF （τ 1 ）に含まれるテスト周
期ｔ1 の整数倍に対応する時間を可変遅延回路３Ａ，３
Ｂに設定し、可変遅延回路３Ａ，３Ｂによって期待値パ
ターンと基準クロックの位相を遅延させることにより被
試験素子の応答出力信号ＯＵＴと期待値パターン信号及
び基準クロックの位相差をタイミングオフセットＴOFF
に含まれるテスト周期ｔ1 の整数倍を除去した端数値に
相当するまでに近づけ、この位相差分を４相のインター
リーブにより４テスト周期４ｔ1 の周期を持つ（低速信
号により論理比較することにより、４テスト周期４ｔ1
の先頭のｔ1 の期間で端数値Δｔを吸収させ、残りの３
ｔ1 の期間をストローブ設定範囲と、論理比較範囲に割
当ることができる。よってテストヘッドとパフォーマン
スボードとの間を往復する時間が１テスト周期ｔ1 より
大きくなっても、ストローブ設定範囲が狭くなることは
ない。よって波形観測モードにおいて、被試験素子から
出力される応答出力信号の立上り及び立下りの何れをも
観測することができるＩＣ試験装置を提供することがで
きる。
試験素子ＤＵＴの応答出力信号ＯＵＴがケーブルによっ
て遅れることを予知して、この遅れ時間ｔ1 に相当する
タイミングオフセットＴOFF を設定することにより、タ
イミングオフセットＴOFF （τ 1 ）に含まれるテスト周
期ｔ1 の整数倍に対応する時間を可変遅延回路３Ａ，３
Ｂに設定し、可変遅延回路３Ａ，３Ｂによって期待値パ
ターンと基準クロックの位相を遅延させることにより被
試験素子の応答出力信号ＯＵＴと期待値パターン信号及
び基準クロックの位相差をタイミングオフセットＴOFF
に含まれるテスト周期ｔ1 の整数倍を除去した端数値に
相当するまでに近づけ、この位相差分を４相のインター
リーブにより４テスト周期４ｔ1 の周期を持つ（低速信
号により論理比較することにより、４テスト周期４ｔ1
の先頭のｔ1 の期間で端数値Δｔを吸収させ、残りの３
ｔ1 の期間をストローブ設定範囲と、論理比較範囲に割
当ることができる。よってテストヘッドとパフォーマン
スボードとの間を往復する時間が１テスト周期ｔ1 より
大きくなっても、ストローブ設定範囲が狭くなることは
ない。よって波形観測モードにおいて、被試験素子から
出力される応答出力信号の立上り及び立下りの何れをも
観測することができるＩＣ試験装置を提供することがで
きる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するための波形図。
【図３】この発明の動作を説明するための波形図。
【図４】この発明の要部の動作を説明するための波形
図。
図。
【図５】従来の技術を説明するためのブロック図。
【図６】従来の技術を説明するための接続図。
【図７】従来の技術の動作を説明するための波形図。
【図８】ＩＣ試験装置における波形観測モードを説明す
るための波形図。
るための波形図。
ＰＧ パターン発生器 ＴＧ タイミング発生器 ＴＨ テストヘッド ＰＦ パフォーマンスボード ＤＵＴ 被試験素子 ＣＰ 比較器 ＤＣ 論理比較器 ＦＭ 不良解析メモリ １ 基準タイミングを与えるクロック供給路 ２ 期待値パターン信号供給路 ３Ａ，３Ｂ，３Ｃ 可変遅延回路 ４，５ 分相回路 ６ ディジタル比較器群 ７ 多重化回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/319
Claims (2)
- 【請求項１】 基準タイミングに同期してテストヘッド
に設けたドライバから、パフォーマンスボードに設けた
被試験素子に試験パターン信号を与え、その応答出力を
上記テストヘッドに設けた比較器に与え、この比較器に
おいて上記基準タイミングに同期して上記被試験素子の
応答出力の論理値を取込み、この取込んだ論理値を論理
比較器において期待値パターン信号と比較し、不一致の
検出により被試験素子の不良個所を検出する構造のＩＣ
試験装置において、 上記論理比較器に基準タイミングを与えるクロックの供
給路と、期待値パターン信号を与える期待値パターン信
号路に、上記テストヘッドとパフォーマンスボードを電
気信号が往復する時間に含まれるテスト周期の整数倍に
対応する時間の遅延を与えることができる可変遅延回路
を設け、この可変遅延回路の遅延により被試験素子の応
答出力信号と期待値パターン信号及び基準クロックとの
位相差を上記往復する時間からテスト周期の整数倍を除
去した端数値分までに接近させ、残りの端数値分の位相
差を論理比較器を４相の分相回路によって構成し、４テ
スト周期を持つ低速多相信号により被試験素子の応答出
力信号と期待値パターン信号を論理比較し、４テスト周
期の中の先頭の１テスト周期に相当する期間で上記端数
値分の位相差を吸収し、残りの３テスト周期をストロー
ブパルスの設定範囲と論理比較範囲に割当る構造とした
ＩＣ試験装置。 - 【請求項２】 論理比較器の出力側に可変遅延回路を設
け、この可変遅延回路の遅延時間と上記請求項１記載の
遅延回路の遅延時間の和が一定となるように構成したこ
とを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17427193A JP3353255B2 (ja) | 1993-07-14 | 1993-07-14 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17427193A JP3353255B2 (ja) | 1993-07-14 | 1993-07-14 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0727836A JPH0727836A (ja) | 1995-01-31 |
| JP3353255B2 true JP3353255B2 (ja) | 2002-12-03 |
Family
ID=15975739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17427193A Expired - Fee Related JP3353255B2 (ja) | 1993-07-14 | 1993-07-14 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3353255B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7406646B2 (en) | 2002-10-01 | 2008-07-29 | Advantest Corporation | Multi-strobe apparatus, testing apparatus, and adjusting method |
| JP4109951B2 (ja) * | 2002-10-01 | 2008-07-02 | 株式会社アドバンテスト | マルチストローブ装置、試験装置、及び調整方法 |
| JP2004170314A (ja) | 2002-11-21 | 2004-06-17 | Advantest Corp | 試験装置、試験方法、及び電流測定器 |
-
1993
- 1993-07-14 JP JP17427193A patent/JP3353255B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727836A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100997086B1 (ko) | 지터측정장치 및 시험장치 | |
| JP2733746B2 (ja) | ロジック信号表示方法 | |
| JP4782271B2 (ja) | 半導体デバイス試験方法・半導体デバイス試験装置 | |
| JP3353255B2 (ja) | Ｉｃ試験装置 | |
| KR100356725B1 (ko) | 반도체 시험 장치 | |
| JPH08146099A (ja) | 半導体ｉｃ試験装置のタイミングエッジ生成回路 | |
| JP3569275B2 (ja) | サンプリングデジタイザ、その方法及びサンプリングデジタイザを備えた半導体集積回路試験装置 | |
| DE112004001417T5 (de) | Prüfvorrichtung | |
| JP4516755B2 (ja) | 半導体試験装置及びそのタイミング測定方法 | |
| KR100506778B1 (ko) | 이벤트 기반 테스트 시스템을 위한 스캔 벡터 지원 | |
| JP3437407B2 (ja) | 半導体試験装置用タイミング発生器 | |
| JP2510973B2 (ja) | 半導体試験装置 | |
| US5867050A (en) | Timing generator circuit | |
| US5191281A (en) | IC tester capable of changing strobe position in accordance with a predetermined reference signal | |
| JP2000082300A (ja) | 半導体メモリ試験装置及び試験方法 | |
| EP0235250A1 (en) | Harmonic sampling logic analyzer | |
| JP2769588B2 (ja) | Ｉｃ試験装置内のデータ出力タイミング同期方式 | |
| JP2539956Y2 (ja) | テスターのタイミング発生回路 | |
| JP4429415B2 (ja) | 半導体試験装置 | |
| JP3240913B2 (ja) | Ｉｃ試験装置 | |
| JP3164959B2 (ja) | 半導体集積回路装置の試験方法 | |
| KR20000006389A (ko) | 반도체메모리시험장치및시험방법 | |
| JP2916594B2 (ja) | Ｉｃ試験装置の波形発生器 | |
| JP3264812B2 (ja) | Ｉｃ試験装置のタイミング同期方式 | |
| JPH0526973A (ja) | メモリの読出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020813 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |