JP2000082300A - 半導体メモリ試験装置及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 読み出されるデータの波形が確定している時
間が非常に短い高速メモリを同時に複数個試験すること
ができる半導体メモリ試験装置及び方法を提供する。 【解決手段】 試験開始前に、複数個の被試験メモリか
らそれぞれ出力されるクロックの位相を測定する位相測
定装置と、この位相測定装置によって測定された位相に
対応する遅延時間がそれぞれ設定される複数の可変遅延
回路とを設け、タイミング発生器から複数の論理比較器
に供給される比較タイミング信号を、これら可変遅延回
路を介して上記論理比較器にそれぞれ与える。これによ
ってこれら論理比較器に与えられる比較タイミング信号
は対応する可変遅延回路に設定された遅延時間だけそれ
ぞれ遅延されるから、関連する被試験メモリから読み出
される読み出しデータのタイミングと合致させることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路に
よって構成される半導体メモリ（この技術分野ではＩＣ
メモリと呼ばれている）を試験するための半導体メモリ
試験装置及び試験方法に関し、特に、高速動作が可能な
複数個のメモリを同時に試験する場合に使用して好適な
半導体メモリ試験装置及び試験方法に関する。

【０００２】

【従来の技術】複数個の半導体メモリを同時に試験する
ことができる従来の半導体メモリ試験装置の一例を図３
に示す。この半導体メモリ試験装置は、大ざっぱに言う
と、パターン発生器ＰＧと、タイミング発生器ＴＧと、
波形生成器ＷＦと、駆動回路群ＤＲと、レベル比較器群
ＬＶＣと、複数の論理比較器ＬＣとによって構成されて
いる。図示の半導体メモリ試験装置は３個の半導体メモ
リＭＵＴ１、ＭＵＴ２、ＭＵＴ３を同時に試験する場合
を例示しているので、駆動回路群ＤＲは３つのドライバ
群より構成されており、同様に、レベル比較器群ＬＶＣ
も３つのコンパレータ群より構成されており、論理比較
器ＬＣは３つ設けられている。

【０００３】パターン発生器ＰＧ及びタイミング発生器
ＴＧは、一般にコンピュータシステムによって構成され
ている主制御器（図示せず）によって制御される。つま
り、この主制御器には利用者（ユーザ）が作成した試験
プログラムが予め設定されており、この試験プログラム
に従って主制御器は主としてパターン発生器ＰＧ及びタ
イミング発生器ＴＧを制御する。図示しないが、タイミ
ング発生器ＴＧは、一般には、周期発生器と、クロック
発生器と、クロック制御回路とによって構成されてい
る。

【０００４】まず、半導体メモリの試験を開始する前
に、試験装置の所定の構成要素に対して主制御器から各
種のデータが設定される。データが設定された後、半導
体メモリの試験が開始される。主制御器からパターン発
生器ＰＧに試験開始命令が与えられることによりパター
ン発生器ＰＧは動作可能状態となり、主制御器から与え
られる試験プログラムに従ってパターンデータを発生す
る。

【０００５】パターン発生器ＰＧから発生されたパター
ンデータＰＴＮは波形生成器ＷＦに供給され、波形生成
器ＷＦは、このパターンデータとタイミング発生器ＴＧ
から与えられるタイミング信号ＴＳとによって、３個の
被試験半導体メモリ（以下、被試験メモリと称す）ＭＵ
Ｔ１、ＭＵＴ２、ＭＵＴ３に与える実波形を有する試験
パターン信号、アドレス信号、制御信号を生成する。被
試験メモリに試験パターン信号を書き込む試験パターン
書き込みサイクルにおいては、この制御信号は被試験メ
モリの動作を、被試験メモリに試験パターン信号を書き
込む動作に制御する。また、アドレス信号は試験パター
ン信号が書き込まれる被試験メモリのメモリセルを特定
する。

【０００６】これに対し、被試験メモリに書き込まれた
試験パターン信号を読み出す試験パターン読み出しサイ
クルにおいては、制御信号は、被試験メモリの動作を、
被試験メモリに書き込まれた試験パターン信号を読み出
す動作に制御する。アドレス信号は書き込まれた試験パ
ターン信号を読み出す被試験メモリのメモリセルを特定
する。

【０００７】試験パターン書き込みサイクルにおいて
は、波形生成器ＷＦから出力される試験パターン信号は
駆動回路群ＤＲの関連するドライバ群を通じて被試験メ
モリＭＵＴ１、ＭＵＴ２、ＭＵＴ３にそれぞれ印加さ
れ、アドレス信号によって特定されたアドレスのメモリ
セルに書き込まれる。これに対し、試験パターン読み出
しサイクルにおいては、パターン発生器ＰＧから期待値
パターンが発生されて論理比較器ＬＣに与えられ、同時
にタイミング発生器ＴＧから比較タイミング信号ＳＴが
発生されて論理比較器ＬＣに印加される。一方、被試験
メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３には波形生成器Ｗ
Ｆから駆動回路群ＤＲを通じて読み出し信号及びアドレ
ス信号が印加され、これら被試験メモリの特定されたア
ドレスのメモリセルに書き込まれた試験パターン信号が
読み出される。

【０００８】被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ
３からそれぞれ読み出された試験パターン信号（応答信
号）はレベル比較器群ＬＶＣの関連するコンパレータ群
において比較基準電圧源（図示せず）からの基準電圧と
比較され、所定の論理レベル（Ｈ論理（高論理）の電
圧、又はＬ論理（低論理）の電圧）を有しているか否か
が判定される。所定の論理レベルを持っていると判定さ
れた応答信号は関連する論理比較器ＬＣに送られ、この
論理比較器ＬＣにおいて、応答信号は、タイミング発生
器ＴＧから供給される比較タイミング信号ＳＴのタイミ
ングで、パターン発生器ＰＧから供給される期待値パタ
ーン（データ）ＥＸＰと比較される。

【０００９】論理比較器ＬＣのそれぞれは、パターン発
生器ＰＧからの期待値パターンＥＸＰと被試験メモリＭ
ＵＴ１、ＭＵＴ２、ＭＵＴ３から読み出された応答信号
とが不一致であると、その応答信号が読み出された被試
験メモリのメモリセルが不良であると判定し、そのこと
を示すフェイル（FAIL）信号を発生する。通常、このフ
ェイル信号は論理“１"信号で表され、図示しない不良
解析メモリに記憶される。

【００１０】これに対し、期待値パターンＥＸＰと応答
信号とが一致すると、論理比較器ＬＣは、その応答信号
が読み出された被試験メモリのメモリセルは正常である
と判定し、そのことを示すパス（PASS）信号（通常は論
理“０"信号で表される）を発生する。このパス信号
は、通常、不良解析メモリに記憶されない。試験が終了
した時点で不良解析メモリに記憶されたフェイル信号を
読み出し、試験されたメモリの良否の判定を行う。

【００１１】ところで、近年、半導体メモリには益々高
速動作が要求されている。この要求に応じるために、ク
ロック同期型のインタフェースを持つシンクロナス型メ
モリと呼ばれる形式の半導体メモリが提案されている。
ここで、シンクロナス型メモリとは、外部からクロック
と上位アドレス信号が入力されると、このクロックに同
期してメモリの内部で下位アドレス信号が生成され、こ
の下位アドレス信号によってメモリ内の各アドレスが高
速アクセスされる結果、高速書き込みと高速読み出しが
可能になる形式のメモリを指す。

【００１２】この種のシンクロナス型メモリには、デー
タの読み出しサイクルにおいてメモリから読み出される
データの同期を取るクロックを出力する機能がメモリの
出力側に付加されている（一体的に設けられている）。
この種のメモリを実際に製品に組み込んで使用する場合
には、この付加されたクロック出力機能から出力される
クロックを利用してメモリから読み出されるデータのタ
イミングをリタイミングし、波形成形して利用する方法
が採用されている。

【００１３】その理由を説明する。高速動作を実現する
と、メモリから読み出されるデータの波形が確定してい
る時間が極めて短くなり、その上、メモリ素子毎に製造
上のバラツキ等によって応答速度に差があるために、同
一位相のクロックによってメモリを駆動したとしても、
読み出されるデータの位相には各メモリ毎にバラツキが
生じる。従って、単純に外部で生成したクロックによっ
て各メモリから読み出されるデータをリタイミングする
ことは困難となる。このために、この種のメモリでは、
駆動用のクロックをメモリ内部に取り込んでメモリ内部
を通過させ、このクロックに同期させて、メモリからデ
ータを読み出すと同時にこのクロックを出力させてい
る。即ち、クロックと同じタイミングで、読み出しデー
タを出力させている。そして、外部においてこのメモリ
のクロック出力機能から出力されるクロックを利用し
て、各メモリから読み出されるデータのタイミングをリ
タイミングしている。

【００１４】このようなシンクロナス型のメモリを複数
個、同時に試験する場合には、上述のように、その製造
過程におけるバラツキ等によってこれら被試験メモリか
ら読み出される試験パターン信号（データ）の出力タイ
ミング（位相）にバラツキが発生する。また、各メモリ
のクロック出力機能から出力されるクロックも当然にそ
れらの位相にバラツキが発生する。

【００１５】図４は、図３に示す被試験メモリＭＵＴ
１、ＭＵＴ２、ＭＵＴ３が上記のシンクロナス型メモリ
であり、かつ製造上のバラツキ等を有する場合に、それ
らを図３に示すメモリ試験装置で同時に試験した際の動
作を説明するためのタイミングチャートである。図４Ａ
は被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３のそれぞ
れに与えられた入力クロックＣＬＫ０を示し、図４Ｂは
被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３の内部を通
過して出力される内部クロックＣＬＫ１、ＣＬＫ２、Ｃ
ＬＫ３をそれぞれ示す。図４Ｂの例では、被試験メモリ
ＭＵＴ２から出力される内部クロックＣＬＫ２は入力ク
ロックＣＬＫ０から僅かに遅れている状態であるのに対
し、被試験メモリＭＵＴ１及びＭＵＴ３からそれぞれ出
力される内部クロックＣＬＫ１及びＣＬＫ３は入力クロ
ックＣＬＫ０よりそれぞれ大きく遅延している状態を示
す（図では内部クロックＣＬＫ１は内部クロックＣＬＫ
２よりφ１だけ遅れており、内部クロックＣＬＫ３は内
部クロックＣＬＫ１よりさらにφ２だけ遅れている）。

【００１６】被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ
３から読み出されるデータＤ１、Ｄ２、Ｄ３の位相も、
製造上のバラツキ等により、大きくばらついているが、
上述したように内部クロックＣＬＫ１、ＣＬＫ２、ＣＬ
Ｋ３に同期して出力されるから、図４Ｄに示すように、
被試験メモリＭＵＴ１から出力される読み出しデータＤ
１は被試験メモリＭＵＴ２から出力される読み出しデー
タＤ２よりφ１だけ遅れており、被試験メモリＭＵＴ３
から出力される読み出しデータＤ３は読み出しデータＤ
２よりさらにφ２だけ遅れている。従って、読み出しデ
ータＤ１、Ｄ２、Ｄ３の位相遅れと内部クロックＣＬＫ
１、ＣＬＫ２、ＣＬＫ３の位相遅れは同じになる。

【００１７】換言すれば、被試験メモリＭＵＴ２から出
力される読み出しデータＤ２は入力クロックＣＬＫ０か
ら僅かに遅れている状態であるのに対し、被試験メモリ
ＭＵＴ１及びＭＵＴ３からそれぞれ出力される読み出し
データＤ１及びＤ３は入力クロックＣＬＫ０よりそれぞ
れ大きく遅延している。なお、図４Ｃは試験パターン書
き込みサイクルと試験パターン読み出しサイクルとを切
り替えるコマンド（命令）を示し、図示の例は試験パタ
ーン読み出しサイクルを実行するリードコマンドが与え
られている状態を示す。

【００１８】このように被試験メモリＭＵＴ１及びＭＵ
Ｔ３に記憶されたデータ（試験パターン信号）は製造上
のバラツキ等により大きな位相遅れを持って読み出さ
れ、同時に出力される内部クロックＣＬＫ１及びＣＬＫ
３も大きな位相遅れを持っている。一方、タイミング発
生器ＴＧからそれぞれの論理比較器ＬＣに供給される図
４Ｅに示す比較タイミング信号ＳＴは入力クロックＣＬ
Ｋ０を基準にして発生されるから、この比較タイミング
信号ＳＴは被試験メモリから読み出されるデータの位相
遅れを考慮していない。その結果、比較タイミング信号
ＳＴは殆ど位相遅れのない読み出しデータＤ２に対して
は適正なタイミング信号となるが、少なくとも位相遅れ
の最も大きい読み出しデータＤ３に対しては適正なタイ
ミング信号とはならない。従って、このように遅延時間
のバラツキが大きい半導体メモリが混在する場合には、
従来の半導体メモリ試験装置では複数個のメモリを同時
に試験することができないという重大な欠点があった。

【００１９】この発明の１つの目的は、同時に試験され
る複数個の半導体メモリから出力される内部クロックの
位相にバラツキがあっても、適正なタイミングで論理比
較動作を実行することができる半導体メモリ試験装置を
提供することである。この発明の他の目的は、同時に試
験される複数個の半導体メモリから出力される内部クロ
ックの位相にバラツキがあった場合に、対応的に比較タ
イミング信号の位相を修正して、適正な論理比較動作を
実行させる半導体メモリ試験方法を提供することであ
る。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明によれば、少なくとも、被試
験半導体メモリに与えられる試験パターン信号、アドレ
ス信号、及び制御信号を生成するためのパターンデータ
を、出力するパターン発生器と、このパターン発生器か
ら出力されるパターンデータを実波形を持つ試験パター
ン信号、アドレス信号、制御信号に変換する波形生成器
と、上記被試験半導体メモリから読み出される読み出し
データと、上記パターン発生器から出力される期待値パ
ターンとを比較し、上記被試験半導体メモリの良否を判
定する論理比較器とを含む半導体メモリ試験装置におい
て、それぞれが読み出しデータの出力タイミングをリタ
イミングするためのクロックを出力する型式の半導体メ
モリである複数個の被試験半導体メモリの試験を開始す
る前に、これらメモリからそれぞれ出力されるクロック
の位相を測定する位相測定手段と、この位相測定手段に
よって測定された位相に対応する遅延時間がそれぞれ設
定される複数の可変遅延回路であって、それぞれの可変
遅延回路に供給される比較タイミング信号を、上記設定
された遅延時間だけ遅延させて対応する論理比較器に与
える複数の可変遅延回路とを具備する半導体メモリ試験
装置が提供される。

【００２１】好ましい一実施例においては、上記位相測
定手段は、試験開始前に上記複数個の被試験半導体メモ
リに同一のクロックを入力することによってこれら被試
験半導体メモリからそれぞれ出力されるクロックの位相
を測定し、この測定した位相に対応する遅延時間を各被
試験半導体メモリと関連する可変遅延回路に設定し、こ
れら可変遅延回路から出力される比較タイミング信号の
位相を関連する被試験半導体メモリから読み出される読
み出しデータの位相と合致させる。また、上記論理比較
器は上記可変遅延回路と同数設けられており、各論理比
較器は対応する可変遅延回路から与えられる上記比較タ
イミング信号のタイミングで、対応する被試験半導体メ
モリから読み出された読み出しデータと上記パターン発
生器から出力される期待値パターンとを論理比較する。

【００２２】上記この発明の構成によれば、同時に試験
される複数個の被試験メモリからそれぞれ読み出される
データの位相にバラツキがあっても、試験を開始する前
に、各被試験メモリから読み出されるデータの位相が測
定され、この測定された位相に対応する遅延時間が比較
タイミング信号経路に設けられた関連する遅延回路にそ
れぞれ設定されるから、各被試験メモリ毎に適正な位相
を持つ比較タイミング信号を関連する論理比較手段に提
供することができる。よって、高速メモリのように読み
出しデータの確定時間が非常に短く、しかも、出力され
るデータのタイミングにかなりの位相差が存在するメモ
リであっても、これらを同時に試験することができる。
例えば、クロック同期型のインタフェースを持つシンク
ロナス型の半導体メモリであっても、同時に試験するこ
とができる。

【００２３】請求項５に記載の発明によれば、パターン
発生手段から出力されるパターンデータを実波形を持つ
試験パターン信号、アドレス信号、制御信号に変換し、
それぞれが読み出しデータの出力タイミングをリタイミ
ングするためのクロックを出力する型式の半導体メモリ
である複数個の被試験半導体メモリのそれぞれに、これ
ら実波形を持つ試験パターン信号、アドレス信号、制御
信号を与えて上記試験パターン信号をこれら被試験半導
体メモリに書き込み、この書き込んだ試験パターン信号
を上記複数個の被試験半導体メモリからそれぞれ読み出
して、タイミング発生手段から与えられる比較タイミン
グ信号のタイミングで、期待値パターンと論理比較し、
上記被試験半導体メモリの良否を判定する半導体メモリ
試験方法において、上記複数個の被試験半導体メモリの
試験を開始する前に、これら被試験半導体メモリに同一
のクロックを入力し、これら被試験半導体メモリからそ
れぞれ出力されるクロックの位相を測定する段階と、各
被試験半導体メモリから出力されるクロックの位相の測
定値に対応する遅延時間を各被試験半導体メモリと関連
する比較タイミング遅延手段にそれぞれ設定する段階
と、各被試験半導体メモリから読み出された読み出しデ
ータと上記期待値パターンとを、上記比較タイミング遅
延手段から与えられる遅延された比較タイミング信号の
タイミングで、論理比較する段階とを含む半導体メモリ
試験方法が提供される。

【００２４】上記この発明の方法によれば、同時に試験
される複数個の半導体メモリからそれぞれ出力される内
部クロックの位相にバラツキがあっても、位相のバラツ
キ量に応じて比較タイミング信号の位相が修正されるか
ら、適正な論理比較動作を実行することができる。

【００２５】

【発明の実施の形態】以下、この発明の好ましい一実施
例について図１及び図２を参照して詳細に説明する。な
お、図１において、図３と対応する部分及び素子には同
一符号を付けて示し、必要のない限りその説明を省略す
る。図１はこの発明による半導体メモリ試験装置の一実
施例を示すブロック図である。この半導体メモリ試験装
置も、図３に示した従来例の半導体メモリ試験装置と同
様に、パターン発生器ＰＧ、タイミング発生器ＴＧ、波
形生成器ＷＦ、駆動回路群ＤＲ、レベル比較器群ＬＶ
Ｃ、及び複数の論理比較器ＬＣを備えている。

【００２６】この発明においては、試験パターン読み出
しサイクルにおいて、タイミング発生器ＴＧから複数の
論理比較器ＬＣのそれぞれに供給される比較タイミング
信号ＳＴの供給経路に、被試験メモリＭＵＴ１、ＭＵＴ
２、ＭＵＴ３と同数の可変遅延回路ＤＹ１、ＤＹ２、Ｄ
Ｙ３を設け、比較タイミング信号ＳＴの位相を被試験メ
モリからそれぞれ読み出されるデータの位相と合致させ
るように構成したものである。なお、図１に示した例で
は、図３に示した従来のメモリ試験装置と同様に、同時
に試験される被試験メモリの個数を３としたので駆動回
路群ＤＲは３つのドライバ群より構成されており、レベ
ル比較器群ＬＶＣも３つのコンパレータ群より構成され
ており、論理比較器ＬＣは３つ設けられている。さら
に、可変遅延回路も３つ設けられているが、これら素子
の数は同時に試験されるメモリの個数に応じて変更され
ることは言うまでもない。同時に試験される被試験メモ
リの数は自由であり、例えば３２個、６４個のような多
数個の場合もある。

【００２７】さらに、この実施例においては、被試験メ
モリＭＵＴ１、ＭＵＴ２、ＭＵＴ３の試験を開始する前
に、これら被試験メモリから出力されるクロックの位相
を測定し、その測定結果に基づいて関連する可変遅延回
路ＤＹ１、ＤＹ２、ＤＹ３の遅延時間を設定する位相測
定装置ＣＰが設けられている。即ち、試験を開始する前
に、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３にクロ
ックを入力し、これら被試験メモリから出力されるクロ
ックの位相遅れを位相測定装置ＣＰによって測定する。
位相測定装置ＣＰはこの測定した位相遅れの大きさに応
じて対応する可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の遅
延時間を設定する。この位相測定装置ＣＰによる可変遅
延回路ＤＹ１、ＤＹ２、ＤＹ３の遅延時間の設定は被試
験メモリが交換される毎に、試験開始前に一回実行さ
れ、試験開始後は、それらの試験が終了するまで、これ
ら可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３の設定値はその
ままの値に維持される。

【００２８】これによって、試験開始後、試験パターン
読み出しサイクルにおいて、被試験メモリＭＵＴ１、Ｍ
ＵＴ２、ＭＵＴ３から書き込まれたデータが読み出され
るときに、タイミング発生器ＴＧから可変遅延回路ＤＹ
１、ＤＹ２、ＤＹ３に供給される比較タイミング信号Ｓ
Ｔはこれら可変遅延回路に設定された遅延時間だけ遅ら
されて対応する論理比較器ＬＣに与えられることにな
る。よって、これら比較タイミング信号ＳＴは対応する
被試験メモリから読み出されるデータの位相遅れに対応
した時間だけ遅延されて対応する論理比較器ＬＣに与え
られるから、被試験メモリから読み出されるデータとパ
ターン発生器ＰＧから与えられる期待値パターンＥＸＰ
とを適正なタイミングで論理比較することができる。

【００２９】上記構成のメモリ試験装置の動作について
図２のタイミングチャートを参照して詳細に説明する。
図２Ａは被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３の
それぞれに与えられた入力クロックＣＬＫ０を示し、図
２Ｂはこれら被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ
３の内部を通過して出力される内部クロックＣＬＫ１、
ＣＬＫ２、ＣＬＫ３をそれぞれ示す。図２Ｂの例では、
被試験メモリＭＵＴ２から出力される内部クロックＣＬ
Ｋ２は入力クロックＣＬＫ０から僅かに遅れている状態
であるのに対し、被試験メモリＭＵＴ１から出力される
内部クロックＣＬＫ１は内部クロックＣＬＫ２よりφ１
だけ遅れており、被試験メモリＭＵＴ３から出力される
内部クロックＣＬＫ３は内部クロックＣＬＫ１よりさら
にφ２だけ遅れている。

【００３０】つまり、同一の入力クロックＣＬＫ０を被
試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３に入力して
も、このクロックがこれら被試験メモリの内部を通過し
て出力される際に、製造上のバラツキ等により各被試験
メモリ内部の遅延時間に相違があるために、これら被試
験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３から出力される
内部クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３には、各被
試験メモリの遅延時間のバラツキに応じた位相遅れが発
生する。

【００３１】図２Ｄは試験パターン読み出しサイクルに
おいて、被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３か
らそれぞれ読み出される読み出しデータＤ１、Ｄ２、Ｄ
３を示す。これら読み出しデータＤ１、Ｄ２、Ｄ３間に
は、製造上のバラツキ等により各被試験メモリ内部の遅
延時間に相違があるために、位相差が発生する。その
上、読み出しデータＤ１、Ｄ２、Ｄ３は内部クロックＣ
ＬＫ１、ＣＬＫ２、ＣＬＫ３に同期して出力されるか
ら、被試験メモリＭＵＴ１から出力される読み出しデー
タＤ１は被試験メモリＭＵＴ２から出力される読み出し
データＤ２よりφ１だけ遅れており、被試験メモリＭＵ
Ｔ３から出力される読み出しデータＤ３は被試験メモリ
ＭＵＴ１から出力される読み出しデータＤ１よりさらに
φ２だけ遅れている。即ち、読み出しデータＤ１と内部
クロックＣＬＫ１、読み出しデータＤ２と内部クロック
ＣＬＫ２、読み出しデータＤ３と内部クロックＣＬＫ３
とはそれぞれ全く同じ位相で出力される。

【００３２】図２Ｅはタイミング発生器ＴＧから出力さ
れ、可変遅延回路ＤＹ１、ＤＹ２、ＤＹ３に与えられる
比較タイミング信号ＳＴを示す。この比較タイミング信
号ＳＴをそのままの位相でそれぞれの論理比較器ＬＣに
入力したとすると、図２Ｄに示す読み出しデータの場合
には、少なくとも読み出しデータＤ３の論理比較が正常
に行われないことは容易に理解できよう。

【００３３】図２Ｆは、試験の開始前に、被試験メモリ
ＭＵＴ１、ＭＵＴ２、ＭＵＴ３に同一のクロックを入力
した際に、これら被試験メモリから出力されるクロック
ＣＬＫ１−１、ＣＬＫ２−２、ＣＬＫ３−３の波形を示
す。この実施例では、これら出力クロックＣＬＫ１−
１、ＣＬＫ２−２、ＣＬＫ３−３を位相測定装置ＣＰに
取り込み、この位相測定装置ＣＰで各クロックＣＬＫ１
−１、ＣＬＫ２−２、ＣＬＫ３−３の相互の位相差を測
定する。この実施例では被試験メモリが３個であるの
で、それぞれの被試験メモリから出力される３つのクロ
ックＣＬＫ１−１、ＣＬＫ２−２、ＣＬＫ３−３の内で
位相遅れが中間の値であるクロックの位相を基準位相と
して採用している。このように、中間の位相遅れを有す
るクロックの位相を基準位相として採用すると、可変遅
延回路ＤＹ１、ＤＹ２、ＤＹ３に設定する遅延時間の時
間幅を狭くできるという利点が得られる。

【００３４】図２Ｆに示す例では、被試験メモリＭＵＴ
１から出力されるクロックＣＬＫ１−１が残りの２つの
クロックの中間に位置するから、このクロックＣＬＫ１
−１の位相を基準位相と定める。その結果、被試験メモ
リＭＵＴ２から出力されるクロックＣＬＫ２−２はこの
基準位相から例えばφ１だけ進み位相であるとして、ま
た、被試験メモリＭＵＴ３から出力されるクロックＣＬ
Ｋ３−３はこの基準位相から例えばφ２だけ遅れ位相で
あるとして検出することができる。

【００３５】位相測定装置ＣＰは、検出した位相差に基
づいて、クロックＣＬＫ１−１に関連する可変遅延回路
ＤＹ１には遅延量τ０（或る遅延量、例えば１０ｎｓを
τ０と定める）を設定し、クロックＣＬＫ２−２に関連
する可変遅延回路ＤＹ２には進み位相φ１に対応した遅
延量−τ１（１０ｎｓより小さい値になる）を設定し、
クロックＣＬＫ３−３に関連した可変遅延回路ＤＹ３に
は遅れ位相φ２に対応した遅延量＋τ２（１０ｎｓより
大きい値になる）を設定する。

【００３６】このようにして可変遅延回路ＤＹ１、ＤＹ
２、ＤＹ３の遅延時間を設定することにより、図２Ｇに
示すように、可変遅延回路ＤＹ１を通過した比較タイミ
ング信号Ｓ１は遅延量τ０に相当する遅延時間だけ遅ら
されて対応する論理比較器ＬＣに供給され、可変遅延回
路ＤＹ２を通過した比較タイミング信号Ｓ２は遅延量−
τ１に相当する遅延時間だけ遅らされて対応する論理比
較器ＬＣに供給され、可変遅延回路ＤＹ３を通過した比
較タイミング信号Ｓ３は遅延量＋τ２に相当する遅延時
間だけ遅らされて対応する論理比較器ＬＣに供給され
る。つまり、比較タイミング信号Ｓ２は比較タイミング
信号Ｓ１に関して−τ１だけ位相差が与えられ、比較タ
イミング信号Ｓ３は比較タイミング信号Ｓ１に関して＋
τ２だけ位相差が与えられる。

【００３７】その結果、図２Ｄの読み出しデータＤ１、
Ｄ２、Ｄ３と図２Ｇの比較タイミング信号Ｓ１、Ｓ２、
Ｓ３とを参照することによって容易に理解できるよう
に、比較タイミング信号Ｓ１は読み出しデータＤ１とタ
イミングが合致し、比較タイミング信号Ｓ２は読み出し
データＤ２とタイミングが合致し、比較タイミング信号
Ｓ３は読み出しデータＤ３とタイミングが合致すること
になる。かくして、各論理比較器ＬＣにおいては、遅延
時間のバラツキが大きい半導体メモリが混在していて
も、これら比較タイミング信号Ｓ１、Ｓ２、Ｓ３により
対応する被試験メモリＭＵＴ１、ＭＵＴ２、ＭＵＴ３か
ら読み出された読み出しデータＤ１、Ｄ２、Ｄ３とパタ
ーン発生器ＰＧから供給される期待値パターンＥＸＰと
を適正なタイミングで論理比較することができる。

【００３８】図５は、試験前に各被試験メモリから出力
されるクロックの位相を測定する方法の一例を説明する
ための波形図である。図５Ａは被試験メモリから出力さ
れるクロックＣＬＫの波形を示し、この例ではクロック
ＣＬＫのＨ論理領域（パス領域）とＬ論理領域（フェイ
ル領域）との境界近傍において、図５Ｂ〜図５Ｆに示す
ように、比較タイミングパルスをＨ論理領域→Ｌ論理領
域→Ｈ論理領域→Ｌ論理領域・・・と順次に境界に近づ
くように移動させ、Ｈ論理領域とＬ論理領域との境界点
を見つける。そして、クロックＣＬＫを入力した時点か
らこの境界点までの時間をこのクロックの位相φＭの測
定値とするものである。他の測定方法を使用して被試験
メモリから出力されるクロックの位相を測定してもよい
ことは勿論である。

【００３９】なお、上記実施例では試験開始前に被試験
メモリから出力されるクロックの位相を測定したが、読
み出しデータにはＬ論理の時間もあるので、読み出しデ
ータの位相を測定することは困難である。また、読み出
しデータの位相を測定して可変遅延回路の遅延時間を設
定したのでは、高速で読み出しているために、比較タイ
ミング信号の修正が時間的に間に合わない。従って、試
験開始前に、各被試験メモリに同一のクロックを入力
し、読み出しデータと殆ど同じ位相で出力されるクロッ
クの位相を測定したのである。

【００４０】また、この発明を図示した好ましい実施例
について記載したが、この発明の精神及び範囲から逸脱
することなしに、上述した実施例に関して種々の変形、
変更及び改良がなし得ることはこの分野の技術者には明
らかであろう。従って、この発明は例示の実施例に限定
されるものではなく、特許請求の範囲によって定められ
るこの発明の範囲内に入る全てのそのような変形、変更
及び改良を包含するものである。

【００４１】

【発明の効果】以上の説明で明白なように、この発明に
よれば、クロック同期型のインタフェースを持つシンク
ロナス型のメモリのように読み出しデータの波形が高速
に変化するために波形が確定している時間が極めて短い
半導体メモリであって、しかも、読み出しデータが出力
されるタイミングに差が発生する半導体メモリであって
も、複数個の半導体メモリを同時に正常に試験すること
ができるという大きな利点が得られる。

【図面の簡単な説明】

【図１】この発明による半導体メモリ試験装置の一実施
例を示すブロック図である。

【図２】図１に示した半導体メモリ試験装置の動作を説
明するためのタイミングチャートである。

【図３】従来の半導体メモリ試験装置の一例を示すブロ
ック図である。

【図４】図３に示した半導体メモリ試験装置の動作を説
明するためのタイミングチャートである。

【図５】被試験メモリから出力されるクロックの位相を
測定する方法の一例を説明するための波形図である。

【符号の説明】

ＰＧ：パターン発生器 ＴＧ：タイミング発生器 ＷＦ：波形生成器 ＬＣ：論理比較器 ＣＰ：位相測定装置 ＤＹ１、ＤＹ２、ＤＹ３：可変遅延回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも、被試験半導体メモリに与え
   られる試験パターン信号、アドレス信号、及び制御信号
   を生成するためのパターンデータを、出力するパターン
   発生器と、 このパターン発生器から出力されるパターンデータを実
   波形を持つ試験パターン信号、アドレス信号、制御信号
   に変換する波形生成器と、 上記被試験半導体メモリから読み出される読み出しデー
   タと、上記パターン発生器から出力される期待値パター
   ンとを比較し、上記被試験半導体メモリの良否を判定す
   る論理比較器とを含む半導体メモリ試験装置において、 それぞれが読み出しデータの出力タイミングをリタイミ
   ングするためのクロックを出力する型式の半導体メモリ
   である複数個の被試験半導体メモリの試験を開始する前
   に、これらメモリからそれぞれ出力されるクロックの位
   相を測定する位相測定手段と、 この位相測定手段によって測定された位相に対応する遅
   延時間がそれぞれ設定される複数の可変遅延回路であっ
   て、それぞれの可変遅延回路に供給される比較タイミン
   グ信号を、上記設定された遅延時間だけ遅延させて対応
   する論理比較器に与える複数の可変遅延回路とを具備す
   ることを特徴とする半導体メモリ試験装置。
2. 【請求項２】 上記位相測定手段は、試験開始前に上記
   複数個の被試験半導体メモリに同一のクロックを入力す
   ることによってこれら被試験半導体メモリからそれぞれ
   出力されるクロックの位相を測定し、この測定した位相
   に対応する遅延時間を各被試験半導体メモリと関連する
   可変遅延回路に設定し、これら可変遅延回路から出力さ
   れる比較タイミング信号の位相を関連する被試験半導体
   メモリから読み出される読み出しデータの位相と合致さ
   せ、 上記論理比較器は上記可変遅延回路と同数設けられてお
   り、各論理比較器は対応する可変遅延回路から与えられ
   る上記比較タイミング信号のタイミングで、対応する被
   試験半導体メモリから読み出された読み出しデータと上
   記パターン発生器から出力される期待値パターンとを論
   理比較することを特徴とする請求項１に記載の半導体メ
   モリ試験装置。
3. 【請求項３】 上記複数の被試験半導体メモリはそれぞ
   れ、クロック同期型のインタフェースを持つシンクロナ
   ス型の半導体メモリであることを特徴とする請求項１に
   記載の半導体メモリ試験装置。
4. 【請求項４】 上記複数の被試験半導体メモリはそれぞ
   れ、クロック同期型のインタフェースを持つシンクロナ
   ス型の半導体メモリであることを特徴とする請求項２に
   記載の半導体メモリ試験装置。
5. 【請求項５】 パターン発生手段から出力されるパター
   ンデータを実波形を持つ試験パターン信号、アドレス信
   号、制御信号に変換し、それぞれが読み出しデータの出
   力タイミングをリタイミングするためのクロックを出力
   する型式の半導体メモリである複数個の被試験半導体メ
   モリのそれぞれに、これら実波形を持つ試験パターン信
   号、アドレス信号、制御信号を与えて上記試験パターン
   信号をこれら被試験半導体メモリに書き込み、この書き
   込んだ試験パターン信号を上記複数個の被試験半導体メ
   モリからそれぞれ読み出して、タイミング発生手段から
   与えられる比較タイミング信号のタイミングで、期待値
   パターンと論理比較し、上記被試験半導体メモリの良否
   を判定する半導体メモリ試験方法において、 上記複数個の被試験半導体メモリの試験を開始する前
   に、これら被試験半導体メモリに同一のクロックを入力
   し、これら被試験半導体メモリからそれぞれ出力される
   クロックの位相を測定する段階と、 各被試験半導体メモリから出力されるクロックの位相の
   測定値に対応する遅延時間を各被試験半導体メモリと関
   連する比較タイミング遅延手段にそれぞれ設定する段階
   と、 各被試験半導体メモリから読み出された読み出しデータ
   と上記期待値パターンとを、上記比較タイミング遅延手
   段から与えられる遅延された比較タイミング信号のタイ
   ミングで、論理比較する段階とを含むことを特徴とする
   半導体メモリ試験方法。
6. 【請求項６】 上記複数の被試験半導体メモリはそれぞ
   れ、クロック同期型のインタフェースを持つシンクロナ
   ス型の半導体メモリであることを特徴とする請求項５に
   記載の半導体メモリ試験方法。