KR100651051B1 - 반도체 장치의 테스트 장비 - Google Patents

반도체 장치의 테스트 장비 Download PDF

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Abstract

본 발명은 반도체 장치의 테스트 장비를 공개한다. 이 장비는 작성된 패턴 프로그램에 따라 레이트 신호에 응답하여 출력되는 타임 세트를 결정하는 타이밍 신호를 출력하는 패턴 발생부, 상기 타이밍 신호에 응답하여 상기 타임 세트 하나가 출력되는 시간을 결정하는 상기 레이트 신호를 출력하는 레이트 발생부, 상기 레이트 신호에 응답하여 리셋되고, 외부로부터 입력되는 클럭 신호에 응답하여 카운팅 신호를 출력하는 어드레스 카운터, 상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 및 상기 카운팅 신호로부터 소정의 신호를 선택하여 출력하는 타임 세트 조절기, 및 상기 타임 세트 조절기의 출력 신호에 따라 타임 세트 영역이 다르게 설정되고, 상기 타임 세트 조절기의 출력 신호에 응답하여 펄스 데이터를 출력하는 타이밍 메모리를 구비하는 것을 특징으로 한다. 따라서, 본 발명의 테스트 장비는 필요에 따라서 타임 세트의 수를 늘리고 최대 레이트를 줄이거나, 타임세트의 수를 줄이고 최대 레이트를 늘릴 수 있으므로, 다양한 동작을 테스트할 필요가 있는 반도체 장치를 테스트할 수 있으며, 특별히 긴 레이트를 필요로 하는 테스트를 수행하는 경우에도 간편하게 패턴 프로그램을 작성할 수 있다.

Description

반도체 장치의 테스트 장비{Test apparatus for semiconductor device}
도 1은 종래의 테스트 장비를 나타낸 블록도이다.
도 2는 도 1에 나타낸 종래의 테스트 장비의 타이밍 메모리의 타임 세트 영역을 설명하기 위한 도면이다.
도 3은 종래의 테스트 장비에서, 필요한 타임 세트의 수가 많을 때의 문제점을 설명하기 위한 동작 타이밍도이다.
도 4는 종래의 테스트 장비에서, 특별히 긴 레이트가 필요한 경우의 문제점을 설명하기 위한 동작 타이밍도이다.
도 5는 본 발명의 테스트 장비를 나타낸 블록도이다.
도 6은 본 발명의 테스트 장비의 레이트 발생부의 실시예를 나타낸 블록도이다.
도 7은 본 발명의 테스트 장비의 타임 세트 조절기의 실시예를 나타낸 블록도이다.
도 8은 도 5에 나타낸 본 발명의 테스트 장비의 타이밍 메모리의 타임 세트 영역을 설명하기 위한 도면이다.
도 9는 본 발명의 테스트 장비에서, 필요한 타임 세트의 수가 많을 때의 동작을 설명하기 위한 동작 타이밍도이다.
도 10은 본 발명의 테스트 장비에서, 특별히 긴 레이트가 필요한 경우의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 테스트 장비에 관한 것으로서, 특히 필요에 따라서 타임 세트의 수를 늘리고 최대 레이트를 줄이거나, 타임세트의 수를 줄이고 최대 레이트를 늘림으로써, 반도체 장치의 다양한 기능을 테스트할 수 있는 테스트 장비 및 테스트 방법에 관한 것이다.
일반적으로 반도체 장치의 테스트 장비는 반도체 장치가 다양한 동작을 수행하도록 어드레스 신호 및/또는 데이터 신호 등과 함께 제어신호 역할을 수행하는 복수개의 펄스 신호들을 출력하여 테스트를 수행하게 된다. 즉, 테스트 장비는 출력되는 복수개의 펄스 신호들을 다양하게 조합하여 반도체 장치에 인가함으로써 반도체 장치가 다양한 동작을 수행하도록 하고, 이들 동작들이 정상적으로 수행되는지를 판단함으로써 테스트를 수행한다.
사용자는 테스트 장비가 상기 복수개의 펄스 신호들을 출력하도록 패턴 프로그램을 작성하게 되는데, 이 때, 타임 세트(time set)와 레이트(rate)를 동시에 고려하여야 한다. 여기에서, 타임 세트란 테스트 장비의 출력에 대한 일종의 인덱스로서, 상기 복수개의 펄스 신호들의 조합을 의미하고, 레이트란 테스트 장비가 상기 복수개의 펄스 신호들의 조합에 의해 하나의 명령을 수행하는 단위시간, 즉, 하 나의 타임 세트를 출력하는데 소요되는 시간을 의미한다.
최근 들어, 반도체 장치의 유형이 다양해지고 여러 가지 기능을 보유하는 장치들이 많이 개발됨으로서, 이들 장치들을 테스트하는 테스트 장비도 피측정 장치가 보유하고 있는 여러 가지 기능을 모두 테스트하기 위해서는 다양한 형태의 조합을 가지는 펄스 신호들을 출력할 수 있어야 한다. 즉, 많은 수의 타임 세트를 가져야 한다. 또한, 반도체 메모리 장치의 번인 테스트 등의 경우에는 하나의 동작을 긴 시간에 걸쳐서 테스트하는 것이 필요하다.
그런데, 종래의 테스트 장비의 경우에는 테스트 장비가 지원하는 타임 세트의 수 및 최대 레이트가 고정되어 있었다. 따라서, 테스트 장비가 지원하는 타임 세트의 수보다 더 많은 타임 세트를 필요로 하는 경우에는 새로운 장비를 필요로 하며, 최대 레이트를 초과하는 레이트가 필요한 경우에는 최대 레이트를 여러 번 반복하도록 패턴 프로그램을 작성해야 하는 불편함이 있었다.
도 1은 종래의 테스트 장비의 블록도를 나타낸 것으로서, 패턴 발생부(10), 레이트 발생부(20), 및 출력부(30)로 구성되어 있으며, 출력부(30)는 어드레스 카운터(32), 타이밍 메모리(34), 및 복수개의 파형 생성부들(36-1, …, 36-n)로 구성되어 있다.
도 1에서, TS[m+1:n]는 테스트 장비가 출력할 타임 세트를 결정하는 타이밍 신호를 의미하고, rate는 상기 타임 세트에 해당하는 레이트, 즉, 상기 타이밍 신호(TS[m+1:n])에 의해 출력될 타임 세트 하나가 출력되는 시간을 결정하는 레이트 신호를 의미한다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
패턴 발생부(10)는 사용자가 작성한 패턴 프로그램에 따라 레이트 발생부(20)로부터 출력되는 레이트 신호(rate)에 응답하여 타이밍 신호(TS[m+1:n])를 순차적으로 출력한다.
레이트 발생부(20)는 외부로부터 입력되는 클럭 신호(clk) 및 상기 패턴 발생부(10)로부터 입력되는 타이밍 신호(TS[m+1:n])에 응답하여 레이트 신호(rate)를 출력한다. 예를 들면, 레이트 발생부(20)는 메모리(미도시) 및 카운터(미도시) 등으로 구성될 수 있다. 이 경우에, 상기 메모리(미도시)에는 각 타임 세트에 해당하는 레이트 값들이 저장된다. 상기 메모리(미도시)는 상기 타이밍 신호(TS[m+1:n])에 응답하여 출력될 타임 세트가 출력되는 시간에 대한 정보를 출력한다. 즉, 상기 타이밍 신호(TS[m+1:n])에 의해 지정된 상기 메모리(미도시)의 특정 부분에 저장되어있는 레이트 값을 출력한다. 그리고, 카운터(미도시)는 상기 메모리로부터 입력된 상기 레이트 값만큼 클럭 신호(clk)를 카운팅한 후 상기 레이트 신호(rate)를 출력하도록 구성될 수 있다.
출력부(30)는 외부로부터 입력되는 클럭 신호(clk), 패턴 발생부(10)로부터 입력되는 타이밍 신호(TS[m+1:n]), 및 레이트 발생부(20)로부터 입력되는 레이트 신호(rate)에 응답하여 펄스 신호들(PL1, …, PLn)을 출력한다.
어드레스 카운터(32)는 외부로부터 입력되는 클럭 신호(clk)를 카운팅(counting)하여 카운팅 신호(cnt[0:m])를 출력하며, 레이트 발생부(20)로부터 입력되는 레이트 신호(rate)에 의해 리셋된다. 타이밍 메모리(34)는 패턴 발생부(10)로 부터 입력되는 타이밍 신호(TS[m+1:n]) 및 어드레스 카운터(32)로부터 입력되는 카운팅 신호(cnt[0:m])에 응답하여 펄스 데이터(PLD)를 출력한다. 즉, 타이밍 메모리(34)의 어드레스 입력 단자(A0∼An)에는 상기 카운팅 신호(cnt[0:m]) 및 상기 타이밍 신호(TS[m+1:n])가 인가된다. 그러므로, 타이밍 메모리(34)는 상기 카운팅 신호(cnt[0:m]) 및 상기 타이밍 신호(TS[m+1:n])가 입력되면, 상기 카운팅 신호(cnt[0:m]) 및 상기 타이밍 신호(TS[m+1:n])에 의해 지정된 타이밍 메모리(34)의 메모리 셀에 저장되어 있는 펄스 데이터(PLD)를 출력한다. 복수개의 파형 생성부들(36-1, …, 36-n)은 상기 펄스 데이터(PLD)에 응답하여 각각 펄스 신호들(PL1, …, PL-n)을 출력한다. 상기 복수개의 파형 생성부들(36-1, 36-2, …)은 버퍼 또는 플립플롭 등으로 구성될 수 있다.
도 1에서는 출력부(30)가 복수개의 파형 생성부를 구비하는 것을 예시하였으나, 경우에 따라서는 하나의 파형 생성부를 구비할 수도 있다.
도 2는 도 1에 나타낸 종래의 테스트 장비의 타이밍 메모리(34)의 영역을 나타내는 도면이다.
도 1에 나타낸 바와 같이, 패턴 발생부(10)로부터 출력된 타이밍 신호(TS[m+1:n])는 타이밍 메모리(34)의 상위 어드레스로 인가되고, 어드레스 카운터(32)로부터 출력된 카운팅 신호(cnt[0:m])는 타이밍 메모리(34)의 하위 어드레스로 인가된다. 그러므로, 도 2에 나타낸 바와 같이, 타이밍 메모리(34)는 상기 타이밍 신호(TS[m+1:n])에 의해 복수개의 타임 세트 영역들(타임세트 0, 타임세트 1, …, 타임세트 i)로 구분될 수 있다. 예를 들면, 타이밍 신호(TS[m+1:n])가 2비트라면 타이밍 메모리(34)는 4개의 타임 세트 영역으로 구분된다. 타이밍 메모리(34)의 각 타임 세트 영역(타임세트 0, 타임세트 1, …, 타임세트 i)에는 상기 타이밍 신호(TS[m+1:n])에 응답하여 출력될 타임 세트에서, 출력될 복수개의 펄스 신호들(PL1, …, PLn)에 대한 펄스 데이터(PLD)가 저장된다.
또한, 테스트 장비의 최대 레이트는 어드레스 카운터(32)로부터 출력되는 카운팅 신호(cnt[0:m])의 비트수 및 외부로부터 입력되는 클럭 신호(clk)의 주파수에 의해 정해진다. 예를 들면, 상기 카운팅 신호(cnt[0:m])가 3비트이고, 상기 클럭 신호(clk)의 주파수가 100MHz라면, 테스트 장비의 최대 레이트는 80nsec가 된다.
도 1 및 도 2를 참고하여 종래의 테스트 장비의 동작을 설명하면 다음과 같다.
먼저, 패턴 발생부(10)는 작성된 패턴 프로그램에 따라 타이밍 신호(TS[m+1:n])를 출력한다. 그러면, 상기 타이밍 신호(TS[m+1:n])에 의해 타이밍 메모리(34)의 타임 세트 영역이 정해지고, 어드레스 카운터(32)는 외부로부터 입력되는 클럭 신호(clk)에 응답하여 카운팅 신호(cnt[0:m])를 0부터 1씩 증가시켜 출력한다. 타이밍 메모리(34)는 상기 타이밍 신호(TS[m+1:n]) 및 상기 카운팅 신호(cnt[0:m])에 응답하여 펄스 데이터(PLD)를 출력한다. 즉, 상기 타이밍 신호(TS[m+1:n]) 및 상기 카운팅 신호(cnt[0:m])에 의해 지정된 메모리 셀에 저장되어 있는 펄스 데이터(PLD)를 출력한다. 결과적으로, 카운팅 신호(cnt[0:m])는 상기 클럭 신호(clk)에 응답하여 1씩 증가하므로, 타이밍 메모리(34)에서는 타이밍 신호(TS[m+1-:n])에 의해 정해진 타임 세트 영역 내의 펄스 데이터(PLD)가 순차적으로 출력된다. 복수개의 파형 생성부들(36-1, …, 36-n)은 상기 펄스 데이터(PLD)에 응답하여 각각 펄스 신호(PL1, …, PLn)를 출력한다.
또한, 레이트 발생부(20)는 상기 타이밍 신호(TS[m+1:n])에 응답하여 레이트 신호(rate)를 출력한다. 즉, 상기 타이밍 신호(TS[m+1:n])에 따라 정해지는 소정의 시간후에 상기 레이트 신호(rate)를 소정시간동안 활성화시킨다. 패턴 발생부(10)는 상기 레이트 신호(rate)가 활성화되면 패턴 프로그램에 따라 다음 타이밍 신호(TS[m+1:n])를 출력하고, 어드레스 카운터(32)는 상기 레이트 신호(rate)에 응답하여 리셋(reset)되고, 다시 외부로부터 입력되는 클럭 신호(clk)에 응답하여 카운팅 신호(cnt[0:m])를 0부터 1씩 증가시킨다.
상술한 바와 같이, 도 1에 나타낸 종래의 테스트 장비는 타이밍 메모리(34)에 인가되는 상기 타이밍 신호(TS[m+1:n])의 비트수 및 상기 카운팅 신호(cnt[0:m])의 비트수가 각각 고정되어 있기 때문에, 테스트 장비가 구현할 수 있는 타임 세트의 수 및 최대 레이트가 고정되어 있었다.
도 3은 종래의 테스트 장비에 있어서, 필요한 타임 세트의 수가 많아진 경우의 문제점을 설명하기 위한 동작 타이밍도로서, 반도체 장치를 테스트하기 위해 8개의 타임 세트가 필요한 경우를 예시한 것이다.
도 3에서 clk는 외부로부터 입력되는 클럭 신호를, rate는 레이트 발생부(20)로부터 출력되는 레이트 신호를, PL1, PL2, PL3, PL4는 출력부(30)로부터 출력되는 펄스 신호들을 각각 나타낸다.
상기에서 예시한 바와 같이, 만일, 타이밍 신호(TS[m+1:n])가 2비트라면 테 스트 장비는 4개의 타임 세트(time set0, …, time set3)만을 지원한다. 만일, 테스트를 위해 8개의 타임 세트가 필요하다면, 도 3에 나타낸 바와 같이, 8개의 타임 세트를 4개씩 두 개의 타임 세트 그룹으로 나누고, 먼저 타임 세트 그룹 1을 출력하기 위한 펄스 데이터를 타이밍 메모리(34)에 저장하고 이를 이용하여 테스트를 수행한 다음(time set 그룹 1 구간), 타임 세트 그룹 2를 출력하기 위한 펄스 데이터를 타이밍 메모리(34)에 저장하고 새로 저장된 펄스 데이터를 이용하여 다시 테스트를 수행해야 한다(time set 그룹 2 구간). 그런데, 이와 같이 테스트를 수행할 경우, 테스트 수행 중에, 타임 세트 그룹 1을 출력한 다음 타임 세트 그룹 2를 출력하기 위한 펄스 데이터를 타이밍 메모리(34)에 저장하는 로딩 시간(LT 구간)이 필요하지만, 상기 로딩 시간(LT 구간)동안은 테스트하고자 하는 반도체 장치는 예측할 수 없는 상태가 되고, 심지어는 심각한 피해를 입을 수 있다. 따라서, 현실적으로는 이와 같은 방법으로는 테스트 할 수 없다.
도 4는 종래의 테스트 장비에 있어서, 테스트 시 특별히 긴 레이트가 필요한 경우의 문제점을 설명하기 위한 동작 타이밍도로서, 테스트를 위해 320nsec가 필요한 경우를 나타낸 것이다.
도 3에서 clk는 외부로부터 입력되는 클럭 신호를, rate는 레이트 발생부(20)로부터 출력되는 레이트 신호를, PL1, PL2, PL3, PL4는 출력부(30)로부터 출력되는 펄스 신호들을 각각 나타낸다.
상기에서 예시한 바와 같이, 클럭 신호(clk)의 주파수가 100MHz이고, 어드레스 카운터(32)로부터 출력되는 카운팅 신호(cnt[0:m])의 비트수가 3비트라면, 테스 트 장비의 최대 레이트는 외부로부터 입력되는 클럭 신호(clk)의 주기의 8배, 즉, 80nsec가 된다. 다시 말하면, 하나의 타임 세트가 구현할 수 있는 최대의 시간은 80nsec이다. 그런데, 반도체 장치의 하나의 동작을 테스트를 하기 위해 320nsec가 필요하다고 한다면, 도 4에 나타낸 바와 같이, 테스트 장비가 4개의 타임 세트(time set0, …, time set3)를 순차적으로 출력하도록 패턴 프로그램을 작성하여야 한다. 따라서, 패턴 프로그램의 길이가 늘어나게 되며, 사용자가 패턴 프로그램을 작성하는데 있어서 혼란을 초래할 수 있다.
결과적으로, 도 1에 나타낸 종래의 테스트 장비는 타이밍 메모리(34)에 인가되는 상기 타이밍 신호(TS[m+1:n])의 비트수가 고정되어 있기 때문에, 만일 테스트를 위해 필요한 타임 세트의 수가 테스트 장비가 지원하는 타임 세트의 수보다 많아지게 되면 테스트를 할 수 없는 문제점이 있다. 또한, 어드레스 카운터(32)로부터 출력되는 카운팅 신호(cnt[0:m])의 비트수도 고정되어 있기 때문에, 만일 특별하게 긴 레이트를 필요로 하는 테스트를 수행하고자 할 경우에는 패턴 프로그램의 길이가 길어지는 등의 불편함이 있었다.
본 발명의 목적은 필요에 따라서 타임 세트의 수를 늘리고 최대 레이트를 줄이거나, 타임세트의 수를 줄이고 최대 레이트를 늘릴 수 있는 테스트 장비를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 테스트 방법을 제공하는데 있다.
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상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비는 작성된 패턴 프로그램에 따라 레이트 신호에 응답하여 출력되는 타임 세트를 결정하는 타이밍 신호를 출력하는 패턴 발생부, 상기 타이밍 신호에 응답하여 상기 타임 세트 하나가 출력되는 시간을 결정하는 상기 레이트 신호를 출력하는 레이트 발생부, 상기 레이트 신호에 응답하여 리셋되고, 외부로부터 입력되는 클럭 신호에 응답하여 카운팅 신호를 출력하는 어드레스 카운터, 상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 및 상기 카운팅 신호로부터 소정의 신호를 선택하여 출력하는 타임 세트 조절기, 및 상기 타임 세트 조절기의 출력 신호에 따라 타임 세트 영역이 다르게 설정되고, 상기 타임 세트 조절기의 출력 신호에 응답하여 펄스 데이터를 출력하는 타이밍 메모리를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비는 상기 펄스 데이터에 응답하여 펄스 신호를 출력하는 파형 생성부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비의 상기 타임 세트 조절기는 상기 타이밍 신호 각각 및 상기 카운팅 신호 각각이 입력되고, 상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 또는 상기 카운팅 신호를 선택하여 출력하는 복수개의 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비의 상기 메모리는 2N-1(N은 자연수)비트인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비의 상기 어드레스 카운터는 N비트 카운터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비의 상기 레이트 발생부는 상기 타임 세트 하나가 출력되는 시간의 최대값이 상기 클럭 신호의 주기의 2N-1배인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비의 상기 레이트 발생부는 상기 타이밍 신호에 응답하여 상기 레이트 신호의 레이트 값을 출력하는 레이트 메모리, 및 상기 레이트 값에 응답하여 상기 클럭 신호를 카운팅하여 상기 레이트 신호를 출력하는 레이트 카운터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 장비의 상기 레이트 카운터는 N비트 카운터인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 방법은 타이밍 메모리의 타임 세트 영역을 설정하기 위한 분할 영역 설정 신호를 설정하는 영역 설정 단계, 작성된 패턴 프로그램에 따라 레이트 신호에 응답하여 타이밍 신호를 출력하는 패턴 발생 단계, 상기 타이밍 신호에 응답하여 상기 레이트 신호를 출력하는 레이트 발생 단계, 상기 레이트 신호에 응답하여 리셋되고, 외부로부터 입력되는 클럭 신호에 응답하여 카운팅 신호를 출력하는 어드레스 카운팅 단계, 상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 및 상기 카운팅 신호로부터 소정의 신호를 선택하여 출력하는 타임 세트 조절 단계, 상기 선택되어 출력된 소정의 신호에 따라 상기 타이밍 메모리의 타임 세트 영역의 수를 다르게 설정하는 메모리 설정 단계, 및 상기 선택되어 출력된 소정의 신호에 응답하여 상기 타이밍 메모리에 저장된 펄스 데이터를 출력하는 데이터 출력 단계를 구비하는 것을 특징으로 한다.
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삭제
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 방법의 상기 출력 단계는 상기 펄스 데이터에 응답하여 펄스 신호를 출력하는 펄스 발생단계를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치의 테스트 장비를 설명하면 다음과 같다.
도 5는 본 발명의 테스트 장비의 실시예의 블록도를 나타낸 것으로서, 패턴 발생부(10), 레이트 발생부(20), 및 출력부(30)로 구성되어 있으며, 출력부(30)는 어드레스 카운터(32), 타이밍 메모리(34), 복수개의 파형 생성부들(36-1, …, 36- n), 및 타임 세트 조절기(38)로 구성되어 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
패턴 발생부(10), 레이트 발생부(20), 어드레스 카운터(32), 타이밍 메모리(34), 및 복수개의 파형 생성부들(36-1, …, 36-n)의 기능은 도 1에서 설명한 것과 동일하다. 다만, 레이트 발생부(20)는 타임 세트 조절기(38)의 출력 신호에 응답하여 레이트 발생부(20)는 도 1에 나타낸 종래의 경우보다 더 긴 레이트를 구현하기 위해 내부의 카운터(미도시)의 용량이 종래의 경우보다 더 큰 카운터를 사용한다.
출력부(30)는 패턴 발생부(10)로부터 출력되는 타이밍 신호(TS[l+1:n]) 및 레이트 발생부(20)로부터 출력되는 레이트 신호(rate)에 응답하여 복수개의 펄스 신호들(PL1, …, PLn)을 출력한다. 즉, 상기 타이밍 신호(TS[l+1:n])에 의해 정해진 타임 세트, 즉, 복수개의 펄스 신호들(PL1, …, PLn)을 출력하며, 상기 타임 세트의 출력시간은 레이트 신호(rate)에 의해 정해진다. 또한, 출력부(30)가 출력할 수 있는 타임 세트의 수는 외부로부터 입력되는 분할 영역 설정 신호(set)에 의해 가변된다.
타임 세트 조절기(38)는 외부로부터 입력되는 분할 영역 설정 신호(set)에 응답하여 패턴 발생부(10)로부터 입력되는 타이밍 신호(TS[l+1:n]) 및 어드레스 카운터(32)로부터 입력되는 카운팅 신호(cnt[0:n])의 소정의 상위 카운팅 신호(cnt[l+1:n])로부터 소정의 신호를 선택하여 메모리로 출력한다. 다시 말하면, 타임 세트 조절기(38)는 분할 영역 설정 신호(set)에 응답하여, 타이밍 신호(TS[l+1:n])를 전부 선택하여 출력하거나, 상위 카운팅 신호(cnt[l+1:n])를 전부 선택하여 출력하거나, 또는, 상기 타이밍 신호의 일부(TS[m+1:n])와 상기 상위 카운팅 신호의 일부(cnt[l+1:m])를 선택하여 출력한다. 도 5에서는, 타임 세트 조절기(38)에 상기 카운팅 신호(cnt[0:n])의 상위 일부 비트들(cnt[m+1:n])이 입력되는 것을 예시하였으나, 상기 카운팅 신호(cnt[0:n]) 전부가 입력되도록 구성될 수도 있다.
즉, 도 5에 나타낸 본 발명의 테스트 장비는 타임 세트 조절기(38)를 구비하여 타이밍 메모리(34)로 인가되는 타이밍 신호의 비트수 및 카운팅 신호의 비트수 각각을 분할 영역 설정 신호(set)를 이용하여 필요에 따라 가변할 수 있도록 구성되어 있다.
도 6은 도 5에 나타낸 본 발명의 테스트 장비의 레이트 발생부(20)의 실시예의 블록도로서, 레이트 메모리(22) 및 레이트 카운터(24)로 구성되어 있다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
레이트 메모리(22)는 상기 타이밍 신호(TS[l+1:n])에 응답하여 레이트 값(RV)을 출력한다. 상기 레이트 값(RV)은 상기 타이밍 신호(TS[l+1:n])에 의해 출력될 타임 세트의 레이트, 즉 상기 타임 세트가 출력될 시간에 대한 정보를 의미한다. 레이트 카운터(24)는 상기 레이트 값(RV)에 응답하여 상기 클럭 신호를 카운팅하여 상기 레이트 신호(rate)를 출력한다.
도 6에 나타낸 블록도의 동작을 설명하면 다음과 같다.
레이트 메모리(22)의 어드레스 입력 단자에는 타이밍 신호(TS[l+1:n])가 인가되고, 상기 타이밍 신호(TS[l+1:n])에 의해 지정되는 메모리 셀에는 타이밍 신호 (TS[l+1:n])에 의해 출력될 타임 세트에 대한 레이트 값(RV)이 저장된다. 그러므로, 레이트 메모리(22)는 타이밍 신호(TS[l+1:n])가 인가되면 상기 타이밍 신호(TS[l+1:n])에 의해 출력될 타임 세트에 대한 레이트 값(RV)을 출력한다. 레이트 카운터(24)는 상기 레이트 값(RV)만큼 클럭 신호(clk)를 카운팅하여 레이트 신호(rate)를 출력하고 리셋된다.
도 7은 도 5에 나타낸 본 발명의 테스트 장비의 타임 세트 조절기(38)의 실시예의 블록도를 나타낸 것으로서 복수개의 먹스들(Ml+1, Ml+2, …, Mn)로 구성되어 있다.
도 7에 나타낸 블록들의 기능을 설명하면 다음과 같다.
복수개의 먹스들(Ml+1, Ml+2, …, Mn)은 외부로부터 입력되는 분할 영역 설정 신호(set)에 응답하여 각각 해당되는 타이밍 신호(TS[l+1:n]) 또는 상위 카운팅 신호(cnt[l+1:n])를 선택하여 출력한다.
즉, 도 7에 나타낸 본 발명의 타임 세트 조절기(38)는 테스트 장비의 최대 레이트는 줄여도 되나 많은 수의 타임 세트가 필요한 경우에는 타이밍 신호(TS[l+1:n])를 더 많이 출력하고, 타임 세트의 수는 줄여도 되나 긴 레이트가 필요한 경우에는 상위 카운팅 신호(cnt[l+1:n])를 더 많이 출력한다. 따라서, 필요에 따라서 분할 영역 설정 신호(set)를 다르게 입력함으로써 테스트 장비의 타임 세트의 수를 늘리거나 레이트를 늘릴 수 있다.
도 8은 도 5에 나타낸 본 발명의 테스트 장비의 타이밍 메모리(34)의 타임 세트 영역을 설명하기 위한 도면이다.
먼저, 도 8(a)는 타이밍 신호(TS[l+1:n])를 더 많이 출력한 경우, 즉, 타임 세트의 수를 늘린 경우를 나타낸 것이다. 많은 수의 타임 세트가 필요한 테스트를 수행하는 경우에는 타이밍 메모리(34)의 어드레스 입력 단자에 인가되는 신호 중 패턴 발생부(10)로부터 입력되는 타이밍 신호(TS[l+1:n])의 비트수를 늘리고, 어드레스 카운터(32)로부터 입력되는 상위 카운팅 신호(cnt[l+1:n])의 비트수는 줄임으로써, 도 8(a)에 나타낸 바와 같이, 각 타임 세트에 할당되어 있는 메모리의 비트수는 적으나, 즉, 최대 레이트는 감소하나, 타임 세트의 수는 많도록 구성할 수 있다.
도 8(b)는 타이밍 신호의 일부(TS[m+1:n])와 상기 상위 카운팅 신호의 일부(cnt[l+1:m])를 선택하여 출력함으로써 타이밍 메모리(34)가 도 2에 나타낸 종래의 타이밍 메모리(34)와 같은 수준의 타임 세트의 수와 각 타임 세트에 할당되어 있는 메모리의 비트수를 가지는 경우를 나타낸 것이다. 타임 세트의 수도 일정 수준 필요하고, 최대 레이트도 일정 수준 필요하다면, 타이밍 메모리(34)의 어드레스 단자에 입력되는 타이밍 신호(TS[l+1:n])의 비트수를 종래의 경우와 비슷하게 함으로서, 타이밍 메모리(34)가 도 8(b)에 나타낸 바와 같은 타임 세트 영역을 가지도록 할 수 있다.
도 8(c)는 상위 카운팅 신호(cnt[l+1:n])를 더 많이 출력하는 경우, 즉, 최대 레이트를 증가시킨 경우를 나타낸 것이다. 긴 레이트를 필요로 하는 테스트를 수행하는 경우에는 타이밍 메모리(34)의 어드레스 입력 단자에 인가되는 신호 중 패턴 발생부(10)로부터 입력되는 타이밍 신호(TS[l+1:n])의 비트수를 줄이고, 어드 레스 카운터(32)로부터 입력되는 상위 카운팅 신호(cnt[l+1:n])의 비트수는 늘림으로써, 도 8(c)에 나타낸 바와 같이, 타임 세트의 수는 적으나, 각 타임 세트에 할당되어 있는 메모리의 영역이 커지도록, 즉, 최대 레이트는 커지도록 구성할 수 있다.
즉, 도 2에 나타낸 종래의 테스트 장비의 타이밍 메모리(34)의 타임 세트 영역과 비교해 볼 때, 본 발명의 테스트 장비의 타이밍 메모리(34)는 영역 분할 설정 신호(set)에 의해 타이밍 메모리(34)로 인가되는 타이밍 신호(TS[l+1:n])의 비트수를 가변할 수 있으므로, 타임 세트 영역을 다양하게 분할할 수 있다. 결과적으로, 필요에 따라서 테스트 장비가 구현할 수 있는 타임 세트의 수와 최대 레이트를 다양하게 가변할 수 있다.
이하에서는 상기 타이밍 메모리(34)는 5개의 어드레스 입력 단자(A0, A1, …A4)를 가지고 있고, 패턴 발생부(10)로부터 출력되는 타이밍 신호(TS[l+1:n])는 4비트(즉, TS[1:4])이고, 어드레스 카운터(32)로부터 출력되는 카운터 신호(cnt[0:4]) 중 최하위 비트(cnt[0])는 타이밍 메모리(34)의 최하위 어드레스 입력 단자에 직접 인가되고, 상위 4비트의 카운터 신호(cnt[1:4])는 타임 세트 조절부(38)로 입력되고, 외부로부터 입력되는 클럭 신호(clk)의 주파수는 100MHz라고 가정하고, 테스트를 위해 타임 세트의 수가 많이 필요한 경우 및 테스트를 위해 특별히 긴 레이트를 필요로 하는 경우에 본 발명의 테스트 장비의 동작을 설명한다.
도 9는 본 발명의 테스트 장비에서, 테스트를 위해 8개의 타임 세트(time set 0, time set 1, …, time set 7)가 필요한 경우의 동작을 설명하기 위한 동작 타이밍도이다.
필요한 타임 세트의 수가 8개라면, 타이밍 메모리(34)의 5개의 어드레스 입력 단자(A0, A1, …A4) 중 상위 3비트(A2, A3, A4)에는 패턴 발생부(10)로부터 출력되는 타이밍 신호(TS[1:4]) 중 3비트의 타이밍 신호(TS[2:4])가 입력되고, 4번째 어드레스 입력 단자(A1)에는 어드레스 카운터(32)로부터 입력되는 카운팅 신호(cnt[1])가 입력되도록 분할 영역 설정 신호(set)를 이용하여 타임 세트 조절기(38)를 제어한다. 즉, 타이밍 메모리(34)의 어드레스 입력 단자(A0∼A4)의 상위 3비트(A2∼A4)에는 상기 타이밍 신호(TS[2:4])가, 하위 2비트(A0, A1)에는 카운팅 신호(cnt[0:1])가 입력되도록 한다. 그러면, 테스트 장비가 구현할 수 있는 타임 세트의 수는 8개가 된다. 따라서, 패턴 발생부(10)에서 순차적으로 타이밍 신호(TS[2:4])를 출력함으로써, 도 9에 나타낸 바와 같이 8개의 타임 세트를 연속적으로 구현할 수 있다. 결과적으로, 도 3에 나타낸 종래의 경우와 비교했을 때, 새로운 펄스 데이터를 타이밍 메모리(34)에 저장하기 위한 로딩 시간(LT 구간)이 필요 없으며, 정상적으로 테스트를 수행할 수 있게 된다.
도 10은 본 발명의 테스트 장비에서, 필요한 레이트가 320nsec일 경우의 동작을 설명하기 위한 동작 타이밍도이다.
테스트를 위해 320nsec의 레이트가 필요한 경우, 타임 세트 조절기(38)가 카운팅 신호(cnt[1:4])를 모두 선택하여 출력하도록 함으로써, 타이밍 메모리(34)의 상위 4 비트의 어드레스 입력 단자(A1, …, A4)에 모두 어드레스 카운터(32)로부터 입력되는 카운팅 신호(cnt[1:4])가 입력되도록 분할 영역 설정 신호(set)를 설정한 다. 즉, 타이밍 메모리(34)의 어드레스 입력 단자(A0∼A4) 모두에 상기 카운팅 신호(cnt[0:4])가 입력되도록 한다. 그러면, 테스트 장비가 구현할 수 있는 타임 세트의 수는 하나가 되지만 최대 레이트는 클럭 신호(clk)의 주기의 32배, 즉, 320nsec가 된다. 따라서, 하나의 타임 세트로서 도 10에 나타낸 바와 같은 펄스 신호들을 출력할 수 있으므로 패턴 프로그램을 간편하게 작성할 수 있다.
즉, 도 3 및 도 4에 나타낸 종래의 테스트 장비의 경우와 비교해보면, 도 1에 나타낸 종래의 테스트 장비는 타이밍 메모리(34)에 입력되는 타이밍 신호(TS[m+1:n])의 비트수 및 카운팅 신호(cnt[0:m])의 비트수가 고정되어 있었다. 따라서, 도 3에 나타낸 바와 같이, 반도체 장치를 테스트하기 위한 타임 세트의 수가 테스트 장비가 지원하는 타임 세트의 수보다 많은 경우에는 실질적으로 테스트를 할 수 없었다. 또한, 반도체 장치의 하나의 동작을 테스트하기 위해 필요한 시간이 테스트 장비가 지원하는 최대 레이트 이상 필요한 경우에는, 도 4에 나타낸 바와 같이, 이를 복수개의 타임 세트로 구분하여 이를 순차적으로 출력하도록 패턴 프로그램을 작성해야 하므로, 패턴 프로그램의 길이가 길어지고, 사용자에게 혼돈을 줄 수 있었다.
반면에, 도 5에 나타낸 본 발명의 테스트 장비는 도 9 및 도 10에 나타낸 바와 같이 필요에 따라 타이밍 메모리(34)에 입력되는 타이밍 신호(TS[l+1:n])의 비트수 및 카운팅 신호(cnt[l+1:n])의 비트수를 가변할 수 있다. 따라서, 테스트를 위해 많은 타임 세트가 필요한 경우에는 타이밍 메모리(34)로 입력되는 타이밍 신호(TS[l+1:n])의 비트수는 증가시키고, 카운팅 신호(cnt[l+1:n])의 비트수는 감소 시킴으로써, 필요한 타임 세트의 수가 많아지는 경우에도 반도체 장치를 테스트할 수 있다. 또한, 특별히 긴 레이트가 필요한 경우에는 타이밍 메모리(34)로 입력되는 타이밍 신호(TS[l+1:n])의 비트수는 감소시키고, 카운팅 신호(cnt[l+1:n])의 비트수는 증가시킴으로써, 테스트를 위한 시간이 길어지는 경우에도 하나의 타임 세트로 구현할 수 있으므로 패턴 프로그램을 작성하는 것이 간단해진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 테스트 장비는 필요에 따라서 타임 세트의 수를 늘리고 최대 레이트를 줄이거나, 타임 세트의 수를 줄이고 최대 레이트를 늘릴 수 있으므로, 다양한 동작을 테스트할 필요가 있는 반도체 장치를 테스트할 수 있으며, 테스트를 위한 시간이 길어지는 경우에도 간편하게 패턴 프로그램을 작성할 수 있다.

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 작성된 패턴 프로그램에 따라 레이트 신호에 응답하여 출력되는 타임 세트를 결정하는 타이밍 신호를 출력하는 패턴 발생부;
    상기 타이밍 신호에 응답하여 상기 타임 세트 하나가 출력되는 시간을 결정하는 상기 레이트 신호를 출력하는 레이트 발생부;
    상기 레이트 신호에 응답하여 리셋되고, 외부로부터 입력되는 클럭 신호에 응답하여 카운팅 신호를 출력하는 어드레스 카운터;
    상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 및 상기 카운팅 신 호로부터 소정의 신호를 선택하여 출력하는 타임 세트 조절기; 및
    상기 타임 세트 조절기의 출력 신호에 따라 타임 세트 영역이 다르게 설정되고, 상기 타임 세트 조절기의 출력 신호에 응답하여 펄스 데이터를 출력하는 타이밍 메모리를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 장비.
  7. 제6항에 있어서, 상기 반도체 장치의 테스트 장비는
    상기 펄스 데이터에 응답하여 펄스 신호를 출력하는 파형 생성부를 더 구비하는 것을 특징으로 하는 반도체 장치의 테스트 장비.
  8. 제7항에 있어서, 상기 타임 세트 조절기는
    상기 타이밍 신호 각각 및 상기 카운팅 신호 각각이 입력되고, 상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 또는 상기 카운팅 신호를 선택하여 출력하는 복수개의 먹스들을 구비하는 것을 특징으로 하는 반도체 장치의 테스트 장비.
  9. 제8항에 있어서, 상기 메모리는
    2N-1(N은 자연수)비트인 것을 특징으로 하는 반도체 장치의 테스트 장비.
  10. 제9항에 있어서, 상기 어드레스 카운터는
    N비트 카운터를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 장비.
  11. 제10항에 있어서, 상기 레이트 발생부는
    상기 타임 세트 하나가 출력되는 시간의 최대값이 상기 클럭 신호의 주기의 2N-1배인 것을 특징으로 하는 반도체 장치의 테스트 장비.
  12. 제11항에 있어서, 상기 레이트 발생부는
    상기 타이밍 신호에 응답하여 상기 레이트 신호의 레이트 값을 출력하는 레이트 메모리; 및
    상기 레이트 값에 응답하여 상기 클럭 신호를 카운팅하여 상기 레이트 신호를 출력하는 레이트 카운터를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 장비.
  13. 제12항에 있어서, 상기 레이트 카운터는
    N비트 카운터인 것을 특징으로 하는 반도체 장치의 테스트 장비.
  14. 타이밍 메모리의 타임 세트 영역을 설정하기 위한 분할 영역 설정 신호를 설정하는 영역 설정 단계;
    작성된 패턴 프로그램에 따라 레이트 신호에 응답하여 타이밍 신호를 출력하는 패턴 발생 단계;
    상기 타이밍 신호에 응답하여 상기 레이트 신호를 출력하는 레이트 발생 단계;
    상기 레이트 신호에 응답하여 리셋되고, 외부로부터 입력되는 클럭 신호에 응답하여 카운팅 신호를 출력하는 어드레스 카운팅 단계;
    상기 분할 영역 설정 신호에 응답하여 상기 타이밍 신호 및 상기 카운팅 신호로부터 소정의 신호를 선택하여 출력하는 타임 세트 조절 단계;
    상기 선택되어 출력된 소정의 신호에 따라 상기 타이밍 메모리의 타임 세트 영역의 수를 다르게 설정하는 메모리 설정 단계; 및
    상기 선택되어 출력된 소정의 신호에 응답하여 상기 타이밍 메모리에 저장된 펄스 데이터를 출력하는 데이터 출력 단계를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서, 상기 출력 단계는
    상기 펄스 데이터에 응답하여 펄스 신호를 출력하는 펄스 발생단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
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