JP2007171083A - 検査システム、検査方法および配線長調整方法 - Google Patents
検査システム、検査方法および配線長調整方法 Download PDFInfo
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Abstract
【解決手段】検査システム1は、DUT10、DUT20、ドライバ30、コンパレータ40、コンパレータ50、および電子リレー70を備えている。DUT10の入力端子12は、ドライバ30に配線62を介して接続されている。出力端子14には、配線64を介してコンパレータ40が接続されている。DUT20の入力端子22は、DUT10の入力端子12に配線66を介して接続されている。出力端子24には、配線68を介してコンパレータ50が接続されている。ここで、配線66中には、電子リレー70が設けられている。電子リレー70は、オンのときに検査信号を通過させ、オフのときに検査信号を遮断する。
【選択図】図1
Description
(a)電子リレー70をオンにした状態で、ドライバ30から検査信号を出力させることにより、配線62の配線長と配線66の配線長との和である第1配線長を測定するステップ
(b)電子リレー70をオフにした状態で、ドライバ30から検査信号を出力させることにより、配線62の配線長である第2配線長を測定するステップ
(c)上記第1配線長と上記第2配線長との差分として得られる、配線66の配線長に基づいて、検査信号が配線66を通過するのに要する時間である遅延時間を求めるステップ
(d)上記遅延時間に相当する配線長の分だけ、配線64の配線長を配線68の配線長よりも大きく設定するステップ
10 DUT
12 入力端子
14 出力端子
20 DUT
22 入力端子
24 出力端子
30 ドライバ
40 コンパレータ
50 コンパレータ
62 配線
64 配線
66 配線
68 配線
70 電子リレー
Claims (8)
- 検査信号を出力する信号出力部と、
入力端子が前記信号出力部に第1の配線を介して接続された第1の被検査装置と、
前記第1の被検査装置の出力端子に第2の配線を介して接続され、前記検査信号に応答して前記第1の被検査装置から出力される応答信号を入力する第1の信号入力部と、
入力端子が前記第1の被検査装置の前記入力端子に第3の配線を介して接続された第2の被検査装置と、
前記第2の被検査装置の出力端子に第4の配線を介して接続され、前記検査信号に応答して前記第2の被検査装置から出力される応答信号を入力する第2の信号入力部と、
前記第3の配線中に設けられ、オンのときに前記検査信号を通過させ、オフのときに前記検査信号を遮断するスイッチ部と、
を備えることを特徴とする検査システム。 - 請求項1に記載の検査システムにおいて、
前記第2の配線の配線長は、前記第4の配線の配線長よりも大きい検査システム。 - 請求項2に記載の検査システムにおいて、
前記第2の配線の配線長は、前記検査信号が当該第2の配線を通過するのに要する時間と、前記検査信号が前記第3および第4の配線を通過するのに要する時間とが略等しくなるように、設定されている検査システム。 - 請求項1乃至3いずれかに記載の検査システムにおいて、
前記スイッチ部は、前記第1の被検査装置の前記入力端子の近傍に設けられている検査システム。 - 請求項1乃至4いずれかに記載の検査システムにおいて、
前記スイッチ部は、電子リレーである検査システム。 - 請求項1乃至5いずれかに記載の検査システムを用いて被検査装置を検査する方法であって、
前記スイッチ部をオンにした状態で、前記信号出力部から前記検査信号を出力させ、当該検査信号に応答して前記第1および第2の被検査装置から出力される前記応答信号をそれぞれ前記第1および第2の信号入力部に入力させることを特徴とする検査方法。 - 請求項1乃至5いずれかに記載の検査システムを用いて被検査装置を検査する方法であって、
前記スイッチ部をオフにした状態で、前記信号出力部から前記検査信号を出力させ、当該検査信号に応答して前記第1の被検査装置から出力される前記応答信号を前記第1の信号入力部に入力させることを特徴とする検査方法。 - 請求項1乃至5いずれかに記載の検査システムにおいて配線長を調整する方法であって、
前記スイッチ部をオンにした状態で、前記信号出力部から前記検査信号を出力させることにより、前記第1の配線の配線長と前記第3の配線の配線長との和である第1配線長を測定するステップと、
前記スイッチ部をオフにした状態で、前記信号出力部から前記検査信号を出力させることにより、前記第1の配線の配線長である第2配線長を測定するステップと、
前記第1配線長と前記第2配線長との差分として得られる、前記第3の配線の配線長に基づいて、前記検査信号が前記第3の配線を通過するのに要する時間である遅延時間を求めるステップと、
前記遅延時間に相当する配線長の分だけ、前記第2の配線の配線長を前記第4の配線の配線長よりも大きく設定するステップと、
を含むことを特徴とする配線長調整方法。
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JP2005371614A JP4611885B2 (ja) | 2005-12-26 | 2005-12-26 | 検査システム、検査方法および配線長調整方法 |
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---|---|---|---|---|
KR100989577B1 (ko) | 2008-03-12 | 2010-10-25 | 주식회사 유니테스트 | Mut 보드 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09119963A (ja) * | 1995-10-25 | 1997-05-06 | Advantest Corp | Ic試験装置 |
JP2000292491A (ja) * | 1999-04-08 | 2000-10-20 | Advantest Corp | 2分岐伝送線路及び2分岐ドライバ回路及びこれを用いる半導体試験装置 |
JP2005221433A (ja) * | 2004-02-06 | 2005-08-18 | Advantest Corp | 試験装置 |
-
2005
- 2005-12-26 JP JP2005371614A patent/JP4611885B2/ja not_active Expired - Fee Related
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JPH09119963A (ja) * | 1995-10-25 | 1997-05-06 | Advantest Corp | Ic試験装置 |
JP2000292491A (ja) * | 1999-04-08 | 2000-10-20 | Advantest Corp | 2分岐伝送線路及び2分岐ドライバ回路及びこれを用いる半導体試験装置 |
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