JPS6085376A - 遅延ロツクル−プ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一対のパルス列における一対のパルス相互間
の時間差？測定し、比較し、又は同期させるシステムに
関する。

より特定的には、本発明は、集積回路を通しての信号の
伝播によってそれらの信号に生ずる時間遅延を試験する
のに有用な改良された遅延ロックループに関している。

該改良装置は、正確な遅延の測定に不可欠な極めて直線
性のよい傾斜電圧のう６生と、遅延が測定される時間長
を選択的（二制御する手段とを提供Ｔる。該改良された
遅延ロックループは遅延の正確な測定を容易にする装置
と組合せて使用されることができる。

従来の技術および発明が解決しようとする問題点 本発明ｋま集積回路を通じて伝播する信号に付１！Ｉｆ
Ｊする時間遅延を測定するのにイｊ°用である。この試
験は一次的にはディジタル的なスイッチング集積回路中
で測定される。新しい工ＣロジックのファミリーがＵｆ
Ｊ発されると、該工ａがディジタル出力（イスを構成す
るのに有用となる前に、その直流および交流パラメータ
特性を示すために非常に広範囲なデータが沖１定されな
ければならない。データは例えば、貯蔵、振動および放
熱とともに電力、温度および湿度の影響についてｉ；！
’Ｉ定されなければならなあ。従来よりＤｏパラメータ
の試験は合理的に実行された。交流パラメータの試ｋｎ
はより多くの課題を生じた。該試験は実（ブト−的な卵
境のもとて非常に高価なテスタを用いて行われたか又は
オアシロスコープ、備品、パルス発生器、電源などをそ
なえた作業台上で苦労して行われた。すべての場合にお
いて、該試験は時ＩＩ４」を要し、高価であり、また一
般に今１ｉ７１のデバイスのように正瀞ではなかった。

この発明は、何千という工Ｃの急速な；試験、その結果
の記録、および前述したような変斂の逐次の導入を許容
する。更に、すべての試９Ｑか容易に反徨キれうる。更
に、この発明は、初めて多くの工Ｏに対してのオンライ
ンでの自動化されたＡＣパラメータの製品試験を可能に
する。

本発明は、米国特許４．３０９．６７３号および４．３
３８．５６ｑ−ｇに述べられているような遅延ロックル
ープに対する改良である。これらの特許におりる開示内
容は同一である。したがって以下の点は双方の特ｉ゛１
・に適用しうる。すなわち該′６７３および１５６９号
のデバイスにおいては傾斜１ｄ圧発生器が組込まれてい
なかった。単に方形パルスの上昇時間が傾斜電圧として
利用された。よく知られているように、このようなパル
スは、オフシロスコープ上にパルス列として与えられた
とき方形として現れる。しかしながら事実上は、譲パル
スが上昇するのに必要とされるある有限の時間がある。

このことは短時間ベースを選択することによってオフシ
ロスコープ上で非常にはっきりと観察される。

該２つの引用された特許に示される実施例においては、
該パルスは時間に対して可変ではなかった。したがって
該パルスの上昇時間は固定された。

その結果として、時間レインジ（ｔｈｅ　ｒａｎｇｅ　
ｏｆｔｉｍｅ　）が固定された。レインジの切換が可Ｏ
Ｆでなかった。その結果、単に該固定された上昇時間よ
り少ない遅延のみしか測定されえなかった。このことは
少くとも工Ｏの試験に関し、該デバイスの有用性にきび
しい制限を課した。更に、該上昇時間は数ビフ秒内に測
定されるような極めて早いものであるのに対して、今ｔ
ｉｔのデバイスは１０００ナノ秒以上に及ぶ遅延レイン
ジを有する。

該′６７６および２５６９号デバイスにおけるパルスの
上昇は、今回の発明において要求される正確な測定の実
行に必要とぎれる高い直線性２示さない。該上昇の勾配
は最初緩やかであり、上昇がつづくにつれて急な勾配に
なる。

問題点を解決するための手段 本発明は集積回路の特性の試験に有用な改良された遅延
口、クループに関しており、該改良装置は直線性のすぐ
れた傾斜′ｔＴｉ圧を発生する傾斜電圧発生デバイスを
具備する。該電圧が傾斜上昇をつづけることを許容され
る時間量は、該遅延ロックループが測定しつる時間遅延
の最大量に関係している。この量は、第１の入力パルス
列のパルスエツジ変化と第２の入力パルス列のパルスエ
ツジ変化との間の最大遅延に等しくする。このような傾
斜電圧発生器（ｒａｍｐ　ｇｅｎθｒａｔｏｒ　）　が
各入力通路において利用される。タイムレインジがまた
該ｉＪと延口、クループの４１１１定精度に関係する。

試験される■０に応じて該レインジを変化させうろこと
が望ましい。このこと？達成するために、レインジスイ
ッチ回路か傾斜゛１Ｂ圧発生器における時間回路に接続
される。該時間回路における異る要素に切換えることに
よって、該傾斜電圧の勾配が変化され、１０，２０．　
５０，１００および１０００ナノ秒の遅延測定能力を提
供する。このようなスイッチはプログラマブルディジタ
ルデバイスによって制御されつる。

実施例 第１図は試験デバイス１０￥含む本発明の実施例を示す
。被試験デバイスである［ｉ（積回路１２により処理さ
れるような信号にｌｆ＝、する悶々の時間遅延をし１１
定することは試験デバイス１０の機能である。集積回路
１２は、直流および交流パラメータ特性を決定すること
が望まれる任意のデバイスであってよい。このようなデ
バイスは典型的には複数の入力と出力を有する。好適な
実施例に適合させるために、集積回路１２は６４　（ｊ
ｌｌの入力端子と６４個の出力端子をもつことができる
。集積回路１２は非常に高速度で試験され、各交流パラ
メータは約数マイクロ秒で測定される。所望に応じ機械
的な供給装置が急速に試験びれるべき多数の集積回路を
継続的Ｇこ提供することができる。

好適な実施例においては、試験デバイス１０はプログラ
マブルデバイス（図示しない）によって制御されており
、かかるプログラマブルデバイスは好ましくはディジタ
ル的な性質のものである。

図面では、このようなプログラマブルデバイスとのイン
ターフェースは太軸の矢印によって示されている。

集積回路１２の交流特性を決定する際に測定されるべき
典型的な遅延か第２図Ｇこ示される。２つの同一パルス
か示されており、通路Ａのパルスは通路Ｂのパルスに対
し時該上遅延されている。正側に向う電圧は通常パルス
（＋９と称され、負側に向う電圧は（−）である。４つ
の典型的な測定が示されており、正側に向うパルス間の
迎延時間ＴＤ”＋　と負側に向うパルス間の迎延時間Ｔ
Ｄ−−がある。図示される他の典型的な遅延の測定は、
通路Ｂについての正側に向うノぐルスと通路Ａについて
の負側に向うパルスとの間の遅延ＴＤ＋−と、通路Ｂに
ついての負側に向うパルスと通路Ａについての正側に向
うパルスとの間の遅延ＴＤ→を含んでいる。

このような測定をなし遂げるために、集積回路１２は第
１図に示さしるようにピンカード形電子装置？！（Ｐｉ
ｎ　ｃａｒｄ　ｅｌｅｃｔｒｏｎｉｃｓ　）　１４に接
続される。ピンカード形電子装ｆｉ２１４は集積回路１
２上のピンへのインタフェースを提供しており、各ピン
はかかる集積回路の入力端子又は出力端子となっている
。各ピンへのビンカードによる電子的なインタフェース
は２つの通路を具備しており、該通路は第２図に示され
るように通路Ａと通路Ｂに対応する。各通路は試験デバ
イス１ｏの残部に与えられそしてそこで作用されるべき
パルス列（ａ　ｐｕｌｓｅ　ｔｒａｉｎ　）の電圧諒’
ｆ　：Ｉ’ｔ　成−ｒ　ル。好適な実施例においては、
ディジタル形式のプログラマブルデバイスへの単純なソ
フトウェアの記述は測定されるべきピンとパラメータを
選択する。がかる指令（Ｏｏｍｍａｎｄ　）は「ピン５
からピン７へのＴＤ”−を測定せよ」と記述することが
できる。がかる指令は、デバイス１ｏへの入力として、
ビン５上に通路Ｂ　Ｆ　、そしてビンＺ上に通路人を選
択するであろう。

ピンカード形電子袋Ｍ　１４　！ま２つの出力を有する
。各出力は集苗回路において検知される２つの電圧のう
ち１つをもとにして変化を１ｊ１４始する。プログラマ
ブルデバイスは、該２つの電圧のうちのどちらかビンカ
ード電子装置１４の各出力を検知するのに用いられるべ
きがを決定する。

ピンカード電子装置ｉｆ　１４には２個のオアゲート、
すなわち通路Ａのオアゲート１６と通路Ｂのオアゲート
１８が接続される。各オアゲートはピンカード電子装置
１４にノと続される設数の入力接続をイｊする。通路人
のオアゲート１６と通路Ｂのオアゲート１８との間で分
割されて集積回路１２上の各ピンに対する入力接続がな
される。好適な実ｈＲｔ例においては、通路Ａのオアゲ
ート１６と通路Ｂのオアゲート１８はそれぞれ６４個の
入力端子をイｆする。動作にあたり、各オアゲートはプ
ログラマブルデバイスによる指令に応じて試験デバイス
１０の残部に所望の入力を通過させる。例えば、上述し
た指令に応答して、通路Ａのオアゲート１６は、ピン７
に対してインタフェースされるピンカード電子装置１４
への接続にもとづいて該オアゲートに入力されるパルス
例を出力する。同様にして、通路Ｂのオアゲート１８は
ピン５から該オアゲートに入力されるパルス列を出力す
るであろう。

通路Ａのオアゲート１６と通ｆｉ’ｈ　Ｉ３のオアゲー
ト１８からの出力はインバータ交ざ回路内２０に送られ
る。インバータ交さ回路ｔｒａ　２０はｊ！択的に２つ
の機能を果す。第１に該回路灼は必要な場合に該パルス
列のそれぞれのパルスを反転さ一１ｊる。ｆ（験デバイ
ス１０の特性上、該試酪デバイスは正側に向うパルスに
のみ作用する。したかって、＋ｌｔ’ｌ定されるべく選
択された時間遊好がＴ　Ｄ＋　４’である場合には、通
路Ａおよび通路Ｂに対するパルスエツジの変化（ｔｒａ
ｎｓｉｔｉｏｎ　）が正側に向うパルスであるために反
転は必要とされない。しかしながら、なされるべき測定
がＴＤ”−である場合には、両方のパルスエツジの変化
が負側に向っている。この場合には、インバータ交さ回
路網２０は、通路Ａと通路Ｂの負側に向うパルスエツジ
の変化を、試験デバイス１０の作用を可能にする正側に
向うパルスエツジの変化に反転させるであろう。

インバータ交さ回路網の第２の（ヅと能は到来する通路
Ａのパルス列を通路Ｂに選択的に通し、同時に、到来す
る通路Ｂのパルス列を通路Ａに通すことである。試験デ
バイス１０は常に通路Ｂのパルスエツジの変化に対する
通路Ａのパルスエツジの変化における遅延を測定する。

１１３には、通路Ｂのエツジの変化が通路Ａのエツジの
変化より後に発生するような遅延を測定することが望ま
れる。このことは、例えば、試験デバイス１０が１つの
パルスの上昇および降下時間を測定している場合に発生
する。この場合において、通路Ｂは基準又は低’ｉｉＬ
　ＥＥ　？ｉ：表し、通路Ａは上昇電圧を表す。上昇時
間測定時には通路Ｂの電圧゛が先ず生起するけれども、
降下時間測定時には、パルスは通路Ａ又は上昇型１．Ｅ
から始まって通路Ｂ又は基準電圧まで降下する０試験デ
バイス１０が降下時間を測定しているときには、通路Ｂ
の現象が通路Ａの現象に先立って発生しなければならな
いという関係？保つために、通路人のエツジの変化は通
路Ｂを通して送られなければならず、また通路Ｂのエツ
ジの変化は通路人を通して送られなければならない。

インバータ交さ回路網２０は通路Ａのマルチプレクサ２
２にパルス列を・出力し更に通路Ｂのマルチプレクサ２
４にパルス列を出力するもので、ここにおいて、測定さ
れるべき現象は正方向に向うエツジの変化であり、通路
Ａのエツジの変化は通路Ｂのエツジの変化と同時に又は
それから遅れて生起する。ＡおよびＢのマルチプレクサ
はインバータ交さ回路網２０のほかに較正装置２６にも
接続されそこからの入力を受信する。マルチプレクサは
双方の信号源からの入力にもとづいて既知の方法で時分
割機能を果す。好適な実施例においては、Ａマルチプレ
クサ２２とＢマルチプレクサ２４はプログラマブルデバ
イスによって制御すれる。

プログラマブルデバイスに応答して、Ａマルチプレクサ
は人通路のパルス列２出力し、Ｂマルチプレクサ２４は
３通路のパルス列を出力する。

人通路のパルス列はＡバ、ファ２８に入力され、３通路
のパルス列はＢバ、ワ、３０に入力される。

バッファは通常の方法でそれぞれの信号２平滑にし成形
するように作用する。Ａバ、ファ２８はＡ傾斜電圧発生
器３２　（Ａ　ｒａｍｐ　ｇｅｎｅｒａｔｏｒ　）　に
パルス列を出力し、Ｂバッファろ０はＢ傾斜電圧発生器
（Ｂ　ｒａｍｐ　ｇｅｎｅｒａｔｏｒ　）　３４にパル
ス列を出力する。

遅延測定について所期の精度を得るために、傾斜電圧発
生器は非常に直線性のよい傾斜電圧を生起しなければな
らない。したがって該発生器は少くとも２つのサブ要素
を含んでいる。第１のサブ質素は湿度変化にもとづくよ
うな長期間のドリフ１−をなく１−る。第２のサブ要素
は非常に高周波のデバイスであり、該第１のサブ要素に
よって補正された傾斜電圧を発生する。各傾斜電圧発生
器はパルスエツジの変化が入力されるとき傾斜電圧発生
を開始するように作用する。

Ａ傾斜電圧発生器３２とＢ傾斜電圧発生器６４にはそれ
ぞれ復帰回路（ｒθｔｒａｃｅ　ｃｉｒｃｕｉｔｒｙ　
）３６Ａと３＜ＳＢが接続される。復帰回路６６Ａと６
６Ｂは所定の電圧に到達したとき該傾斜電圧発生器の電
圧上昇を中止させ、次のパルスエツジの変化を待つため
に基準電圧まで降下復帰させる。

個々の傾斜電圧発生器とそれらに組合された復帰回路の
機能は第３図に示される。傾斜Ｗｉ圧は、入力パルス列
にもとづくエツジ変化が傾斜電圧発生器によって検出さ
れるとき基準電圧Ｖｒθｆから立ち上る。傾斜電圧はそ
第１が最大電圧Ｖｍ　ａｘに到達するまで上昇し続け、
該最大電圧到達時において該傾斜電圧発生器と組合され
た復帰回路は復帰を指令し、該′電圧は基準電圧Ｖｒｅ
ｆまで降下復帰する。そこで該傾斜′ｉｎ圧発生器は次
のパルスエツジ変化を待つ。傾斜電圧が傾斜を開始して
から復帰するまでの１サイクルを終るに要する時間は、
遅延が試験回路１０によって測定されつる最大の可能な
時間長を表す。この時間は図面中でレインシ１　（ｒａ
ｎｇｅ　１　）　によって表される。実用的には、傾斜
電圧の使用部分は遅延時ｍｌ零を表す′１（Ｌ圧Ｖｏ　
と、フルスクール遅延２表す電圧■ｆｓ　Ｇこよって限
定される。

好適な実施例においては、傾斜１１Ｌ圧光生器の時間範
囲を選択的に変化させることがｉＵ脂である。

このことは傾斜電圧発生３６のスロープ？変えることに
よって達成される。このことは第３図に示される２つの
傾斜電圧な比軸することによって、該傾斜が復帰発生電
圧に到達するに要する時間量に影９Ｊを及ぼしている。

すなわちＶｍ　ａｘは一定であるがレインシ２　（ｒａ
ｎｇｅ　２　）はレインジ１の２倍であることが理解さ
れつる。例えば、レインジ１が５ＪＪ−ノ秒の広がりを
表すことができたとするとレインジ２は１００−）−７
秒の広がりを表す。測定されるべき時間遅延が約７０ｆ
ノ秒であることか知られている場合には、レインジ１は
このような測定をするに必要な広がりを有しない。すな
わちレインジ２が選択されなければならない。

レインジ切換回路が各傾斜電圧発生器と結合されている
。好ル：３な実施例においては該レインジは１１１．２
０，５（３，１［ＩＱおよび１０００ナノ秒である。更
に好適な実施例においてはレインジ選択の制御がプログ
ラマブルデバイスによってｔｒ、される。

第１図を参照すると、Ａ傾斜電圧発生器３２は人通路の
パルス列を第１の可変遅延装置（ｖａｒｉａｂｌｅ　ｄ
ｅｌａｙ　ｄ、ｅｖｉｃｅ　）５８に与える。Ｂ傾斜電
圧発生器６４はＢ１通路のパルス列を第２の可変遅延装
置４０に与える。可変遅延装置は、３通路のパルス列の
パルスエツジ変化に対するＡ通路パルス列のパルスエツ
ジ変化の時間的遅延を表すフィードバック電圧を生起さ
せるために既知の方法でエツジ検出装置４２に影響を及
ぼす。第１の可変遅延装置′５８と、第２の可変遅延装
置ｔ４０と、エツジ検出装置４２と、可変遅延装置３８
に入力されるフィードバック電圧とは実質的に既知の遅
延ロックループ（ｄｅｌａｙ　］、ｏｃｋ　１ｏｏｐ　
）を（ず・２成する。

レインジスイッチ（ｒａｎｇｅ　５ｗ１ｔｃｈ　ｄ、ｅ
ｖｉａｅ　）４４は低域フィルタとして機能する。既知
の遅延ロックループは集ｔ′４回路である。フィードバ
ック電圧を利用できるようにするために、かかる電圧は
パルスからパルスまで実質的に一定のレベルに保たれて
いなければならない。前述したレインジ切換え能力の結
果として、該フィードバック電圧がパルスとパルスの間
で降下する可能性がある。

このことを防止するためには該レインジの関数として適
当な回路に切換えることが必要である。好適には、かか
る回路は種々の大きさのキャパシタを其備しているか、
本質的には、より長いレインジに対してはより大きなキ
ャパシタであり、より短いレインジに対してはより小さ
なキャパシタである。好適な実施例においては、レイン
ジスイッチ４４はプログラマブルデバイスによって制御
される。レインジスイッチ４４は演算増巾器４６にフィ
ードパ、り電圧を出力する。

演算増巾器４６は２つの入力を受け、該２つの入力はフ
ィードバック電圧と該フィードバック血圧に適当なオフ
セットを与える基準電圧デバイス４８からの′ｍ圧であ
る。演算増巾器４６は町変遅延装；′＋　３８の第２の
入力端子に増巾されたオフセットフィードバック電圧を
出力する。このオフセットフィードバック電圧は、７Ｉ
ＩＩｌ定されるべきパルスエツジ変化相互間の遅延時間
を表わす。

試験デバイス１０の好適な出力回路は第１図の右手上方
に示され、減り器５０、計器増巾器（ｉｎｓｔｒｕｍｅ
ｎｔａｔｉｏｎ　ａｍｐｌｉｆｉｅｒ　）　５２、アナ
ログデジタル変換ｉ５４．およびバス５６で４＋“１１
成される。

減衰器５０は計器増巾器のフルスケール出力電圧をセッ
トする。この電圧は選択されたレインジの最大遅延を表
わ丁。例えば５０ナノ秒レインジにおいては、計器増巾
器のフルスケール出力′「１７．　Ｅは５０デノ秒の遅
延に等しい。零固定１０１路５８（２θｒｏｉｎｇ　ｃ
ｉｒｃｕｉｔｒｙ　）は′Ｊイ延零分表Ｔ電圧を第３図
における■０　に固定し、この゛音圧を第２の可変遅延
捗ｒｆｔ４０の第２の入力に供給する。好適な実施例に
おいては、減衰器５０と答固定回路５８は前述されたレ
インジスイ、チ４ケエ能と同ＩＩｓにレインジ切換えさ
れる。更に進んだ実施例においては、かかるレインジ切
換えはプログラマブルデバイスによって制御される。

減り器５０は第１の可変遅延装置３８に入力されるフィ
ードバック電圧を受入れ、計器増巾器５２に適当な大き
さの電圧を増巾用として出力する。増巾された電圧はア
ナログデジタル変換器５４に出力される。基準電圧５５
はアナログデジタル変換器５４の出力の中心をぎめるオ
フセットを与える。

好適な実施例においては、アナログデジタル変換器５４
は１２ビツトデバイスであって６個の電ＩＨＨをデジタ
ル信号に変挨する。例えば、２０ナノ　。

秒のレインジに対しては、ｖＯは約４００ビツトに等し
く、Ｖｆｓは約３４００ビ、トに等しい。したがってこ
のレインジスケールに対しては、２０力ツ秒は（Ｖｆｓ
−Ｖｏ）すなわち約６０００ビツトの増巾形■を表す。

該レインジが適当に選択されるとすれば、該フィードバ
ック電圧は測定される遅延においてｖＯとＶｆｓとの間
となるであろう。

この電圧はあるビット数に等しいものとなるであろう。

好適な実施例においては、このようなデジタル信号はバ
ス５６とプログラマブルデバイスに送出される。

較正装置Ｆｊ　２６はシステム全体の精度を確保するの
に重要な役割を果す。その第１の機能は歪みを減少させ
ること（ｃｌｅｓｋｓｗｉｎｇ　）に関している。

パルス列が通過する試験デバイス１０の種々の要紫は、
測定されるフィー、ドパツク電圧を歪ませるような信号
遅延をもたらす。もしこのような遅延が測定されつるな
らば、その遅延は歪みを減少きせるためにバスデータ５
７に加算又は減算されつる。このことを遂行するために
、較正装置ｄ２６はビンカード電子装置１４に２個の同
時のパルス列を送出する。該パルス列の１方は基準用と
して機能し、試験デバイス１０の通路Ｂを通して送出さ
れる。他方のパルス列は各ビンインタフェースおよび試
験デバイス１０の通路Ａを通して逐次送出される。２個
のパルス列は同時的であり、換言すれば遅延窓となって
いたから、これによって発生される遅延があれば、それ
は選択されたビンインタフェースからの通路に起因して
いる。かかる遅延のそれぞれは、プログラマブルデバイ
ス内のメモリに保存され、特定のビンか測定されるとき
呼び戻される。測定がビン５からビン７に対してなされ
るような前述の例においては、ビン５に対する歪み値と
ビン７に対する歪み値とは、出力されるバスデータ５７
に加算されるか又は減算されるであろう。

ＩＩ２正装’ｆｆ２６の第２の機能は、Ａマルチプレク
サ２２とＢ’？ルチプレクサ２４に送られる信号とプロ
グラマブルデバイスから較正装置にフィードパ、りされ
るデジタル信号によって各レインジに対するゼロスケー
ル電圧とフルスケール電圧の値を非常に正確に測定する
ことである。このことを行うために、各レインジが逐次
選択される。各レインジにおいて、プログラマブルデバ
イスはかかる電圧に閃しての試験デバイス１０のデジタ
ル出力を検査しミそれぞれの値が予め設定された電圧ス
パン（ｖｏｌｔａｇθ５ｐａｎ　）内にあるかどうかを
先ず測定する。もし該２個の電圧がそれぞれの電圧スパ
ン内Ｇこあれば、該プログラマブルデバイスは、試験デ
バイス１０が該選択されたレインジにおいて機能してい
るものと決定し、第２部の較正機能に進む。第２部にお
いて、較正装置２６はプログラマブルデバイスから零電
圧とフルスケール電圧を表すデジタル信号を受け入れる
。プログラマブルデバイスは該２個の電圧間の差を、前
述の例においては３０００ビツト・と決定する。この数
値と選択されたレインジを用いて、プログラマブルデバ
イスはビット当りの数ピコ秒の？ｌ延を計算する。

この比率がストアされ、その後該しインジが遅延時間を
正確に測定するために選択される度毎に、該フィードバ
ック電圧を表わすデジタル信号に適用される。校正装置
２６は各レインジに対し上記２つの機能を逐次実行する
。

この出願の発明の多くの特長と利点記述されたけれども
、この開示は多くの点で単なる実例であることが理解さ
れるであろう。細部の点、特に形状、大きさ、および部
品配置の点において、本発明の範囲内で種々の変更がな
されつる。本発明の範囲は、勿論、特許請求の範囲の記
載によって規定される。

【図面の簡単な説明】

第１図は、集積回路によって処理される信号によって生
起される電気信号の時間遅延を測定するのに有用な改良
された遅延口、クループを具備する、本発明の１実施例
の回路図、 第２図は、測定されることが望まれる時間遅延を示す一
対の時間域波形図、 第６図は、異なる時間レインジの傾斜電圧についての復
帰およびレインジ切換機能？示す一対の時間域波形図で
ある。 （符号の説明） １２・・・集積回路 １４・・・ピンカード形電子装置 ２０・・・インバータ交さ回路網 ２２．２４・・・マルチプレクサ ２６・・・校正装置 ２８．３０・・・バッファ ３２．３４・・・傾斜電圧発生器（ランプジェネレータ
） ３６Ａ、３６Ｂ・・・復帰回路 ３８．４０・・・可変遅延装置 ４２・・・エツジ検出装置η ４４・・・レインジスイッチ ５０・・・減衰器 ５４・・・ＡＤ変換器 ５６・・・バス ５８・・・零固定回路 特許出願人 マイクロ　コンポーネント テクノロジ、インコ−ゼレイティド 特許出願代理人 弁理士青水　朗 弁理士西舘和之 弁理士平岩賢三 弁理士山口昭之 弁理士西山雅也 第２図 第３図 一一−Ｖ１ノア　／−一 区

Claims (1)

1. 【特許請求の範囲】 １、電子デバイスの第１のビンに対応する第１のパルス
   列供給源に接続される入力端子を有し、また第１および
   第２の入力手段を有するパルスエツジ検出器手段の第１
   人力手段に接続されてこれに第１のパルス列を与える第
   １の時間遅延手段；第１の入力手段に現れるパルスと第
   ２の入力手段に現れるパルスとのエツジ変化の時間間隔
   に関してのアナログ出力信号を生起するパルスエツジ検
   出器手段；および電子デバイスの第２のピンに対応する
   第２のパルス列供給源に接続される入力端子を有し、ま
   た該パルスエツジ検出器手段の第２の入力手段に接続さ
   れてこれに第２のパルス列を与える第２の時間遅延手段
   であって、該第２のパルス列の時間遅延を制御するため
   の入力２与えるために、該第２の時間遅延手段に該時間
   間隔に関しての出力信号を提供するようなフィードパ、
   り手段を有するもの；を具備する遅延ロックループ装置
   であって、該装置は、 該第１のパルス列供給源と該第１の時間遅延手段との間
   に挿入され、該第１のパルス列のパルスエツジの変化に
   応答して基準電圧から傾斜上昇を開始する直線電圧を発
   生する第１の傾斜電圧発生手段； 該第１の傾斜電圧発生手段に接続され、該傾斜電圧があ
   る電圧に到達したときその傾斜上昇を終結し、該第１の
   傾斜電圧発生手段に該基準電圧への復帰を指令する第１
   の復ツ４１手段；該第２のパルス列供給源と該第２の時
   間遅延手段との間に挿入され、該第２のパルス列のパル
   スエツジの変化に応答して基準電圧から傾斜上昇を開始
   する直線電圧を発生する第２の傾斜布１圧発生手段； および該第２の傾斜電圧発生手段に接続され、該傾斜電
   圧がある電圧に到達したときその傾斜上昇を終結し、該
   第２の傾斜電圧発生手段に該基準電圧への復帰を指令す
   る第２の復帰手段；を具備することを特徴とする遅延ロ
   ックループ装置ｒイ。 ２　該遅延ロックループによって測定可能な最大の時間
   遅延を選択的Ｑこ制御するために接続されたレインジス
   イッチ手段を有することご特徴とす°る、特許請求の範
   囲１記載の遅延ロックループ装置。 ６　該第１の傾斜電圧発生手段に接続されその傾斜７１
   １圧発生器により大きな又はより小ざな勾配で傾斜上昇
   することを選択的に指令する第１のレインジスイッチ手
   段と、該第２の傾斜電圧発生手段に接続されそのｆφ斜
   ′酊圧発生器により大きな又はより小さな勾配で傾斜上
   昇することを選択的Ｇこ指令する第２のレインジスイッ
   チ手段とを有することを特徴とする特３／ｆ請求の範囲
   ２記載の遅延口、クルーブゼ装置。 ４、　傾斜′、ｌ【圧の卯１作しインジが零遅延を表す
   零市、圧と選択されたレインジで測定可能な最大遅延を
   表すフルスケール電圧とによって規定され、選択された
   レインジの関数として零電圧とフルスケール電圧との間
   の時間遅延をセットするように接続されたレインジスイ
   ッ・千手段を有することを特徴とする特許請求の範囲６
   記載の遅延ロックループ装置。 ５　選択可能な時間遅延レインジが１０．２０゜５０．
   １００および１０００ナノ秒であること？特徴とする、
   特許請求の範囲４記蒔の遅延ロックループ装置。 ６　レインジスイツチングがデジタル的にプログラマブ
   ルなデバイスによって制御されることを特徴とする特許
   請求の範囲５記載の遅延ロックループ装置。 Ｚ　第１および第２のパルス列を受け入れが力）るパル
   ス列を該遅延ロックループに出力するためにその第１お
   よび第２のピンにおいて該電子デバイスに接続されるピ
   ンインタフェース手段を具備するピンカード’［千手段
   を有すること？１、テ徴とする、特Ｎ′ｆ請求の範囲１
   記載の遅延ロックループ装め。 ８、該電子デバイスは複数のピンを有し、該ピンカード
   電子手段はその各個を該電子デバイスのピンに接続する
   ための複数のビンインタフェース手段を有すること全特
   徴とする、１・１″詳解１求の範囲７記載の遅延ロック
   ループ装置。 ９　各ビンインタフェース手段は４個の出力手段を有し
   、該ピンインクフェース手段が接続されル′市子デバイ
   スのピンにおいて検出される４個のｔｉｔ圧のうちの１
   個を選択的に出力することを特徴とする特許６青求の範
   囲７又は８に記載の遅延ロックループ装置。 １０、第１のパルス列供給源と第１の時間遅延手段との
   間に接続された第１の多重通路オアゲート手段であって
   、該第１のパルス列供給源は少くとも２つの別個のパル
   ス列を発生して該第１の多重通路オアゲート手段にそれ
   らを出力し、該オアゲート手段は該パルス列の１つを該
   第１の時間遅延手段に選択的に送出するように機能する
   もの、および第２のパルス列供給源と第２の時間遅延手
   段との間に接続された第２の多重通路オアゲート手段で
   あって、該第２のパルス列供給源は少くとも２つの別個
   のパルス列を発生して該の２の多重通路オアゲート手段
   にそれ・らを出力し、該オアゲート手段は該パルス列の
   １つを該第２の！ｉｊ？間遅延手段に選択的に送出する
   ように機能するもの、を更に具備することを特徴とする
   特許請求の範囲１記載の遅延ロックループ装ｊ）：、（
   。 １１、該第１および第２の多重通路オアゲート手段はそ
   れぞれ単一の出力を選択的に出力する６４個の入力端子
   を有することをＱ’：Ｐ徴とする、特許請求の範囲１０
   記載の遅延ロックループ装置。 １２、該ｍ１および第２のオアゲート手段と該第１およ
   び第２の時間遅延手段との間に挿入され、負側に向うパ
   ルスを検出し、該第１および第２のパルス列におけるす
   べての負側に向うパルス全反転して、該反転きれたパル
   スとすべての正側に向うパルスと２それぞれの時間Ｊ￥
   延平手段出力するように機能するように接続されたイン
   バータ交さ手段を有することを特徴とする特許請求の範
   囲１０又は１１に記載の遅延ロックループ装；漬。 １３、零遅延に対応する零ｎｔ圧しきいイ１ａと選択さ
   れたレインジにおいて測定可能な最大遅延に対応するフ
   ルスケール電圧しきい値とによって規定される傾斜電圧
   の有用部分を有し、零セツト手段がそれぞれの面間遅延
   レインジに対し零電圧しきい値を選択的に入力する第２
   の時間遅延手段に接続され、またフルスケールセット手
   段がそれぞれの時間遅延レインジに対しフルスケール電
   圧しきい値を選択的に入力する第１の時１￥１５遅延手
   段に接続されていることを特徴とする特許請求の範囲４
   又は５に記載の遅延ロックループ装置。 １４、アナログ出力信号をディジタル出力信号に変換す
   るアナログ−ディジタル変換手段を有し、多数のビット
   の１１ν報が、選択された時間遅延レインシの［ｆｌ＆
   である一つの時間周期と関連していることを特徴とする
   特許請求の範囲４又は５に記載の遅延ロックループ装置
   。 １５．１つのパルス列のエツジ変化と他のパルス列のエ
   ツジ変化との時間遅延が実質的に零となる少くとも２つ
   の一致パルス列を発生するように接続された較正手段を
   有し、該較正手段はピンカード電子装置と各ピンインタ
   フェース手段に該一致パルス列を選択的に入力させ、該
   ピンカード手段のピンインタフェース手段からＬｌｂ力
   される第１の一致パルス列は詠遅延ロックループによっ
   て遅延される第１のパルス列を構成し、第２の一致パル
   ス列は該第１のパルス列ぽ生ずる遅延が測定される場合
   の基準を構成し、該遅延は該遅延ロックループの出力信
   号中の誤差を含み、該誤差は各ピンカードインタフェー
   ス手段に対してＲＦｍされ、更にディジタル出力信号と
   結合するためにプログラマブルデバイスによってストア
   されることを特徴とする特許請求の範囲１４に記載の遅
   延ロックループ装置。 １６該遅延ロツクループをＨｉｔ御するためのプログラ
   マブルデバイスを更に含み、該プログラマブルデバイス
   は更に該時間遅延レインジを通じて該デバイスを逐次ス
   テップさせ、各レインジに対する零電圧しきい値とフル
   スケール電圧しきい値とが満足な動作をするために予め
   設定された制限値内にあるかどうかを決定し、更に各レ
   インジに対するディジタル出力を試験して、選択された
   レインジの関数として各ピコ秒の遅延に等しい情報のビ
   ット数と、零′屯圧しきい値とフルスケール電圧しきい
   値との間で観察されるビット数とを決定し１、亥決定が
   ディジタル出力信号の正確なわく決めに利用されること
   を特徴とする特許請求の１扼囲１５に記載の遅延ロック
   ループ装置。