KR100718186B1

KR100718186B1 - 고분해능 스큐 검출 장치 및 방법

Info

Publication number: KR100718186B1
Application number: KR1020027005330A
Authority: KR
Inventors: 호트만스티븐; 청에드가엔.
Original assignee: 테라다인 인코퍼레이티드
Priority date: 1999-10-26
Filing date: 2000-10-20
Publication date: 2007-05-15
Also published as: KR20020062636A; EP1226447A2; DE60011661D1; EP1226447B1; TW514744B; WO2001033240A2; MY122605A; WO2001033240A3; DE60011661T2; JP4688390B2; JP2003513288A

Abstract

다상 입력 회로를 포함하는 고분해능 스큐 검출기가 개시되었다. 이 입력 회로는 기준 신호 입력부 및 스큐 신호 입력부를 갖고 동상 및/또는 이상 스큐 신호를 수신하기 위해 적용된다. 제어 신호에 응답하여, 입력 신호는 스큐 신호를 통과시키거나 반전시키도록 동작한다. 이 검출기는 또한 스큐 신호 및 기준 신호를 수신하는 제1 입력부 제2 입력부를 각각 갖는 타임-전압 변환 회로 및 상대적인 스큐 신호를 발생시키는 차동 증폭기를 포함한다. 상대적인 스큐 신호는 상기 기준 신호와 상기 스큐 신호 사이의 상대적인 스큐를 나타낸다. 캡처 회로는 상대적인 스큐 신호를 검출하기 위해 타임-전압 변환 회로의 출력부에 연결된다.

반도체 테스터, 스큐 신호, 기준 신호, 상대적인 스큐, 타임-전압 변환 회로, 차동 증폭기, 멀티플렉서

Description

고분해능 스큐 검출 장치 및 방법{HIGH RESOLUTION SKEW DETECTION APPARATUS AND METHOD}

본 발명은 일반적으로 반도체 디바이스를 테스트하는 자동 테스트 장비에 관한 것이고, 보다 상세하게는 상기 장비에 대한 타이밍 교정 및/또는 타이밍 검증용 고분해능 스큐 검출 시스템 및 방법에 관한 것이다.

반도체 디바이스의 제조는 처리량 및 디바이스 생산량을 최대화하기 위해 주의깊게 제어되는 다수의 공정을 포함한다. 보다 중요한 공정 단계중 하나는 디바이스 기능성을 확인하기 위하여 자동 테스트 장비를 사용한다. 이 테스트는 종종 웨이퍼 및 패키지화된 디바이스 레벨 모두에서 실행된다. 일반적으로, 테스트 공정은 테스터 채널을 따라 각 디바이스로 그리고 각 디바이스로부터 테스터 파형의 적용 및 캡처링하는 단계, 및 이 캡처링된 신호가 예상된 값과 매칭하는지를 결정하는 단계를 포함한다. 테스터 채널은 테스터를 DUT 핀에 연결시키기 위해 전송 라인을 사용한다.

피시험 디바이스(DUT)를 성공적으로 테스트하기 위해, 각각의 전송 라인을 따라 디바이스 핀에 인가된 신호는 서로에 대해 정확한 타이밍에 도착해야 한다. 테스터 신호를 DUT에 전송하는 전송 라인은 전형적으로 길이가 다양하고, 이 것은 서로에 대해 전파 시간에서의 작지만 중요한 상대적인 지연을 유발하게 된다. 따라서, 신호 타이밍을 정확하게 제어하기 위하여, 각각의 채널에 대한 지연은 보통 알려져야 하고 타이밍 교정 공정에서 테스트 전에 보상되어야 한다.

테스터 채널 사이의 상대적인 신호 지연을 결정하는 주요 방법중 하나는 각각의 채널 전송 라인을 따라 신호를 구동하는 단계 및 상대적인 에지간 타이밍 변화, 또는 스큐를 측정하는 단계를 포함한다. 일단 스큐가 알려지면, 각각의 신호에 대한 타이밍은 DUT 핀에서 요구되는 타이밍 정확도를 얻기 위해 필요한 대로 에지를 정렬시키도록 조절되어야 한다.

전파하는 테스터 신호 사이의 상대적인 스큐를 측정하는 분야에 대한 많은 기술이 알려져 있다. 예를 들어, 버니어 교정 기술로서 보통 알려진, 스큐를 검출하는 보다 일반적인 방법중 하나는 D 플립플롭에 기초한 래칭 비교기를 사용한다. 타켓 신호는 플립플롭의 데이터 포트에 입력되고 기준신호는 스트로브 포트에 인가된다. 이러한 기술을 사용하여, 기준 신호는 2개의 신호의 스큐에 기초한 높은 값 또는 낮은 값을 단순히 래칭한다. 경미한 차이의 주파수 또는 타임 위치를 갖는 기준 오실레이터를 사용함으로써, 충분한 정보가 스큐의 상대적인 진폭을 결정하기 위해 출력부로부터 모아질 수 있다.

스큐를 검출하는 또 다른 플립플롭에 기초한 기술은 Analog Devices Corporation으로부터 입수가능한 Model AD9901 Phase/Frequency Discriminator와 같이, 복수의 D 플립플롭과 연결된 XOR 게이트를 사용한다. 이러한 구성은 신호 스큐 극성은 물론 스큐 진폭에 기초한 다양한 펄스폭을 갖는 신호를 생성한다. 충 전 펌프와 조합되어 사용될 때, 이러한 회로는 또한 검출된 스큐의 레벨을 나타내는 DC 신호를 제공할 수 있다.

상술된 XOR 충전 펌프 구성과 유사하게, Feldman에 의해 제안된 또다른 스큐 검출 장치는 출력부에 배치된 충전 펌프와 함께 셋-리셋(SR) 플립플롭을 사용한다. SR 플립플롭은 타겟 신호가 SET 포트에 공급되는 동안 기준 신호가 플립플롭을 클로킹하도록 구성된다. DATA 포트는 계속 낮은 처리량 회로 동작을 하게 된다. 이러한 특별한 회로를 통해 전류원, 스위치, 커패시터등과 같은 대부분의 전압 의존 소자에 상대적으로 일정한 전압이 인가되는 부가적인 유익을 얻게된다. 이것은 비선형 문제를 최소화시킨다.

상술된 플립플롭에 기초한 스큐 검출 장치가 그 적용에 있어 유익하지만 이 장치는 모두 준안정성 또는 지터 때문에 선형 범위를 제한하였다. 이것은 플립플롭이 유효한 UP 및 DOWN 신호를 생성함에 따른 플립플롭의 본래의 특성이다. 결과적으로, 높은 동작주파수에서, 신호간 스큐의 검출이 불가능한 포인트로 검출기의 분해능이 열화된다.

플립플롭에 기초한 스큐 검출기의 고유의 준안정성 문제를 피하기 위해, Otsuji에 의해 집적 회로상에 구현하기에 적합한 타임-전압 변환 기술을 사용하는 방법이 제안되었다. 이 기술은 반도체 테스터의 한 채널로부터 기준 신호 및 테스터 신호를 수신하여 정규화하기 위해 레벨 컨버터 블록을 사용한다. 레벨 컨버터로부터의 출력부는 차동 증폭기의 입력부에 연결되어 있다. 이 증폭기는 기준 신호와 테스터 신호 사이의 상대적인 스큐에 비례하는 진폭을 갖는 펄스를 생성한다. 이 펄스는 상보형 D 래치에 공급되고, 한편, 스트로브 회로는 입력 신호중 하나의 상승 에지와 동기적으로 스트로브를 발생시킨다. Q 및 Q/ 포트의 출력 레벨은 스큐 극성에 따른 상보형 로직 레벨에 고정된다.

이러한 회로는 동상 스큐가 매우 작은 스큐에 대해서도 차동 전압으로 성공적으로 변형될 수 있다는 유익을 갖고 있지만, 이상 스큐에 대해서는 아무런 유익을 주지 못한다. 반도체 테스터에서의 차동 테스터 채널의 확장된 구현에 따라, 이상 스큐 검출이 점점 더 중요하게 되고 있다.

상술된 종래의 스큐 검출 구성 및 기술은 타이밍 교정 및 검증 정확성을 얻는데 있어 제한성을 나타내고 있다. 그러나, 종래 타이밍 교정 및/또는 검증 공정의 바람직하지 않은 지속시간 역시 동일하게 중요하다. 전형적으로, 일단 테스터가 그 교정을 완료하면, 독립적인 검증 장치가 그 정확도를 확인하기 위해 사용된다. 보통, DUT에 가까이 배치된 로봇식 프로브는 채널간 스큐를 검출하기 위하여 각각의 채널을 개별적으로 처리하게 된다. 불행하게도, 3,000 내지 6,000개의 채널을 사용하는 최근의 테스터에 있어서, 로봇식 프로브에 대한 종래 데이터 획득 시간은 14시간 이상을 넘어갈 수 있다. 이러한 결과는 생산을 위한 테스터 시간을 손실하게 되는 결과를 초래하고, 이에 따라 보다 적은 전체 처리량의 결과를 초래하게 된다.

필요하지만 이전에 유용하지 않았던 것은 매우 작은 스큐를 정확하게 검출하고, 신속한 타이밍 교정 검증을 가능하게 하는 출력 신호를 제공하는 반도체 테스터에서 사용하기 위한 고분해능 스큐 검출 회로 및 방법이다. 본 발명의 고분해능 스큐 검출 회로 및 방법은 이러한 필요를 충족시킨다.

본 발명의 고분해능 스큐 검출 회로 및 방법은 준안정성 지터의 바람직하지 않은 효과가 없는 동상 및 이상 신호 스큐 모두의 정확한 검출을 제공한다. 더욱이, 본 발명은 다중 채널 및 디바이스를 병렬로 직접 측정가능하게 함으로써 생산 환경에서의 높은 처리량을 가능하게 한다.

앞서의 장점을 실현하기 위해, 본 발명의 한 형태는 다상(multi-phase) 입력 회로를 포함하는 고분해능 스큐 검출기를 포함한다. 입력 회로는 기준 신호 입력부 및 스큐 신호 입력부를 구비하고 동상 및/또는 이상 스큐 신호를 수신하기 위해 적용된다. 제어 신호에 응답하여, 입력 회로는 스큐 신호를 통과시키거나 반전시키도록 동작한다. 검출기는 또한 스큐 신호 및 기준 신호를 수신하는 제1 입력부 및 제2 입력부 각각을 갖는 타임 전압 변환 회로 및 상대적인 스큐 신호를 발생시키는 차동 증폭기를 포함한다. 상대적인 스큐 신호는 기준 신호와 스큐 신호 사이의 상대적인 스큐를 나타낸다. 캡처 회로는 상대적인 스큐 신호를 검출하기 위해 타임-전압 변환 회로의 출력부에 연결된다.

또 다른 형태에서, 본 발명은 복수의 전파 신호와 기준 신호 사이의 상대적인 스큐를 측정하는 스큐 검출 회로를 포함한다. 스큐 검출 회로는 상기 전파 신호를 수신하기 위해 적용된 복수의 입력부 및 상기 기준 신호와 비교하기 위해 복수의 신호중 하나를 선택적으로 통과시키는 출력부를 갖는 실렉터 회로를 포함한다. 이 스큐 검출 회로는 다상 입력 회로를 포함하는 고분해능 스큐 검출기를 사 용한다. 입력 회로는 기준 신호 입력부 및 스큐 신호 입력부를 구비하고 동상 및/또는 이상 스큐 신호를 수신하기 위해 적용된다. 제어 신호에 응답하여, 입력 회로는 스큐 신호를 통과시키거나 반전시키도록 동작한다. 검출기는 또한 스큐 신호 및 기준 신호를 수신하는 제1 입력부 및 제2 입력부 각각을 갖는 타임-전압 변환 회로 및, 상대적인 스큐 신호를 발생시키는 차동 증폭기를 포함한다. 이 상대적인 스큐 신호는 기준 신호와 스큐 신호 사이의 상대적인 스큐를 나타낸다. 캡처 회로는 상대적인 스큐 신호를 검출하기 위해 타임-전압 변환 회로의 출력부에 연결되어 있다.

또 다른 형태에서, 본 발명은 신호 전파 지연을 보상하기위해 복수의 테스터 채널 사이의 상대적인 스큐를 결정하는 방법을 포함한다. 이 방법은 복수의 채널을 따라 테스터 신호를 발생시키는 단계; 상기 채널을 고분해능 스큐 검출 회로에 연결시키는 단계; 기준 신호를 스큐 검출 회로에 공급하는 단계; 및 스큐 검출 회로에서 기준 신호와 비교하기 위해 테스터 신호중 하나를 선택하는 단계;를 포함한다. 상기 비교하는 단계는 상기 기준 신호의 에지와 상기 통과된 테스터 신호의 에지 사이의 상대적인 시간차를 전압으로 변환시키는 단계 및 상기 테스터 신호와 상기 기준 신호 사이의 상대적인 스큐의 측정용으로 사용하기 위해 출력부에서 상기 전압을 제공하는 단계를 포함한다.

본 발명의 다른 특징 및 장점은 첨부된 도면과 함께 읽을 때 다음 상세화된 설명으로부터 명백해질 것이다.

도 1은 본 발명의 일실시예를 사용하는 반도체 테스터의 부분 블록도,

도 2는 도 1에 도시된 스큐 검출 회로의 고레벨 블록도,

도 3은 도 2의 스큐 검출 회로에서 사용되기 위한 실렉터 회로의 일 실시예의 부분 개략도,

도 4는 본 발명의 일 실시예에 따른 고분해능 스큐 검출기의 개략도, 및

도 5는 도 4의 고분해능 스큐 검출기에 대한 타이밍도.

도 1에서, 디바이스 인터페이스 보드(DIB; 14)를 포함하는 핸들링 장치(12)에 연결된 반도체 테스터(10)가 도시되어 있다. 이 테스터는 복수의 채널(20)을 따라 테스터 파형을 발생시키는 복수의 핀 전자장치 채널 카드(18)를 수용하는 테스트헤드(도시되지 않음)를 포함한다. 이 채널은 파형을 하나 이상의 DUTs(도시되지 않음)의 입력핀으로 향하게 하고, DUT(s)로부터 출력 파형을 수신한다. DIB는 DUT 핀을 테스터 채널에 전기적으로 접속시키는 하나 이상의 소켓(22)을 포함하고, 그래서 편리한 테스터와 DUT 간 신호 인터페이스를 제공한다.

채널을 따라 전파하는 타이밍 신호가 소정의 정확도내에서 DUT 핀에 도착하는 것을 보장하기 위해, 일반적으로 30으로 표시된 복수의 고분해능 스큐 검출 회로가 사용된다. 이 스큐 검출 회로는 타임밍 교정 또는 검증의 목적을 위해 동상 및 이상 채널간 스큐 모두를 정확하게 측정한다.

보다 상세하게 도 2에서, 각각의 스큐 검출 회로(30)는 응용 주문형 집적 회로(ASIC)의 형태를 취한다. ASIC는 Vdd 및 Vss 신호를 수신하는 바이어스 입력부(32,34) 및 기준 클록 신호(VREF1,VREF2)를 수신하는 제1 및 제2 기준 신호 입력부(36,37)를 포함한다. 복수의 테스터 채널에 접속된 입력부 및 약 1 피코초에 신호간 스큐를 측정하는 고분해능 스큐 검출기(HRSD; high resolution skew detector; 50)에 송신하는 출력부를 갖는 실렉터 회로(40)가 ASIC 상에 제공된다.

또한 도 2에서, 실렉터 회로(40)는 N (바람직하게는 24) 테스터 채널 전송 라인 출력부에 연결된 입력을 갖는 한 쌍의 N:1 아날로그 멀티플렉서(42,43)를 포함한다. 멀티비트 DC 어드레스 신호에 응답하는 어드레스 디코더(49)는 각각의 제어 입력을 멀티플렉서에 제공한다. 이 아날로그 멀티플렉서는 단일 ASIC 가 복수의 테스터 채널(이러한 예에서는 24)을 처리할 수 있게 하여 교정 및/또는 검증 공정 동안 테스터 처리량을 최대화할 수 있게 한다.

본 발명자는 아날로그 멀티플렉서의 구조가 수용가능한 신호 품질을 유지하면서 HRSD 에 대한 선택가능한 입력의 수를 성공적으로 최대화하는 데에 중요한 역할을 한다는 것을 발견하였다. 종래에는, N 수의 MOS 게이트의 병렬 어레이가 멀티플렉싱 기능을 수행하기 위해 사용될 수 있었지만, 그러한 장치는 종종 단일 출력을 생성시키기 위해 병렬로 게이트 출력부에 연결되고, 그래서 N:1 디바이스를 형성하였다. 불행하게도, 고도의 정확성 애플리케이션에 있어서, 종래 구성의 모든 게이트의 집중 상수 출력 커패시턴스는 종종 출력 신호의 완전성에 영향을 주는 바람직하지 않은 과도 상태를 생성시킨다.

상기 과도 효과를 최소화하려는 노력으로, 특히 도 3에서, 아날로그 멀티플렉서(42,43) 각각은 용량성으로 연결된 입력-출력 과도 상태를 최소화하는 방식으 로 분배된 24개의 MOS 전송 게이트 입력부(V1-V24)를 포함하는 것이 바람직하다. 입력 게이트는 4개의 병렬 어레이(A1-A4)로 그룹화되고, 각각의 어레이는 단일 출력부(O1-O4)를 구비한다. 각각의 출력부는 직렬로 연결된 출력 전송 게이트(OG1-OG4)에 공급된다. 바람직하지 않은 과도 피드스루우 신호를 접지부로 돌리기 위하여 각각의 접지된 피드스루우 전송 게이트(FT1-FT4)는 신호 출력 경로에 분로로서 연결된다. 출력 전송 게이트의 출력부는 함께 연결되고 고충실 출력 신호(Vout)를 HRSD(50)의 입력부에 제공한다.

다시 도 2에서, 고분해능 스큐 검출기(HRSD; 50)는 테스터 신호 및 기준 신호를 수신하는 다상 입력 회로(56), 및 테스터 신호와 기준 신호 사이의 상대적인 스큐를 나타내는 출력 신호를 발생시키는 타임-전압 변환 회로(60)를 일반적으로 사용한다. 캡처 회로(70)는 발생된 출력 신호을 검출할 수 있도록 타임-전압 변환 회로의 출력부에 배치된다. 입력 회로 및 타임-전압 변환 회로는 각각의 입력 신호를 위한 제1 및 제2 신호 경로(52,54)를 형성한다. 보다 분명히 하기 위해, 오직 제1 경로만이 아래에 설명될 것이다.

보다 상세하게 도 4에서, 제1 신호 경로(52)에 대한 다상 입력 회로(56)는 입력 신호(IN1; 하나의 채널로부터의 테스터 전송 라인 출력 신호)를 수신하고 고속 처리에 보다 적합한 (450 mV와 같은) 레벨에 대한 입력 신호 전압 스윙을 감소시키는 레벨 전압 컨버터(LVC1; 도 2)를 포함한다. 레벨 컨버터는 전류원(I1)에 의해 구동되는 차동쌍(Q1,Q2)을 포함한다. Q2의 컬렉터 출력은 감소된 신호 레벨을 생성하는 이미터 폴로어(Q3)에 공급되고, 입력 신호를 길버트 인버터(INV1)에 제공한다.

이 길버트 인버터(INV1)는 각각의 제1 및 제2 차동쌍(Q7,Q8; Q9,Q10)에 공급되는 차동 제어 입력(FLIP,FLIP/)을 포함한다. 제3 차동쌍(Q11,Q12)은 제1 및 제2 차동쌍의 이미터에 연결되어 있고, 레벨 전압 컨버터(LVC1)의 출력부로부터 레벨 변환된 테스터 신호 및 바이어스 신호(VBIAS)를 수신한다. 제3 차동쌍의 이미터 노드에 전류원(I3)이 배치된다. 당업분야에서 주지된 바와 같이 각각의 저항기(R5,R6)는 인버터에 대한 DC 바이어싱 상태를 달성한다. 트랜지스터(Q7,Q9)의 컬렉터는 타임-전압 변환 회로(60)를 피딩하는 출력 노드에 연결되어 있다. 이 회로의 출력은 레벨 변환된 테스터 입력 신호(IN1)를 통과시키거나 반전시키기 위해 차동 제어 신호(FLIP,FLIP/)에 응답한다. 이것은 동상 및 이상 스큐를 용이하게 측정한다.

또한 도 4에서, 타임-전압 변환 회로(60)는 길버트 인버터(INV1)의 출력부에 연결된 지연소자(64) 및 차동 증폭기를 포함한다.

상기된 바와 같이, 제2 신호 경로(54)는 제1 경로(52)와 유사하게 구성된 레벨 변환 회로(LVC2; 트랜지스터(Q4-Q6), 저항기(R3-R4)) 및 길버트 인버터(INV2; 트랜지스터(Q13-18), 전류원(I4) 및 저항기(R8,R9))를 포함한다. 그러나, 제2 신호 경로는 추가 클록 회로에 대한 필요를 제거하는 자체 클록 장치를 제공하도록 62에서, 캡처 회로(70)에 의해 샘플링된다(아래에 설명됨).

차동 증폭기(66)는 전류원(I5)에 의해 구동된 또 다른 차동쌍의 트랜지스터(Q19,Q20)를 포함하고, 입력 신호(IN1,IN2) 사이의 상대적인 스큐에 비 례하는 진폭을 갖는 차동 신호를 발생시키도록 레벨 변환되고 길버트 반전된 입력을 수신한다. 차동 신호 출력은 캡처 회로(70)의 입력부에 공급된다.

또한, 도 2 및 도 4에서, 캡처 회로(70)는 스트로브 회로(74)에 의해 생성된 스트로브 펄스에 클록킹되는 래치 블록(72)을 포함한다. 이 래치 블록은 차동 증폭기(66)의 차동 출력부에 연결된 입력부를 갖는 입력 차동쌍(Q21,Q22)을 포함한다. 제2 차동쌍(Q24,Q25)은 효과적으로 D형 래치를 생성시키기 위해 입력 차동쌍의 출력부에 교차 연결된 각각의 입력부를 포함한다. 한 쌍의 이미터 폴로어(Q27,Q28)는 차동 버퍼링된 출력부(OUT+, OUT-)를 제공한다. 제3 차동쌍(Q23,Q24)은 제1 및 제2 차동쌍을 (또는 상기 차동쌍으로부터 소스를) 구동하고, 전류원(I6)을 포함한다. 제3 차동쌍은 스트로브 회로(74)로부터 차동 입력 신호에 응답하여 활성화된다.

계속하여 도 4에서, 스트로브 회로(74)는 AND/NAND 게이트(76)를 피딩하는 인버터 모듈을 포함한다. 인버터 모듈은 이미터 폴로어(Q31)에 공급된 반전된 출력을 발생시키는 차동쌍(Q29,Q30)을 포함한다. 이 반전된 출력은 지연 소자(78)를 통해 AND/NAND 게이트의 입력부에 연결된다. 입력 신호의 비반전된 버전은 AND/NAND 게이트의 제2 입력부에 공급된다.

AND/NAND 게이트(76)의 구성은 종래 ECL 설계로 되어 있고, 당업자에게 주지되어 있다.

다시 도 1에서, 래치 블록(72)의 출력은 출력 버퍼(79)를 통해 충전 펌프 또는 저역통과 필터(80)에 공급되는 것이 바람직하다. 충전 펌프 또는 저역통과 필 터는 래치 신호에 응답하여 DC 출력을 발생시킨다. 이러한 방법으로, 오프칩 DC 전압은 생성되고, 분석을 위해 스큐 데이터를 필요로 하는 타이밍 교정 또는 검증 제어기(도시되지 않음)에 신속하게 전해질 수 있다.

이전에 언급한 바와 같이, DIB에 의해 제공된 편리한 인터페이스의 장점을 얻고, 고비용 및 저속 실행 로봇식 프로브의 필요를 제거하기 위하여, 본 발명(30)의 스큐 검출 회로는 집적 회로 형태로 배치되고 DUT와 유사하게 패키지화되는 것이 바람직하다. 그러나, 16개 보다 많은 I/O 핀을 갖는 디바이스를 위해, 본 발명은 추가 입력을 처리하기 위해 필요한 대로 모듈화될 수 있다. 예를 들어, 바람직한 HRSD 회로(30)가 (24개의 DUT I/O 핀에 상응하는) 24 개의 채널의 단계를 충분히 거치기 때문에, 64개의 I/Os를 갖는 DUTs에 대하여, 3개의 HRSD 회로가 단일 ASIC로 구현될 수 있다. 결과적으로, 타이밍 교정 또는 검증을 위해 테스터를 설정하기 위해, ASIC 패키지는 단순히 DUT 소켓내로 플러깅되어 소켓 트레이스에 이르고 이 소켓 트레이스를 포함하는 병렬 어레이의 디바이스 위치에 대한 완전한 외부 타이밍 교정 또는 검증을 제공한다.

본 발명의 동작은 도 1, 도 2, 도 4 및 도 5의 타이밍도에 가장 잘 설명되어 있다. 이전에 설명한 바와 같이, 스큐 검출 회로(30)는 DUT 로드보드의 소켓내로 설치하기 위해 ASIC로서 구현되는 것이 바람직하다. 병렬 메모리 테스트 애플리케이션에서, 로드보드는 높은 처리량 병렬 테스트를 위해 32개 내지 128개의 디바이스 위치를 포함할 수 있다. ASIC 구현만이 테스터 타이밍 교정 및/또는 타이밍 검증을 수행하기 위해 32개 내지 128개의 HRSD ASICs 의 설치를 가능하게 한다.

명확하게 하기 위해, 본 발명의 다음 설명은 설명된 방법이 초기 타이밍 교정을 실행하기 위해 동일하게 적용가능하다는 것을 이해한 상태에서 타이밍 검증 애플리케이션에 초점을 맞추게 될 것이다. 타이밍 검증은 이전에 실행된 교정이 필요한 오차내에 타이밍이 있도록 보장하기 위한 테스터 신호 타이밍의 독립적인 확인, 또는 점검일 뿐이다.

일단, HRSD ASICs 가 로드보드(14)내에 설치되었다면, 테스터는 실제 테스터 동작을 시뮬레이팅하는 소정의 테스트 파형 패턴을 발생시킨다. 이것은 테스터 채널(20)을 따라 테스터 신호를 각각의 ASIC 신호 입력부에 전송하는 단계를 포함한다.

채널간, 예를 들어, 채널 1 과 채널 2 사이의 스큐를 검출 및 측정하기 위해, 채널 1에 따른 테스터 신호는 신호 기준(IN2)으로서 사용되고, 반면 남아 있는 채널은 실렉터(40)를 통해 HRSD(50)로 연속적으로 통과된다. 아날로그 멀티플렉서(42,43)를 통한 시퀀싱은 멀티플렉서가 어느 채널 신호를 통과시킬지를 지정하는 4 비트 DC 어드레스 신호(검증 제어기에 의해 제어되며, 도시되지는 않았다)에 의해 조정된다.

그다음, 선택된 테스터 신호(IN1), (채널 1로부터의) 기준 신호(IN2)는 레벨 전압 변환 회로(LVC1, LVC2)에 의해 약 450mV 신호로 조절된다. 이것은 로직 스윙 레벨을 감소시키고, 더 빠른 회로 실행을 가능하게 한다.

그다음, IN1 및 IN2에 대한 각각의 레벨이 변환된 신호는 길버트 인버터 (INV1, INV2)에 의해 필요한 대로 처리되어 동상 스큐는 물론 이상 스큐 역시 검출 되어 차동 증폭기(66)에 차동 입력 신호로서 사용된다. 도 5에 도시된 바와 같이, 차동 증폭기는 IN1 과 IN2 사이의 상대적인 스큐에 비례하는 진폭을 갖는 출력 신호 펄스(DATA)를 생성한다. 약 1 피코초에서의 상대적인 정교한 스큐 레벨에 대해서도 (적어도 입력 신호 상승시간동안의) 출력의 발생은 특별히 중요하다. 이것은 이처럼 매우 작은 타이밍 파라미터를 성공적으로 검출하고 측정하는데 있어 상당한 장점을 제공한다.

(상대적인 스큐를 나타내는) 검출된 증폭기 출력을 유지하기 위해, 스트로브 회로(74)는 기준 신호 입력(IN2)의 상승 에지에 의해 트리거링되는 원숏 클로킹 신호(스트로브 펄스; CLK; 도 5)를 생성한다. 이러한 자체 타이밍 특징의 결과는 기준 신호(IN2)를 62(도 4)에서 샘플링하고 반전된 버전으로 신호를 AND/NAND 함으로써 발생된다. 그다음, 스트로브 클록(CLK)은 래치 회로(72)가 확장된 지속시간동안 데이터 신호(DATA)를 유지하거나 "래칭"하게 한다.

그다음, 출력 신호 펄스는 DC 신호 성분을 끌어내기 위해 충전 펌프 또는 저역통과 필터(80)를 통해 추가 처리되고, 타이밍 검증 제어기에 의해 분석용 용이하게 처리가능한 오프 칩 스큐 신호를 얻게 된다. 이러한 일반화된 상기 공정은 모든 HRSD ASICs에 대해 동시에 일어나고 기준 채널 신호가 모든 다른 채널과 비교된 후에 반복되어진다. 그다음, 새로운 채널이 이전의 기준 채널을 대신하게 되고, 상기 공정은 반복되어진다. 일단 검증이 완료되면, 테스터는 반도체 디바이스의 생산 테스트를 개시할 수 있다.

당업자는 본 발명에 유도되는 수많은 유익 및 장점을 이해할 것이다. 동상 및 이상 스큐 모두를 검출하는 고분해능 검출 능력은 특히 중요하다. 이것은 타이밍 변화를 검출하는데 있어 실질적으로 향상된 정확한 측정을 제공한다. 이것은 수많은 차동 채널 구성을 사용하는 현대 반도체 테스터에 있어 극히 중요하다. 더욱이, 실렉터 회로만을 구현함으로써, 검증 시간은 극적으로 최소화되고, 이것은 생산 작동에 대한 테스터의 유용성 및 이에 따른 증가하는 처리량을 최대화함으로서 실질적인 비용 절감을 가져올 수 있다.

본 발명이 바람직한 실시예를 참조하여 특별히 도시되고 설명되었지만, 당업자는 본 발명의 정신 및 범위를 벗어남 없이 형태 및 상세한 부분에 있어서 다양한 변화가 만들어질 수 있다는 것을 이해할 것이다.

Claims

기준 신호 입력부 및, 동상 및/또는 이상 스큐 신호를 수신하기 위해 적용된 스큐 신호 입력부를 갖고, 제어 신호에 응답하여 상기 스큐 신호를 통과시키거나 반전시키도록 동작하는 다상 입력 회로(56);

상기 스큐 신호 및 상기 기준 신호를 수신하는 제1 입력부 및 제2 입력부 각각을 갖고, 상기 기준 신호와 상기 스큐 신호 사이의 상대적인 스큐를 나타내는 상대적인 스큐 신호를 발생시키기는 차동 증폭기(66)를 포함하는 타임-전압 변환 회로(60); 및

상기 상대적인 스큐 신호를 검출하기 위해 상기 타임-전압 변환 회로의 출력부에 연결된 캡처 회로(70);를 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 1 항에 있어서, 상기 다상 입력 회로는

상기 각각의 스큐 신호 및 기준 신호를 수신하여 각각의 레벨 변환된 스큐 신호 및 기준 신호로 조정하는 레벨 변환 회로(LVC)를 더 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 2 항에 있어서, 상기 다상 입력 회로(56)는

상기 레벨 변환 회로의 출력부에 연결된 제1 입력부 및 상기 스큐 신호를 반전시키도록 제어 신호에 응답하는 제2 입력부를 갖는 제1 길버트 인버터(INV); 및

상기 레벨 변환된 기준 신호를 수신하는 제3 입력부를 갖는 제2 길버트 인버터(INV);를 더 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 1 항에 있어서, 상기 캡처 회로는

상기 타임-전압 변환 회로(60)에 연결되고 소정의 폭의 펄스를 생성하도록 동작하는 펄스 발생 회로를 구비한 스트로브 회로(74); 및

상기 차동 증폭기 출력부에 연결되고 상기 스큐 신호와 상기 기준 신호 사이의 상대적인 스큐를 나타내는 신호를 래칭하도록 상기 스트로브 회로 타이밍에 응답하는 래치 회로(72);를 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 4 항에 있어서, 상기 생성된 펄스는 상기 기준 신호와 동기화된 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 4 항에 있어서, 상기 생성된 펄스는 상기 스큐 신호와 동기화된 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 1 항에 있어서, 상기 기준 신호 입력부는 교정 신호 소스부에 연결된 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 1 항에 있어서, 상기 스큐 신호 입력부는 제1 테스터 채널에 연결되고, 상기 기준 신호 입력부는 제2 테스터 채널에 연결된 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 1 항에 있어서, 상기 다상 입력 회로(56), 상기 타임-전압 변환 회로(60) 및 상기 캡처 회로(70)는 집적회로상에 배치된 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 9 항에 있어서, 상기 캡처 회로의 출력부에 배치되고 오프 칩 신호를 제공하도록 구성된 출력부를 갖는 신호 컨버터(80)를 더 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 10 항에 있어서, 상기 신호 컨버터(80)는 충전 펌프를 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
제 10 항에 있어서, 상기 신호 컨버터(80)는 저역통과 필터를 포함하는 것을 특징으로 하는 고분해능 스큐 검출기(50).
복수의 전파 신호와 하나의 기준 신호 사이의 상대적인 스큐를 측정하는 스큐 검출 회로(30)에 있어서, 상기 스큐 검출 회로는

상기 전파 신호를 수신하기 위해 적용된 복수의 입력부 및 상기 기준 신호와 비교하기 위해 상기 복수의 신호중 하나를 선택적으로 통과시키는 출력부를 갖는 실렉터 회로(40); 및

기준 신호 입력부 및, 동상 및/또는 이상 스큐 신호를 수신하기 위해 적용된 스큐 신호 입력부를 갖고, 제어 신호에 응답하여 상기 스큐 신호를 통과시키거나 반전시키도록 동작하는 다상 입력 회로(56);

상기 스큐 신호 및 상기 기준 신호를 수신하는 제1 및 제2 입력부를 각각 갖고, 상기 기준 신호와 상기 스큐 신호 사이의 상대적인 스큐를 나타내는 상대적인 스큐 신호를 발생시키는 차동 증폭기(66)를 포함하는 타임-전압 변환 회로(60); 및

상기 상대적인 스큐 신호를 검출하기 위해 상기 타임-전압 변환 회로의 출력부에 연결된 캡처 회로(70);를 포함하는 고분해능 스큐 검출기(50);를 포함하는 것을 특징으로 하는 스큐 검출 회로(30).
제 13 항에 있어서, 상기 실렉터 회로(40)는 아날로그 멀티플렉서(42)를 포함하고, 상기 복수의 입력부는 각각의 테스터 채널을 포함하는 것을 특징으로 하는 스큐 검출 회로(30).
제 14 항에 있어서, 상기 아날로그 멀티플렉서(42)는

복수의 입력 신호에 상응하고, 병렬로 구성되고 공통 출력부를 갖는 소정 수의 입력 게이트를 각각 포함하는 정수 개의 그룹으로 배열된 복수의 입력 게이트(V1-V24);

상기 공통 출력부의 수에 상응하고, 각각 상기 공통 출력부에 직렬로 연결되며, 단일 멀티플렉서 출력부를 형성하도록 연결된 각각의 출력 경로를 갖는 복수의 출력 전송 게이트(OG1-OG4); 및

상기 공통 출력부의 수에 상응하고, 각각은 상기 공통 출력부 및 접지된 출력부에 연결된 입력부를 갖는 복수의 피드스루우 전송 게이트(FT1-FT4);를 포함하는 것을 특징으로 하는 스큐 검출 회로(30).
제 13 항에 있어서, 상기 실렉터 회로(40) 및 상기 고분해능 스큐 검출기(50)가 집적 회로상에 배치된 것을 특징으로 하는 스큐 검출 회로(30).
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