JP3363077B2 - クロック制御回路 - Google Patents

クロック制御回路

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JP3363077B2 JP27279097A JP27279097A JP3363077B2 JP 3363077 B2 JP3363077 B2 JP 3363077B2 JP 27279097 A JP27279097 A JP 27279097A JP 27279097 A JP27279097 A JP 27279097A JP 3363077 B2 JP3363077 B2 JP 3363077B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部クロックに
対して一定の位相関係にある種々の内部クロックを発生
するクロック制御回路に関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ（ＳＤＲＡＭ）等
のクロック同期型メモリを含む半導体システムでは、メ
モリから読み出されるデータをメモリ外部で確実にフェ
ッチするために、データウィンドウと称される時間間隔
を保持してデータ出力制御を行う必要がある。また、こ
のようなデータウィンドウを設定するには、外部クロッ
クと一定の位相関係にある内部クロックを発生させる必
要がある。
【０００３】本発明者は、先に、外部クロックに対して
一定の位相関係にある複数の内部クロックを発生する方
法を発明した（特願平９−１００４９０号）。しかし、
この先の出願に係る明細書及び図面に記載されている方
法では、外部クロックのクロックサイクルが短くなる
と、回路がうまく動作しなくなる可能性がある。
【０００４】図１３は、先の出願（特願平９−１００４
９０号）の願書に添付された図面の図３３に示されてい
るクロック制御回路の構成を示している。この回路は、
周期Ｔの外部クロックＣＫから、外部クロックＣＫに対
して位相が９０度（Ｔ／４）ずれた内部クロックＣＫ
Ｑ、外部クロックＣＫに対して位相が１８０度（Ｔ／
２）ずれた内部クロックＣＫＨ、外部クロックＣＫに対
して位相が２７０度（３Ｔ／４）ずれた内部クロックＣ
Ｋ３Ｑ及び外部クロックＣＫに対して位相が３６０度
（Ｔ）ずれた、すなわちＣＫと同位相の内部クロックＣ
Ｋ′をそれぞれ発生するものである。
【０００５】すなわち、このクロック制御回路におい
て、外部クロックＣＫは、遅延量Ｄ１を有するレシーバ
としての入力バッファ１０１を経由してチップ内部に入
力される。上記入力バッファ１０１は、外部クロックＣ
Ｋに対してＤ１のスキューを有する内部クロックＣＬＫ
を出力する。この内部クロックＣＬＫは、遅延量Ａを有
する遅延回路１０２に入力されると共に同期型調整遅延
回路（ＳＡＤ：Syncronous Adjustable Delay ）１０３
にも入力される。上記遅延回路１０２からの出力パルス
ＣＬは、上記同期型調整遅延回路１０３の前進遅延部Ｆ
Ｄ（Forward Delay ）に入力される。この同期型調整遅
延回路１０３には、上記前進遅延部ＦＤの他に後進遅延
部ＢＤ（Backward Delay）等が設けられている。
【０００６】前進遅延部ＦＤに入力されたパルスＣＬ
は、次のサイクルの内部クロックＣＬＫが立ち上がる時
点まで、前進遅延部ＦＤでΔの時間だけ遅延される。そ
して次のサイクルの内部クロックＣＬＫは、同期型調整
遅延回路１０３内の後進遅延部ＢＤ及び他の後進遅延部
ＱＢＤ（Quarter Backward Delay）、ＨＢＤ（Half Bac
kward Delay ）、３ＱＢＤ（3 Quarter Backward Dela
y）に入力され、それぞれ所定時間だけ遅延される。
【０００７】同期型調整遅延回路１０３内の後進遅延部
ＢＤは、上記前進遅延部ＦＤと等しい遅延時間Δを持つ
ような段数の遅延段によって内部クロックＣＬＫを遅延
する。他の後進遅延部ＱＢＤ、ＨＢＤ、３ＱＢＤは、そ
れぞれ前進遅延部ＦＤの遅延時間Δの１／４、１／２、
３／４に相当する遅延時間Δ／４、Δ／２、３Δ／４を
持つような段数の遅延段によって内部クロックＣＬＫを
遅延する。
【０００８】上記後進遅延部ＱＢＤからの遅延パルスＱ
ＣＬは、遅延量Ｄ２を有するドライバとしての遅延回路
１０４を通過して内部クロックＣＫＱとなる。上記後進
遅延部ＨＢＤからの遅延パルスＨＣＬは、遅延量（Ｄ１
＋Ｄ２×２）を有するドライバとしての遅延回路１０５
を通過して内部クロックＣＫＨとなる。
【０００９】上記後進遅延部３ＱＢＤからの遅延パルス
３ＱＣＬは、遅延量（Ｄ１×２＋Ｄ２×３）を有するド
ライバとしての遅延回路１０６を通過して内部クロック
ＣＫ３Ｑとなる。
【００１０】さらに、後進遅延部ＢＤからの遅延パルス
ＲＣＬは、遅延量（Ｄ１×３＋Ｄ２×４）を有するドラ
イバとしての遅延回路１０７を通過して内部クロックＣ
Ｋ′となる。
【００１１】ここで遅延回路１０２の遅延量Ａを４（Ｄ
１＋Ｄ２）に設定しておけば、外部クロックＣＫの周期
ＴはＴ＝４（Ｄ１＋Ｄ２）＋Δとなる。外部クロックＣ
Ｋに対する内部クロックＣＫＱの遅延時間はＤ１＋Δ／
４＋Ｄ２＝（Ｄ１＋Ｄ２）＋Δ／４となり、この内部ク
ロックＣＫ′は外部クロックＣＫに対して位相が９０度
（Ｔ／４）ずれたものとなる。
【００１２】外部クロックＣＫに対する内部クロックＣ
ＫＨの遅延時間はＤ１＋Δ／２＋Ｄ１＋Ｄ２×２＝２
（Ｄ１＋Ｄ２）＋Δ／２となり、この内部クロックＣＫ
Ｈは外部クロックＣＫに対して位相が１８０度（Ｔ／
２）ずれたものとなる。
【００１３】外部クロックＣＫに対する内部クロックＣ
Ｋ３Ｑの遅延時間はＤ１＋３Δ／４＋Ｄ１×２＋Ｄ２×
３＝３（Ｄ１＋Ｄ２）＋３Δ／４となり、この内部クロ
ックＣＫ３Ｑは外部クロックＣＫに対して位相が２７０
度（３Ｔ／４）ずれたものとなる。
【００１４】外部クロックＣＫに対する内部クロックＣ
Ｋ′の遅延時間はＤ１＋Δ＋Ｄ１×３＋Ｄ２×４＝４
（Ｄ１＋Ｄ２）＋Δとなり、この内部クロックＣＫ′は
外部クロックＣＫに対して同位相（位相のずれは３６０
度で周期Ｔ）となる。
【００１５】
【発明が解決しようとする課題】しかし、図１３のクロ
ック制御回路では、遅延回路１０２の遅延量Ａが４（Ｄ
１＋Ｄ２）であることが、動作可能なサイクルタイムの
下限が大きく制限される。
【００１６】すなわち、同期型調整遅延回路１０３が有
効に動作するには、上記遅延量Ａが外部クロックＣＫの
サイクルタイムよりも小さいことが必要がある。なぜな
らば、同期型調整遅延回路１０３ではサイクルタイムの
残り時間で遅延量Δを調整しているからである。
【００１７】例えば外部クロックＣＫの周波数が１２５
ＭＨｚで、サイクルタイムが８ｎｓの場合を考えると、
（Ｄ１＋Ｄ２）に相当する遅延量は２ｎｓ以下でなけれ
ばならない。しかし、外部クロックＣＫのレシーバであ
る入力バッファの遅延量Ｄ１と、内部クロックのドライ
バー遅延に相当する遅延量Ｄ２の和を２ｎｓ以下にする
のは極めて困難である。
【００１８】このように従来のクロック制御回路では、
外部クロックのサイクルタイムが短い場合には正常に動
作しなくなる恐れがある。この発明は上記のような事情
を考慮してなされたものであり、その目的は、外部クロ
ックのサイクルタイムが短い場合でも正常に動作するク
ロック制御回路を提供することにある。
【００１９】
【課題を解決するための手段】この発明のクロック制御
回路は、第１のクロックを第１の時間だけ遅延して第２
のクロックを出力する第１の遅延回路と、上記第２のク
ロックと、上記第１のクロックに対して一定の位相関係
を持つ第３のクロックとが供給され、第２のクロックが
供給された時点から第３のクロックが供給されるまでの
時点の時間に相当する遅延量を測定し、上記第３のクロ
ックが供給された時点からこの第３のクロックを上記測
定された遅延量の半分の遅延量に相当する時間だけ遅延
して第４のクロックを出力する同期型調整遅延回路と、
上記第４のクロックを、上記第１の時間の半分の時間に
相当する第２の時間だけ遅延して第５のクロックを出力
する第２の遅延回路とを具備し、上記同期型調整遅延回
路は、直列接続された複数の第３の遅延回路を有し、初
段の第３の遅延回路には上記第２のクロックが入力さ
れ、各第３の遅延回路は前段からの出力を一定の時間だ
け遅延して後段に伝達する前進遅延部と、上記複数の第
３の遅延回路からの出力を受け、上記第２のクロックが
供給された時点から上記第３のクロックが供給されるま
での時点に上記第２のクロックが伝達された上記前進遅
延部内の第３の遅延回路に対応したもののそれぞれが第
１の状態に設定される複数の状態保持回路と、上記複数
の状態保持回路の保持状態を受け、上記前進遅延部内の
複数の第３の遅延回路の数の半数の直列接続された複数
の第４の遅延回路を有し、上記第４の遅延回路は上記第
３の遅延回路と同等の遅延量を有し、上記状態保持回路
から上記第１の状態を受ける第４の遅延回路で上記第３
のクロックを順次遅延して上記第４のクロックを出力す
る後進遅延部とからなる。
【００２０】この発明のクロック制御回路は、一定周期
を持つ第１のクロックを第１の時間Ｄ１だけ遅延して第
２のクロックを出力するレシーバと、上記第２のクロッ
クを上記第１の時間Ｄ１と第２の時間Ｄ２の和の２倍の
時間２（Ｄ１＋Ｄ２）だけ遅延して第３のクロックを出
力する第１の遅延回路と、上記第３のクロックと第２の
クロックとが供給され、第３のクロックが供給された時
点から第２のクロックが供給されるまでの時点の時間に
相当する遅延量を測定し、上記第２のクロックが供給さ
れた時点からこの第２のクロックを上記測定された遅延
量に相当する時間だけ遅延して第４のクロックを出力す
ると共に、上記第２のクロックが供給された時点からこ
の第２のクロックを上記測定された遅延量の半分の遅延
量に相当する時間だけ遅延して第５のクロックを出力す
る第１の同期型調整遅延回路と、上記第４のクロックを
上記第１の時間Ｄ１と上記第２の時間Ｄ２の２倍の時間
との和の時間Ｄ１＋２・Ｄ２だけ遅延して、上記第１の
クロックと同位相の第６のクロックを出力する第１のド
ライバーと、上記第５のクロックを上記第２の時間Ｄ２
だけ遅延して、上記第１のクロックに対して位相が１８
０度ずれた第７のクロックを出力する第２のドライバー
と、上記第７のクロックを上記第２の時間Ｄ２の２倍の
時間２・Ｄ２だけ遅延して第８のクロックを出力する第
２の遅延回路と、上記第８のクロックと第６のクロック
とが供給され、第８のクロックが供給された時点から第
６のクロックが供給されるまでの時点の時間に相当する
遅延量を測定し、上記第６のクロックが供給された時点
からこの第６のクロックを上記測定された遅延量の半分
の遅延量に相当する時間だけ遅延して第９のクロックを
出力する第２の同期型調整遅延回路と、上記第９のクロ
ックを上記第１の時間Ｄ１だけ遅延して、上記第６のク
ロックに対して位相が９０度ずれた第１０のクロックを
出力する第３のドライバーとを具備し、上記第１の同期
型調整遅延回路は、直列接続された複数の第３の遅延回
路を有し、初段の第３の遅延回路には上記第３のクロッ
クが入力され、各第３の遅延回路は前段からの出力を一
定の時間だけ遅延して後段に伝達する第１の前進遅延部
と、上記複数の第３の遅延回路からの出力を受け、上記
第３のクロックが供給された時点から上記第２のクロッ
クが供給されるまでの時点に上記第２のクロックが伝達
された上記前進遅延部内の第 ３の遅延回路に対応したも
ののそれぞれが第１の状態に設定される複数の第１の状
態保持回路と、上記複数の第１の状態保持回路の保持状
態を受け、上記第１の前進遅延部内の複数の第３の遅延
回路と同数の直列接続された複数の第４の遅延回路を有
し、上記第４の遅延回路は上記第３の遅延回路と同等の
遅延量を有し、上記第１の状態保持回路から上記第１の
状態を受ける第４の遅延回路で上記第２のクロックを順
次遅延して上記第４のクロックを出力する第１の後進遅
延部と、上記複数の第１の状態保持回路の保持状態を受
け、上記第１の前進遅延部内の複数の第３の遅延回路の
数の半数の直列接続された複数の第５の遅延回路を有
し、上記第５の遅延回路は上記第３の遅延回路と同等の
遅延量を有し、上記第１の状態保持回路から上記第１の
状態を受ける第５の遅延回路で上記第２のクロックを順
次遅延して上記第５のクロックを出力する第２の後進遅
延部とからなり、上記第２の同期型調整遅延回路は、直
列接続された複数の第６の遅延回路を有し、初段の第６
の遅延回路には上記第８のクロックが入力され、各第６
の遅延回路は前段からの出力を一定の時間だけ遅延して
後段に伝達する第２の前進遅延部と、上記複数の第６の
遅延回路からの出力を受け、上記第８のクロックが供給
された時点から上記第６のクロックが供給されるまでの
時点に上記第８のクロックが伝達された上記第２の前進
遅延部内の第６の遅延回路に対応したもののそれぞれが
第１の状態に設定される複数の第２の状態保持回路と、
上記複数の第２の状態保持回路の保持状態を受け、上記
第２の前進遅延部内の複数の第６の遅延回路の数の半数
の直列接続された複数の第７の遅延回路を有し、上記第
７の遅延回路は上記第６の遅延回路と同等の遅延量を有
し、上記第２の状態保持回路から上記第１の状態を受け
る第７の遅延回路で上記第６のクロックを順次遅延して
上記第９のクロックを出力する第３の後進遅延部とから
なる。
【００２１】この発明のクロック制御回路は、一定周期
を持つ第１のクロックを第１の時間Ｄ１だけ遅延して第
２のクロックを出力するレシーバと、上記第２のクロッ
クを上記第１の時間Ｄ１と第２の時間Ｄ２の和の２倍の
時間２（Ｄ１＋Ｄ２）だけ遅延して第３のクロックを出
力する第１の遅延回路と、上記第３のクロックと第２の
クロックとが供給され、第３のクロックが供給された時
点から第２のクロックが供給されるまでの時点の時間に
相当する遅延量を測定し、上記第２のクロックが供給さ
れた時点からこの第２のクロックを上記測定された遅延
量に相当する時間だけ遅延して第４のクロックを出力す
ると共に、上記第２のクロックが供給された時点からこ
の第２のクロックを上記測定された遅延量の半分の遅延
量に相当する時間だけ遅延して第５のクロックを出力す
る第１の同期型調整遅延回路と、上記第４のクロックを
上記第１の時間Ｄ１と上記第２の時間Ｄ２の２倍の時間
との和の時間Ｄ１＋２・Ｄ２だけ遅延して、上記第１の
クロックと同位相の第６のクロックを出力する第１のド
ライバーと、上記第５のクロックを上記第２の時間Ｄ２
だけ遅延して、上記第１のクロックに対して位相が１８
０度ずれた第７のクロックを出力する第２のドライバー
と、上記第６のクロックを上記第２の時間Ｄ２の２倍の
時間２・Ｄ２だけ遅延して、第８のクロックを出力する
第２の遅延回路と、上記第８のクロックと第７のクロッ
クとが供給され、第８のクロックが供給された時点から
第７のクロックが供給されるまでの時点の時間に相当す
る遅延量を測定し、上記第７のクロックが供給された時
点からこの第７のクロックを上記測定された遅延量の半
分の遅延量に相当する時間だけ遅延して第９のクロック
を出力する第２の同期型調整遅延回路と、上記第９のク
ロックを上記第２の時間Ｄ２だけ遅延して、上記第６の
クロックに対して位相が２７０度ずれた第１０のクロッ
クを出力する第３のドライバーとを具備し、上記第１の
同期型調整遅延回路は、直列接続された複数の第３の遅
延回路を有し、初段の第３の遅延回路には上記第３のク
ロックが入力され、各第３の遅延回路は前段からの出力
を一定の時間だけ遅延して後段に伝達する第１の前進遅
延部と、上記複数の第３の遅延回路からの出力を受け、
上記第３のクロックが供給された時点から上記第２のク
ロックが供給されるまでの時点に上記第２のクロックが
伝達された上記第１の前進遅 延部内の第３の遅延回路に
対応したもののそれぞれが第１の状態に設定される複数
の第１の状態保持回路と、上記複数の第１の状態保持回
路の保持状態を受け、上記第１の前進遅延部内の複数の
第３の遅延回路と同数の直列接続された複数の第４の遅
延回路を有し、上記第４の遅延回路は上記第３の遅延回
路と同等の遅延量を有し、上記第１の状態保持回路から
上記第１の状態を受ける第４の遅延回路で上記第２のク
ロックを順次遅延して上記第４のクロックを出力する第
１の後進遅延部と、上記複数の第１の状態保持回路の保
持状態を受け、上記第１の前進遅延部内の複数の第３の
遅延回路の数の半数の直列接続された複数の第５の遅延
回路を有し、上記第５の遅延回路は上記第３の遅延回路
と同等の遅延量を有し、上記第１の状態保持回路から上
記第１の状態を受ける第５の遅延回路で上記第２のクロ
ックを順次遅延して上記第５のクロックを出力する第２
の後進遅延部とからなり、上記第２の同期型調整遅延回
路は、直列接続された複数の第６の遅延回路を有し、初
段の第６の遅延回路には上記第８のクロックが入力さ
れ、各第６の遅延回路は前段からの出力を一定の時間だ
け遅延して後段に伝達する第２の前進遅延部と、上記複
数の第６の遅延回路からの出力を受け、上記第８のクロ
ックが供給された時点から上記第７のクロックが供給さ
れるまでの時点に上記第８のクロックが伝達された上記
第２の前進遅延部内の第６の遅延回路に対応したものの
それぞれが第１の状態に設定される複数の第２の状態保
持回路と、上記複数の第２の状態保持回路の保持状態を
受け、上記第２の前進遅延部内の複数の第６の遅延回路
の数の半数の直列接続された複数の第７の遅延回路を有
し、上記第７の遅延回路は上記第６の遅延回路と同等の
遅延量を有し、上記第２の状態保持回路から上記第１の
状態を受ける第７の遅延回路で上記第７のクロックを順
次遅延して上記第９のクロックを出力する第３の後進遅
延部とからなる。
【００２２】この発明のクロック制御回路は、一定周期
を持つ第１のクロックを第１の時間Ｄ１だけ遅延して第
２のクロックを出力するレシーバと、上記第２のクロッ
クを上記第１の時間Ｄ１と第２の時間Ｄ２の和の２倍の
時間２（Ｄ１＋Ｄ２）だけ遅延して第３のクロックを出
力する第１の遅延回路と、上記第３のクロックと第２の
クロックとが供給され、第３のクロックが供給された時
点から第２のクロックが供給されるまでの時点の時間に
相当する遅延量を測定し、上記第２のクロックが供給さ
れた時点からこの第２のクロックを上記測定された遅延
量に相当する時間だけ遅延して第４のクロックを出力す
ると共に、上記第２のクロックが供給された時点からこ
の第２のクロックを上記測定された遅延量の半分の遅延
量に相当する時間だけ遅延して第５のクロックを出力す
る第１の同期型調整遅延回路と、上記第４のクロックを
上記第１の時間Ｄ１と上記第２の時間Ｄ２の２倍の時間
との和の時間Ｄ１＋２・Ｄ２だけ遅延して、上記第１の
クロックと同位相の第６のクロックを出力する第１のド
ライバーと、上記第５のクロックを上記第２の時間Ｄ２
だけ遅延して、上記第１のクロックに対して位相が１８
０度ずれた第７のクロックを出力する第２のドライバー
と、上記第７のクロックを上記第２の時間Ｄ２の２倍の
時間２・Ｄ２だけ遅延して第８のクロックを出力する第
２の遅延回路と、上記第８のクロックと第６のクロック
とが供給され、第８のクロックが供給された時点から第
６のクロックが供給されるまでの時点の時間に相当する
遅延量を測定し、上記第６のクロックが供給された時点
からこの第６のクロックを上記測定された遅延量の半分
の遅延量に相当する時間だけ遅延して第９のクロックを
出力する第２の同期型調整遅延回路と、上記第９のクロ
ックを上記第１の時間Ｄ１だけ遅延して、上記第６のク
ロックに対して位相が９０度ずれた第１０のクロックを
出力する第３のドライバーと、上記第６のクロックを上
記第２の時間Ｄ２の２倍の時間２・Ｄ２だけ遅延して第
１１のクロックを出力する第３の遅延回路と、上記第１
１のクロックと第７のクロックとが供給され、第１１の
クロックが供給された時点から第７のクロックが供給さ
れるまでの時点の時間に相当する遅延量を測定し、上記
第７のクロックが供給された時点からこの第７のクロッ
クを上記測定された遅延量の半分の遅延量に相当する時
間だけ遅延して第１２のクロ ックを出力する第３の同期
型調整遅延回路と、上記第１２のクロックを上記第２の
時間Ｄ２だけ遅延して、上記第６のクロックに対して位
相が２７０度ずれた第１３のクロックを出力する第４の
ドライバーとを具備し、上記第１の同期型調整遅延回路
は、直列接続された複数の第４の遅延回路を有し、初段
の第４の遅延回路には上記第３のクロックが入力され、
各第４の遅延回路は前段からの出力を一定の時間だけ遅
延して後段に伝達する第１の前進遅延部と、上記複数の
第４の遅延回路からの出力を受け、上記第３のクロック
が供給された時点から上記第２のクロックが供給される
までの時点に上記第２のクロックが伝達された上記第１
の前進遅延部内の第４の遅延回路に対応したもののそれ
ぞれが第１の状態に設定される複数の第１の状態保持回
路と、上記複数の第１の状態保持回路の保持状態を受
け、上記第１の前進遅延部内の複数の第４の遅延回路と
同数の直列接続された複数の第５の遅延回路を有し、上
記第５の遅延回路は上記第４の遅延回路と同等の遅延量
を有し、上記第１の状態保持回路から上記第１の状態を
受ける第５の遅延回路で上記第２のクロックを順次遅延
して上記第４のクロックを出力する第１の後進遅延部
と、上記複数の第１の状態保持回路の保持状態を受け、
上記第１の前進遅延部内の複数の第４の遅延回路の数の
半数の直列接続された複数の第６の遅延回路を有し、上
記第６の遅延回路は上記第４の遅延回路と同等の遅延量
を有し、上記第１の状態保持回路から上記第１の状態を
受ける第６の遅延回路で上記第２のクロックを順次遅延
して上記第５のクロックを出力する第２の後進遅延部と
からなり、上記第２の同期型調整遅延回路は、直列接続
された複数の第７の遅延回路を有し、初段の第７の遅延
回路には上記第８のクロックが入力され、各第７の遅延
回路は前段からの出力を一定の時間だけ遅延して後段に
伝達する第２の前進遅延部と、上記複数の第７の遅延回
路からの出力を受け、上記第８のクロックが供給された
時点から上記第６のクロックが供給されるまでの時点に
上記第８のクロックが伝達された上記第２の前進遅延部
内の第７の遅延回路に対応したもののそれぞれが第１の
状態に設定される複数の第２の状態保持回路と、上記複
数の第２の状態保持回路の保持状態を受け、上記第２の
前進遅延部内の複数の第７の遅延回路の数の半数の直列
接続された複数の第８の遅延回路を有し、上記第８の遅
延回路は上記第７の遅延回路と同等の遅延量を有し、上
記第２の状態保持回 路から上記第１の状態を受ける第８
の遅延回路で上記第６のクロックを順次遅延して上記第
９のクロックを出力する第３の後進遅延部とからなり、
上記第３の同期型調整遅延回路は、直列接続された複数
の第９の遅延回路を有し、初段の第９の遅延回路には上
記第１１のクロックが入力され、各第９の遅延回路は前
段からの出力を一定の時間だけ遅延して後段に伝達する
第３の前進遅延部と、上記複数の第９の遅延回路からの
出力を受け、上記第１１のクロックが供給された時点か
ら上記第７のクロックが供給されるまでの時点に上記第
１１のクロックが伝達された上記第３の前進遅延部内の
第９の遅延回路に対応したもののそれぞれが第１の状態
に設定される複数の第３の状態保持回路と、上記複数の
第３の状態保持回路の保持状態を受け、上記第３の前進
遅延部内の複数の第９の遅延回路の数の半数の直列接続
された複数の第１０の遅延回路を有し、上記第１０の遅
延回路は上記第９の遅延回路と同等の遅延量を有し、上
記第３の状態保持回路から上記第１の状態を受ける第１
０の遅延回路で上記第７のクロックを順次遅延して上記
第１２のクロックを出力する第４の後進遅延部とからな
る。
【００２３】この発明のクロック制御回路は、一定周期
の第１のクロックに対して３６０度×［ｉ］／２
（ｎ−１）（［ｉ］＝ｉ（ｍｏｄ２（ｎ−１））であ
り、ｎは正の整数）だけ位相がずれた第２のクロック
と、第１のクロックに対して３６０度×［ｉ＋１］／２
（ｎ−１）だけ位相がずれた第３のクロックとが供給さ
れ、上記第２、第３のクロックに基づいて上記第１のク
ロックに対して３６０度×ｍ／２ ｎ （ｍ＝２［ｉ＋１］
＋１）だけ位相がずれた第４のクロックを発生するクロ
ック制御回路であって、直列接続された複数の第１の遅
延回路を有し、初段の第１の遅延回路には上記第２のク
ロックが入力され、各第１の遅延回路は前段からの出力
を一定の時間だけ遅延して後段に伝達する前進遅延部
と、上記複数の第１の遅延回路からの出力を受け、上記
第２のクロックが供給された時点から上記第３のクロッ
クが供給されるまでの時点に上記第２のクロックが伝達
された上記前進遅延部内の第１の遅延回路に対応したも
ののそれぞれが第１の状態に設定される複数の状態保持
回路と、上記複数の状態保持回路の保持状態を受け、上
記前進遅延部内の複数の第１の遅延回路の数の半数の直
列接続された複数の第２の遅延回路を有し、上記第２の
遅延回路は上記第１の遅延回路と同等の遅延量を有し、
上記状態保持回路から上記第１の状態を受ける第２の遅
延回路で上記第３のクロックを順次遅延して上記第４の
クロックを出力する後進遅延部とを具備したことを特徴
とする。
【００２４】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１（ａ）〜（ｃ）はこの
発明に係るクロック制御回路の一実施の形態による構成
を示している。
【００２５】図１（ａ）に示した回路は、一定周期Ｔの
外部クロックＣＫから、この外部クロックＣＫに対して
位相が１８０度（Ｔ／２の周期）ずれた内部クロックＣ
ＫＨ及び外部クロックＣＫに対して位相が３６０度（Ｔ
の周期）ずれた、すなわち外部クロックＣＫと同位相の
内部クロックＣＫ′を発生する。
【００２６】図１（ｂ）に示した回路は、図１（ａ）の
回路で発生される内部クロックＣＫＨを入力クロック及
び内部クロックＣＫ′を制御クロックとして受け、この
両クロックから、上記外部クロックＣＫ（もしくは内部
クロックＣＫ′）に対して位相が９０度（Ｔ／４の周
期）ずれた内部クロックＣＫＱを発生する。
【００２７】図１（ｃ）に示した回路は、図１（ａ）の
回路で発生される内部クロックＣＫ′を入力クロック、
内部クロックＣＫＨを制御クロックとして受け、この両
クロックから、上記外部クロックＣＫ（もしくは内部ク
ロックＣＫ′）に対して位相が２７０度（３Ｔ／４の周
期）ずれた内部クロックＣＫ３Ｑを発生する。
【００２８】図１（ａ）に示した回路は以下のように構
成されている。すなわち、半導体チップに設けられた入
力端子１１から入力される一定周期Ｔの外部クロックＣ
Ｋは、遅延量Ｄ１を有するレシーバとしての入力バッフ
ァ１２に入力される。上記入力バッファ１２は、外部ク
ロックＣＫに対してＤ１のスキューを有する内部クロッ
クＣＬＫを出力する。この内部クロックＣＬＫは、遅延
量Ａを有する遅延回路１３に入力されると共に同期型調
整遅延回路（ＳＡＤ：Syncronous AdjustableDelay ）
１４にも制御クロックとして入力される。なお、上記遅
延回路１３の遅延量Ａは、２（Ｄ１＋Ｄ２）に設定され
ている。
【００２９】上記遅延回路１３からの出力パルスＦＣＬ
は、上記同期型調整遅延回路１４の前進遅延部ＦＤ（Fo
rward Delay ）に入力される。この同期型調整遅延回路
１４には、上記前進遅延部ＦＤの他に後進遅延部ＢＤ
（Backward Delay）及びＨＢＤ（Half Backward Delay
）等が設けられている。
【００３０】前進遅延部ＦＤには複数の遅延段が設けら
れており、入力されたパルスＦＣＬはこの複数の遅延段
を通過することによって遅延される。そして、同期型調
整遅延回路１４では、前進遅延部ＦＤにパルスＦＣＬが
入力され、次のサイクルの内部クロックＣＬＫが立ち上
がる時点までのパルスＦＣＬの遅延時間Δが、パルスＦ
ＣＬが通過した遅延段の数に対応して測定される。さら
に、この測定されたパルスＦＣＬの遅延時間Δに相当す
る遅延量及びその半分の時間Δ／２に相当する遅延量が
保持される。
【００３１】上記内部クロックＣＬＫは、後進遅延部Ｂ
Ｄ及びＨＢＤにそれぞれ供給される。上記両後進遅延部
ＢＤ及びＨＢＤは、保持された遅延時間Δに相当する遅
延量及びΔ／２に相当する遅延量だけ、内部クロックＣ
ＬＫをそれぞれ遅延する。
【００３２】一方の後進遅延部ＨＢＤの出力ＨＣＬは遅
延回路１５に入力される。この遅延回路１５は、遅延量
Ｄ２を有する１個の内部クロックのドライバーからな
る。そして、この遅延回路１５からの出力が前記内部ク
ロックＣＫＨとして、図１（ｂ）、（ｃ）の回路を始め
とするチップ内部の各回路に供給される。
【００３３】他方の後進遅延部ＢＤの出力ＲＣＬは遅延
回路１６に入力される。この遅延回路１６は、それぞれ
内部クロックのドライバーとして動作し、遅延量Ｄ１を
有する１個のドライバー及び遅延量Ｄ２を有する２個の
ドライバーが縦続接続して構成されている。そして、こ
の遅延回路１６からの出力が前記内部クロックＣＫ′と
して、図１（ｂ）、（ｃ）の回路を始めとするチップ内
部の各回路に供給される。
【００３４】図１（ｂ）に示した回路は以下のように構
成されている。すなわち、図１（ａ）の回路で発生され
る内部クロックＣＫＨは遅延回路１７に入力される。こ
の遅延回路１７は、それぞれ遅延量Ｄ２を有し内部クロ
ックのドライバーとして動作する２個のドライバーが縦
続接続して構成され、内部クロックＣＫＨに対して２・
Ｄ２のスキューを有する内部クロックＦＣＬ′を出力す
る。この内部クロックＦＣＬ′は、同期型調整遅延回路
（ＳＡＤ）１８の前進遅延部ＦＤに入力される。この同
期型調整遅延回路１８には、図１（ａ）の回路で発生さ
れる内部クロックＣＫ′が制御クロックとして入力され
る。また、この同期型調整遅延回路１８には、上記前進
遅延部ＦＤの他に後進遅延部ＨＢＤ等が設けられてい
る。
【００３５】同期型調整遅延回路１８内の前進遅延部Ｆ
Ｄにも複数の遅延段が設けられており、入力されたパル
スＦＣＬ′はこの複数の遅延段を通過することによって
遅延される。そして、同期型調整遅延回路１８では、前
進遅延部ＦＤにパルスＦＣＬ′が入力され、次のサイク
ルの内部クロックＣＫ′が立ち上がる時点までのパルス
ＦＣＬ′の遅延時間Δが、パルスＦＣＬ′が通過した遅
延段の数に対応して測定される。さらに、この測定され
たパルスＦＣＬ′の遅延時間Δの半分の時間Δ／２に相
当する遅延量が保持される。
【００３６】上記内部クロックＣＫ′は後進遅延部ＨＢ
Ｄに供給される。この後進遅延部ＨＢＤは、保持された
時間Δ／２に相当する遅延量だけ、内部クロックＣＫ′
を遅延する。この後進遅延部ＨＢＤの出力ＨＣＬＱは、
遅延量Ｄ２を有する内部クロックのドライバーからなる
遅延回路１９に入力される。そして、この遅延回路１９
からの出力が、前記内部クロックＣＫＱとして、チップ
内部の各回路に供給される。
【００３７】図１（ｃ）に示した回路は以下のように構
成されている。すなわち、図１（ａ）の回路で発生され
る内部クロックＣＫ′は遅延回路２０に入力される。こ
の遅延回路２０は、それぞれ遅延量Ｄ２を有し内部クロ
ックのドライバーとして動作する２個のドライバーが縦
続接続して構成され、内部クロックＣＫ′に対して２・
Ｄ２のスキューを有する内部クロックＦＣＬ″を出力す
る。この内部クロックＦＣＬ″は、同期型調整遅延回路
（ＳＡＤ）２１の前進遅延部ＦＤに入力される。この同
期型調整遅延回路２１には、図１（ａ）の回路で発生さ
れる内部クロックＣＫＨが制御クロックとして入力され
る。また、この同期型調整遅延回路２１には、上記前進
遅延部ＦＤの他に後進遅延部ＨＢＤ等が設けられてい
る。
【００３８】同期型調整遅延回路２１内の前進遅延部Ｆ
Ｄにも複数の遅延段が設けられており、入力されたパル
スＦＣＬ″はこの複数の遅延段を通過することによって
遅延される。そして、同期型調整遅延回路２１では、前
進遅延部ＦＤにパルスＦＣＬ″が入力され、次のサイク
ルの内部クロックＣＫＨが立ち上がる時点までのパルス
ＦＣＬ″の遅延時間Δが、パルスＦＣＬ″が通過した遅
延段の数に対応して測定される。さらに、この測定され
たパルスＦＣＬ″の遅延時間Δの半分の時間Δ／２に相
当する遅延量が保持される。
【００３９】上記内部クロックＣＫＨは後進遅延部ＨＢ
Ｄに供給される。この後進遅延部ＨＢＤは、保持された
時間Δ／２に相当する遅延量だけ、内部クロックＣＫＨ
を遅延する。この後進遅延部ＨＢＤの出力ＨＣＬ３Ｑ
は、遅延量Ｄ２を有する内部クロックのドライバーから
なる遅延回路２２に入力される。そして、この遅延回路
２２からの出力が、前記内部クロックＣＫ３Ｑとして、
チップ内部の各回路に供給される。
【００４０】図２は、上記図１（ａ）中の同期型調整遅
延回路１４の内部構成例を示すブロック図である。図２
において、Ｕ（１）〜Ｕ（ｎ＋１）（ｎは正の整数）は
それぞれ前記前進遅延部ＦＤ及び後進遅延部ＢＤ等を構
成する遅延ユニットである。これら（ｎ＋１）個の遅延
ユニットは多段接続されている。また、ｂｄ（１）、ｂ
ｄ（２）、…ｂｄ（（ｎ＋１）／２）はそれぞれ前記後
進遅延部ＨＢＤを構成する遅延ユニットである。これら
（ｎ＋１）／２個の遅延ユニットも多段接続されてい
る。
【００４１】図３は、上記図２中の（ｎ＋１）個の遅延
ユニットのうちの１個の遅延ユニットＵ（ｉ）（ｉ＝１
〜ｎ＋１）の具体的な回路構成を示している。図示のよ
うに、遅延ユニットＵ（ｉ）は、前記前進遅延部ＦＤの
１段分の遅延段を構成するパルス遅延回路ｆｄ（ｉ）
と、状態保持回路ｓｒ（ｉ）と、前記後進遅延部ＢＤの
１段分の遅延段を構成するパルス遅延回路ｂｄ（ｉ）と
からなる３つの回路で構成されている。
【００４２】パルス遅延回路ｆｄ（ｉ）は、２個のクロ
ックドインバータ３１、３２と３個のインバータ３３、
３４、３５で構成されている。クロックドインバータ３
１の入力端子には前段のパルス遅延回路ｆｄ（ｉ−１）
で発生されるクロックＦＣＬｉが入力される。このクロ
ックドインバータ３１は、前記内部クロックＣＬＫから
作られる制御パルス／Ｐが“Ｈ”のときに活性化され、
活性化されたときにクロックＦＣＬｉを反転出力する。
【００４３】クロックドインバータ３２の入力端子は接
地電位に接続されており、常時“Ｌ”レベルが入力され
ている。このクロックドインバータ３２は、前記制御パ
ルス／Ｐと対をなす制御パルスＰが“Ｈ”のときに活性
化され、活性化されたときに“Ｌ”レベルの入力を反転
して出力する。
【００４４】上記両クロックドインバータ３１、３２の
出力端子は共通に接続されており、この共通接続点には
インバータ３３、３４の各入力端子が接続されている。
そして、上記インバータ３３の出力はクロックＦＣＬｉ
＋１として次段の遅延ユニットＵ（ｉ＋１）に出力され
る。さらに、上記インバータ３３の出力はインバータ３
５で反転され、クロック／ＦＣＬｉ＋１として出力され
る。また、上記インバータ３４の出力はクロックＦＦＣ
Ｌｉ＋１として出力される。
【００４５】状態保持回路ｓｒ（ｉ）は、それぞれ２個
のＰチャネルＭＯＳトランジスタ４１、４２及びＮチャ
ネルＭＯＳトランジスタ４３、４４と、１個のインバー
タ４５で構成されている。
【００４６】上記２個のＰチャネルＭＯＳトランジスタ
４１、４２のソース、ドレイン間は電源電圧の供給点と
上記インバータ４５の入力端子との間に直列接続されて
おり、一方のＰチャネルＭＯＳトランジスタ４１のゲー
ト電極には前記内部クロックＣＬＫと対をなす内部クロ
ック／ＣＬＫが供給され、他方のＰチャネルＭＯＳトラ
ンジスタ４２のゲート電極には３段前段の遅延ユニット
Ｕ（ｉ−３）内のパルス遅延回路ｂｄ（ｉ−３）で発生
されるクロック／ＲＣＬｉ−３が供給される。
【００４７】上記２個のＮチャネルＭＯＳトランジスタ
４３、４４のソース、ドレイン間は上記インバータ４５
の入力端子と接地電圧の供給点との間に直列接続されて
おり、一方のＮチャネルＭＯＳトランジスタ４３のゲー
ト電極には前段のパルス遅延回路ｆｄ（ｉ−１）で発生
されるクロックＦＦＣＬｉが供給され、他方のＮチャネ
ルＭＯＳトランジスタ４４のゲート電極には上記内部ク
ロック／ＣＬＫが供給される。
【００４８】そして、上記インバータ４５の入力端子の
信号は状態保持信号／Ｑｉ−２として、インバータ４５
の出力信号は状態保持信号Ｑｉ−２としてそれぞれ後段
の遅延ユニットに供給される。
【００４９】パルス遅延回路ｂｄ（ｉ）は、２個のクロ
ックドインバータ５１、５２と３個のインバータ５３、
５４、５５で構成されている。クロックドインバータ５
１の入力端子には内部クロックＣＬＫが入力される。こ
のクロックドインバータ５１は、状態保持回路ｓｒ（ｉ
＋２）で発生される状態保持信号／Ｑｉが“Ｈ”のとき
に活性化され、活性化されたときにクロックＣＬＫを反
転出力する。
【００５０】クロックドインバータ５２の入力端子には
パルス遅延回路ｂｄ（ｉ＋１）で発生されるクロックＲ
ＣＬｉ＋１が入力されている。このクロックドインバー
タ５２は、前記状態保持信号／Ｑｉと対をなす状態保持
信号Ｑｉが“Ｈ”のときに活性化され、活性化されたと
きにクロックＲＣＬｉ＋１を反転して出力する。
【００５１】上記両クロックドインバータ５１、５２の
出力端子は共通に接続されており、この共通接続点には
インバータ５３、５４の各入力端子が接続されている。
そして、上記インバータ５３の出力はクロックＲＣＬｉ
として出力される。さらに、上記インバータ５３の出力
はインバータ５４で反転され、クロック／ＲＣＬｉとし
て出力される。また、上記インバータ５４の出力はクロ
ックＲＲＣＬｉとして出力される。
【００５２】図４は、上記図３の回路で使用される制御
パルスＰ、／Ｐを発生する制御パルス発生回路の詳細な
構成を示している。図４において、前記内部クロックＣ
ＬＫは遅延回路６１を介してＮＯＲゲート６２の一方入
力端子に入力される。このＮＯＲゲート６２の他方入力
端子には内部クロック／ＣＬＫが入力される。そして、
上記ＮＯＲゲート６２の出力が前記制御パルスＰとな
り、このＮＯＲゲート６２の出力を反転するインバータ
６３の出力が前記制御パルス／Ｐとなる。
【００５３】図５は、上記図１（ｂ）、（ｃ）中の同期
型調整遅延回路１８、２１の内部構成例を示すブロック
図である。図５において、Ｕ（２）〜Ｕ（ｘ）（ｘ＝２
ｎ）はそれぞれ前記図３に示すように、パルス遅延回路
ｆｄ（ｉ）、状態保持回路ｓｒ（ｉ）及びパルス遅延回
路ｂｄ（ｉ）の３つの回路で構成された遅延ユニットで
ある。
【００５４】前記図１（ｂ）、（ｃ）中の同期型調整遅
延回路１８、２１の場合、前記図１（ａ）中の同期型調
整遅延回路１４に設けられている後進遅延部ＢＤは不要
なので、図２のものと比べて遅延ユニットＵの数は半数
となっており、各遅延ユニットＵの前段には前記図３中
のパルス遅延回路ｆｄ（ｉ）と同様の構成のパルス遅延
回路ｆｄ（ｉ）（ｉ＝１〜ｙ、ただし、ｙ＝２ｎ−１）
が設けられている。
【００５５】このような構成のクロック制御回路におい
て、図１（ａ）の回路に設けられた遅延回路１３の遅延
量Ａが２（Ｄ１＋Ｄ２）に設定されているので、外部ク
ロックＣＫの周期ＴはＴ＝２（Ｄ１＋Ｄ２）＋Δとな
る。
【００５６】外部クロックＣＫに対する内部クロックＣ
ＫＨの遅延時間はＤ１＋Δ／２＋Ｄ２＝（Ｄ１＋Ｄ２）
＋Δ／２となり、この内部クロックＣＫＨは外部クロッ
クＣＫに対して位相が１８０度（Ｔ／２）ずれたものと
なる。
【００５７】外部クロックＣＫに対する内部クロックＣ
Ｋ′の遅延時間はＤ１＋Δ＋Ｄ１＋Ｄ２×２＝２（Ｄ１
＋Ｄ２）＋Δとなり、この内部クロックＣＫ′は外部ク
ロックＣＫに対して同位相（位相のずれは３６０度で周
期Ｔ）となる。
【００５８】また、図１（ｂ）の回路では、内部クロッ
クＣＫ′に対して位相が１８０度ずれた内部クロックＣ
ＫＨが遅延回路１７を介して同期型調整遅延回路１８内
の前進遅延部ＦＤに入力され、次のサイクルの内部クロ
ックＣＫ′が立ち上がる時点まで遅延される。このた
め、前進遅延部ＦＤにおける遅延時間Δは、図６のタイ
ミングチャートに示すように、内部クロックＣＫＨと内
部クロックＣＫ′との間の位相差１８０度に相当する時
間となる。同期型調整遅延回路１８内の後進遅延部ＨＢ
Ｄでは、この位相差１８０度のさらに半分の位相差に相
当する時間だけ内部クロックＣＫ′が遅延されるので、
内部クロックＣＫＱは、内部クロックＣＫ′に対して９
０度（Ｔ／４）位相がずれたものとなる。
【００５９】なお、この例では、内部クロックＣＫＨを
２・Ｄ２の遅延量の遅延回路１７を介して同期型調整遅
延回路１８内の前進遅延部ＦＤに入力するようにしてい
るので、内部クロックＣＫＨとＣＫ′の位相差は実際に
は２・Ｄ２＋Δとなる。しかし、遅延回路１９で内部ク
ロックＨＣＬＱを遅延しているので、内部クロックＣ
Ｋ′とＣＫＱの位相差はΔ／２＋Ｄ２となり、内部クロ
ックＣＫＨとＣＫ′の位相差２・Ｄ２＋Δの丁度半分と
なるので、内部ＣＫＱは、内部クロックＣＫ′に対して
丁度９０度位相がずれたものとなる。
【００６０】図１（ｃ）の回路では、内部クロックＣ
Ｋ′が遅延回路２０を介して同期型調整遅延回路２１内
の前進遅延部ＦＤに入力され、次のサイクルの内部クロ
ックＣＫＨが立ち上がる時点まで遅延される。このた
め、前進遅延部ＦＤにおける遅延時間Δは、図６のタイ
ミングチャートに示すように、内部クロックＣＫ′と内
部クロックＣＫＨとの間の位相差１８０度に相当する時
間となる。同期型調整遅延回路２１内の後進遅延部ＨＢ
Ｄでは、この位相差１８０度のさらに半分の位相差に相
当する時間だけ内部クロックＣＫＨが遅延されるので、
内部クロックＣＫ３Ｑは、内部クロックＣＫＨに対して
９０度（Ｔ／４）位相がずれたものとなる。つまり、内
部クロックＣＫ３Ｑは、内部クロックＣＫ′対して２７
０度（３Ｔ／４）位相がずれたものとなる。
【００６１】なお、図１（ｃ）の回路でも、内部クロッ
クＣＫ′を２・Ｄ２の遅延量の遅延回路２０を介して同
期型調整遅延回路２１内の前進遅延部ＦＤに入力するよ
うにしているので、内部クロックＣＫ′とＣＫＨの位相
差は実際には２・Ｄ２＋Δとなる。しかし、遅延回路２
２で内部クロックＨＣＬ３Ｑを遅延しているので、内部
クロックＣＫＨとＣＫ３Ｑの位相差はΔ／２＋Ｄ２とな
り、内部クロックＣＫ′とＣＫＨの位相差２・Ｄ２＋Δ
の丁度半分となるので、内部ＣＫ３Ｑは、内部クロック
ＣＫ′に対して丁度２７０度位相がずれたものとなる。
【００６２】このように上記実施の形態によるクロック
制御回路では、外部クロックＣＫに対して位相が９０度
及び２７０度ずれた内部クロックＣＫＱ、ＣＫ３Ｑを発
生することができる。
【００６３】しかも、図１（ａ）中の遅延回路１３の遅
延量Ａが２（Ｄ１＋Ｄ２）に設定されているので、同期
型調整遅延回路１４が有効に動作するための時間余裕が
従来よりも大幅に改善される。
【００６４】例えば外部クロックＣＫの周波数が１２５
ＭＨｚで、サイクルタイムが８ｎｓの場合を考えると、
（Ｄ１＋Ｄ２）に相当する遅延量は４ｎｓ以下であれば
よい。外部クロックＣＫのレシーバである入力バッファ
１２の遅延量Ｄ１と、内部クロックのドライバー遅延に
相当する遅延量Ｄ２の和を４ｎｓ以下にするのは比較的
容易である。
【００６５】このため、上記実施の形態に係るクロック
制御回路は、従来では正常に動作しないような短いサイ
クルタイムを持つ外部クロックからでも種々の位相差を
持つ内部クロックを正常に発生することができる。
【００６６】ここで、図３に示した遅延ユニットＵ
（ｉ）の動作について簡単に説明しておく。パルス遅延
回路ｆｄ（ｉ）では、制御パルス／Ｐが“Ｈ”のときに
クロックドインバータ３１が活性化され、前段からのク
ロックＦＣＬｉがクロックドインバータ３１、インバー
タ３３及び３５を通過することによって、次段へのクロ
ックＦＣＬｉ＋１は前段からのクロックＦＣＬｉに対し
て１段分の遅延が与えられる。
【００６７】一方、制御パルスＰが“Ｈ”（／Ｐ＝
“Ｌ”）のときはクロックドインバータ３１が非活性と
なるので、前段からのクロックＦＣＬｉは次段へは伝え
られない。その代わり、クロックドインバータ３２が活
性化され、クロックＦＦＣＬｉ＋１、ＦＣＬｉ＋１は共
に“Ｌ”に固定され、／ＦＣＬｉ＋１は“Ｈ”に固定さ
れる。
【００６８】状態保持回路ｓｒ（ｉ）では、内部クロッ
ク／ＣＬＫが“Ｈ”のとき、前段からのクロックＦＦＣ
Ｌｉが“Ｈ”であれば、状態保持信号Ｑｉ−２が
“Ｈ”、／Ｑｉ−２が“Ｌ”となる。また、内部クロッ
ク／ＣＬＫが“Ｌ”のとき、前段からのクロック／ＲＣ
Ｌｉ−３が“Ｌ”であれば、状態保持信号Ｑｉ−２が
“Ｌ”、／Ｑｉ−２が“Ｈ”となる。
【００６９】パルス遅延回路ｂｄ（ｉ）では、状態制御
信号／Ｑｉが“Ｈ”のときにクロックドインバータ５１
が活性化され、内部クロックＣＬＫが選択される。すな
わち、内部クロックＣＬＫの遅延はこの遅延ユニットＵ
（ｉ）から開始されることになる。そして、この内部ク
ロックＣＬＫがクロックドインバータ５１、インバータ
５３を通過することによって、遅延回路１段分の遅延が
与えられ、前段にクロックＲＣＬｉとして出力される。
【００７０】一方、状態制御信号Ｑｉが“Ｈ”（／Ｑｉ
＝“Ｌ”）のときはクロックドインバータ５１が非活性
となるので、その遅延ユニットＵ（ｉ）から内部クロッ
クＣＬＫは遅延されない。その代わり、クロックドイン
バータ５２が活性化され、次段からのクロックＲＣＬｉ
＋１が選択され、クロックドインバータ５２、インバー
タ５３を通過することによって、遅延回路１段分の遅延
が与えられ、前段にクロックＲＣＬｉとして出力され
る。このとき、クロックＲＲＣＬｉ、／ＲＣＬｉがイン
バータ５４、５５から出力される。
【００７１】図７は、この発明の第２の実施の形態によ
るクロック制御回路の構成を示している。先の図１に示
したクロック制御回路は、外部クロックＣＫから、この
外部クロックＣＫに対して位相が９０度及び２７０度ず
れた２種類の内部クロックＣＫＱ、ＣＫ３Ｑを発生する
ものであったが、図７のものではこれを一般化して、外
部クロックＣＫに対して位相が３６０度の（１／２）n
のｍ倍だけずれた内部クロックを発生するように構成し
たものである。
【００７２】この回路は、前記図１（ｂ）または（ｃ）
に示した回路と同様に構成されている。すなわち、この
図７のクロック制御回路は、前記内部クロックＣＫＨま
たはＣＫ′に相当するクロックＣＫＡが入力され、前記
遅延回路１７または２０と同様に、それぞれ遅延量Ｄ２
を有し内部クロックのドライバーとして動作する２個の
ドライバーが縦続接続して構成され、入力クロックＣＫ
Ａに対して２・Ｄ２のスキューを有する遅延回路２３
と、前進遅延部ＦＤや後進遅延部ＨＢＤ等が設けられ、
前記同期型調整遅延回路１８または２１と同様に構成さ
れた同期型調整遅延回路２４と、この同期型調整遅延回
路２４内の後進遅延部ＨＢＤからの出力クロックＨＣＬ
Ｃが供給され、前記遅延回路１９または２２と同様に遅
延量Ｄ２を有する内部クロックのドライバーからなる遅
延回路２５とから構成されている。なお、上記同期型調
整遅延回路２４には、前記内部クロックＣＫ′もしくは
ＣＫＨに対応した制御クロックとしてクロックＣＫＢが
供給されている。そして、遅延回路２５からクロックＣ
ＫＣが出力される。
【００７３】このような構成のクロック制御回路におい
て、クロックＣＫＡ、ＣＫＢとしてどうようなクロック
を用いるかで、種々の位相を持つ内部クロックＣＫＣを
発生することができる。
【００７４】具体例として、図８に示すように３６０度
の位相を８等分した内部クロックを発生する場合を説明
する。いま、発生すべき内部クロックのクロック名を、
図８に従って、ＣＫ０（＝ＣＫ′＝ＣＫ１）、ＣＫ１／
８、ＣＫ１／４（＝ＣＫＱ＝ＣＫ２／８）、ＣＫ３／
８、ＣＫ１／２（＝ＣＫＨ＝ＣＫ４／８）、ＣＫ５／
８、ＣＫ３／４（＝ＣＫ３Ｑ＝ＣＫ６／８）、ＣＫ７／
８、ＣＫ０（＝ＣＫ８／８＝ＣＫ′）とする。
【００７５】このとき、図７に示す回路は７組必要とな
り、クロックＣＫＡ、ＣＫＢ、ＣＫＣとこれらのクロッ
クとの関係は図９に示すようになる。図９に示すよう
に、ｎのレベル（１、２、３）によって分類すると、ｎ
のレベルのクロックは一つ前のレベルで作られたクロッ
ク（ＣＫＣ）を用いることによって発生させることがで
きる。そこで、ＣＫ（ｍ／２）nのｍとｎによって、一
般的なクロックＣＫＡ、ＣＫＢ、ＣＫＣの関係を導くこ
とにする。
【００７６】図１０にレベル相互間の関係を示す。入力
クロックとしてＣＫ（ｍ−１）／２n-1を、制御クロッ
クとしてＣＫｍ／２n-1を用いると、この両クロック間
の遅延量Δの半分の遅延の後に出力クロックを立ち上げ
ることができる。（ｎ−１）レベルのクロック名ｍ／２
n-1の分母、分子にそれぞれ２を掛けると、ｎレベルの
クロック名となり、さらにこのクロックの分子に１を加
えると出力クロック名となる。この出力クロックは、入
力及び制御に用いられたクロック相互間の位相の半分の
位相に相当する遅延時間の後に立ち上がるので、レベル
ｎのクロックの所望する位相特性を持つことになる。
【００７７】クロック名の定義は図１０に示した通りで
あり、ｍは０から２（ｎ−１）−１の値をとるので、入
力クロックＣＫＡ＝ＣＫ［ｉ］／２（ｎ−１）、制御ク
ロックＣＫＢ＝ＣＫ［ｉ＋１］／２（ｎ−１）、出力ク
ロックＣＫＣ＝ＣＫ｛２［ｉ＋１］＋１｝／２ｎ（ただ
し、０≦［ｉ］≦２（ｎ−１）−１、すなわち、［ｉ］
＝ｉ（ｍｏｄ２（ｎ−１）））とすれば、外部クロック
を３６０度の｛２［ｉ＋１］＋１｝／２ｎだけ位相をず
らした内部クロックを容易に発生することができる。
【００７８】次にこの発明の応用例を説明する。図１１
は、この発明のクロック制御回路を備えたシンクロナス
ＤＲＡＭの概略的なブロック構成を示している。メモリ
回路７０には複数のメモリセルが設けられている。デー
タの読み出し時には、図示しない行デコーダ及び列デコ
ーダ等によってメモリ回路７０内のメモリセルが選択さ
れ、この選択されたメモリセルの記憶データがセンスア
ンプ（ＳＡ）７１でセンスされ、出力回路（ＯＢ）７２
に供給される。
【００７９】図中の符号７３は、先に説明してきたクロ
ック制御回路であり、このクロック制御回路７３は、ク
ロック入力端子７４からチップ内部に入力される一定周
期Ｔの外部クロックＣＫから、この外部クロックＣＫに
対して位相が例えば９０度ずれた内部クロックＣＫＱ
と、２７０度ずれた内部クロックＣＫＨを発生する。そ
して、このクロック制御回路７３で発生された内部クロ
ックＣＫＱ、ＣＫＨは、上記出力回路７２に供給され
る。出力回路７２は、センスアンプ７１でセンスされた
データを、読み出しデータＤｏｕｔとしてデータ出力端
子７５からチップ外部に出力するものであるが、図１２
のタイミングチャートに示すように、内部クロックＣＫ
Ｑが立ち上がるタイミングで読み出しデータＤｏｕｔの
出力を開始し、内部クロックＣＫＨが立ち上がるタイミ
ングで読み出しデータＤｏｕｔの出力を終了する。従っ
て、読み出しデータＤｏｕｔの出力期間は、例えば外部
クロックＣＫが立ち上がった後のＴ／４の時点から３Ｔ
／４の時点までの一定期間となる。
【００８０】このようなシンクロナスＤＲＡＭでは、外
部クロックＣＫに同期した上記期間（Ｔ／４の時点から
３Ｔ／４の時点）がデータウィンドウとなるため、この
期間内にデータを取り込むようにすればよい。
【００８１】
【発明の効果】以上説明したようにこの発明によれば、
外部クロックのサイクルタイムが短い場合でも正常に動
作するクロック制御回路を提供することができる。
【図面の簡単な説明】
【図１】この発明に係るクロック制御回路の一実施の形
態による構成を示す回路図。
【図２】図１中の一つの同期型調整遅延回路の内部構成
例を示すブロック図。
【図３】図２中の遅延ユニットの具体的な回路構成を示
す回路図。
【図４】図３の回路で使用される制御パルスを発生する
制御パルス発生回路の詳細な構成を示す回路図。
【図５】図１中の他の同期型調整遅延回路の内部構成例
を示すブロック図。
【図６】図１のクロック制御回路の動作の一例を示すタ
イミングチャートを示す図。
【図７】この発明の第２の実施の形態によるクロック制
御回路の構成を示す回路図。
【図８】図７のクロック制御回路で発生する内部クロッ
クを示す図。
【図９】図７のクロック制御回路におけるクロック相互
の関係をまとめて示す図。
【図１０】図７のクロック制御回路におけるレベル相互
間の関係を示す図。
【図１１】この発明の応用例によるシンクロナスＤＲＡ
Ｍの概略的なブロック構成を示す図。
【図１２】図１１のシンクロナスＤＲＡＭからデータ読
み出しを行う際のタイミングチャートを示す図
【図１３】従来のクロック制御回路の回路図。
【符号の説明】
１１…入力端子、 １２…入力バッファ、 １３…遅延回路、 １４…同期型調整遅延回路（ＳＡＤ：Syncronous Adjus
table Delay ）、 １５…遅延回路、 １６…遅延回路、 １７…遅延回路、 １８…同期型調整遅延回路（ＳＡＤ：Syncronous Adjus
table Delay ）、 １９…遅延回路、 ２０…遅延回路、 ２１…同期型調整遅延回路（ＳＡＤ：Syncronous Adjus
table Delay ）、 ２２…遅延回路、 ２３…遅延回路、 ２２…同期型調整遅延回路（ＳＡＤ：Syncronous Adjus
table Delay ）、 ２５…遅延回路、 ３１、３２、５１、５２…クロックドインバータ、 ３３、３４、３５、４５、５３、５４、５５、６３…イ
ンバータ、 ４１、４２…ＰチャネルＭＯＳトランジスタ、 ４３、４４…ＮチャネルＭＯＳトランジスタ、 ６１…遅延回路、 ６２…ＮＯＲゲート、 ７０…メモリ回路、 ７１…センスアンプ（ＳＡ）、 ７２…出力回路（ＯＢ）、 ７３…クロック制御回路、 ７４…クロック入力端子、 ７５…データ出力端子、 ＦＤ…前進遅延部（Forward Delay ）、 ＢＤ…後進遅延部（Backward Delay）、 ＨＢＤ…後進遅延部（Half Backward Delay ）、 Ｕ（１）〜Ｕ（ｎ＋１）…遅延ユニット、 ｆｄ（ｉ）…パルス遅延回路、 ｓｒ（ｉ）…状態保持回路、 ｂｄ（ｉ）…パルス遅延回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−237091（ＪＰ，Ａ) 特開 平10−285004（ＪＰ，Ａ) 特開 平10−335994（ＪＰ，Ａ) 特開 平10−303713（ＪＰ，Ａ) 特開 平10−145347（ＪＰ，Ａ) 特開 平10−69326（ＪＰ，Ａ) 特開2000−194440（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 G06F 1/10 G11C 11/407 H03K 5/13

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のクロックを第１の時間だけ遅延し
    て第２のクロックを出力する第１の遅延回路と、 上記第２のクロックと、上記第１のクロックに対して一
    定の位相関係を持つ第３のクロックとが供給され、第２
    のクロックが供給された時点から第３のクロックが供給
    されるまでの時点の時間に相当する遅延量を測定し、上
    記第３のクロックが供給された時点からこの第３のクロ
    ックを上記測定された遅延量の半分の遅延量に相当する
    時間だけ遅延して第４のクロックを出力する同期型調整
    遅延回路と、 上記第４のクロックを、上記第１の時間の半分の時間に
    相当する第２の時間だけ遅延して第５のクロックを出力
    する第２の遅延回路とを具備し、 上記同期型調整遅延回路は、 直列接続された複数の第３の遅延回路を有し、初段の第
    ３の遅延回路には上記第２のクロックが入力され、各第
    ３の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する前進遅延部と、 上記複数の第３の遅延回路からの出力を受け、上記第２
    のクロックが供給された時点から上記第３のクロックが
    供給されるまでの時点に上記第２のクロックが伝達され
    た上記前進遅延部内の第３の遅延回路に対応したものの
    それぞれが第１の状態に設定される複数の状態保持回路
    と、 上記複数の状態保持回路の保持状態を受け、上記前進遅
    延部内の複数の第３の遅延回路の数の半数の直列接続さ
    れた複数の第４の遅延回路を有し、上記第４の遅延回路
    は上記第３の遅延回路と同等の遅延量を有し、上記状態
    保持回路から上記第１の状態を受ける第４の遅延回路で
    上記第３のクロックを順次遅延して上記第４のクロック
    を出力する後進遅延部とからなることを特徴とするクロ
    ック制御回路。
  2. 【請求項２】 一定周期を持つ第１のクロックを第１の
    時間Ｄ１だけ遅延して第２のクロックを出力するレシー
    バと、 上記第２のクロックを上記第１の時間Ｄ１と第２の時間
    Ｄ２の和の２倍の時間２（Ｄ１＋Ｄ２）だけ遅延して第
    ３のクロックを出力する第１の遅延回路と、 上記第３のクロックと第２のクロックとが供給され、第
    ３のクロックが供給された時点から第２のクロックが供
    給されるまでの時点の時間に相当する遅延量を測定し、
    上記第２のクロックが供給された時点からこの第２のク
    ロックを上記測定された遅延量に相当する時間だけ遅延
    して第４のクロックを出力すると共に、上記第２のクロ
    ックが供給された時点からこの第２のクロックを上記測
    定された遅延量の半分の遅延量に相当する時間だけ遅延
    して第５のクロックを出力する第１の同期型調整遅延回
    路と、 上記第４のクロックを上記第１の時間Ｄ１と上記第２の
    時間Ｄ２の２倍の時間との和の時間Ｄ１＋２・Ｄ２だけ
    遅延して、上記第１のクロックと同位相の第６のクロッ
    クを出力する第１のドライバーと、 上記第５のクロックを上記第２の時間Ｄ２だけ遅延し
    て、上記第１のクロックに対して位相が１８０度ずれた
    第７のクロックを出力する第２のドライバーと、 上記第７のクロックを上記第２の時間Ｄ２の２倍の時間
    ２・Ｄ２だけ遅延して第８のクロックを出力する第２の
    遅延回路と、 上記第８のクロックと第６のクロックとが供給され、第
    ８のクロックが供給された時点から第６のクロックが供
    給されるまでの時点の時間に相当する遅延量を測定し、
    上記第６のクロックが供給された時点からこの第６のク
    ロックを上記測定された遅延量の半分の遅延量に相当す
    る時間だけ遅延して第９のクロックを出力する第２の同
    期型調整遅延回路と、 上記第９のクロックを上記第１の時間Ｄ１だけ遅延し
    て、上記第６のクロックに対して位相が９０度ずれた第
    １０のクロックを出力する第３のドライバーとを具備
    し、 上記第１の同期型調整遅延回路は、 直列接続された複数の第３の遅延回路を有し、初段の第
    ３の遅延回路には上記第３のクロックが入力され、各第
    ３の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する第１の前進遅延部と、 上記複数の第３の遅延回路からの出力を受け、上記第３
    のクロックが供給された時点から上記第２のクロックが
    供給されるまでの時点に上記第２のクロックが伝達され
    た上記前進遅延部内の第３の遅延回路に対応したものの
    それぞれが第１ の状態に設定される複数の第１の状態保
    持回路と、 上記複数の第１の状態保持回路の保持状態を受け、上記
    第１の前進遅延部内の複数の第３の遅延回路と同数の直
    列接続された複数の第４の遅延回路を有し、上記第４の
    遅延回路は上記第３の遅延回路と同等の遅延量を有し、
    上記第１の状態保持回路から上記第１の状態を受ける第
    ４の遅延回路で上記第２のクロックを順次遅延して上記
    第４のクロックを出力する第１の後進遅延部と、 上記複数の第１の状態保持回路の保持状態を受け、上記
    第１の前進遅延部内の複数の第３の遅延回路の数の半数
    の直列接続された複数の第５の遅延回路を有し、上記第
    ５の遅延回路は上記第３の遅延回路と同等の遅延量を有
    し、上記第１の状態保持回路から上記第１の状態を受け
    る第５の遅延回路で上記第２のクロックを順次遅延して
    上記第５のクロックを出力する第２の後進遅延部とから
    なり、 上記第２の同期型調整遅延回路は、 直列接続された複数の第６の遅延回路を有し、初段の第
    ６の遅延回路には上記第８のクロックが入力され、各第
    ６の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する第２の前進遅延部と、 上記複数の第６の遅延回路からの出力を受け、上記第８
    のクロックが供給された時点から上記第６のクロックが
    供給されるまでの時点に上記第８のクロックが伝達され
    た上記第２の前進遅延部内の第６の遅延回路に対応した
    もののそれぞれが第１の状態に設定される複数の第２の
    状態保持回路と、 上記複数の第２の状態保持回路の保持状態を受け、上記
    第２の前進遅延部内の複数の第６の遅延回路の数の半数
    の直列接続された複数の第７の遅延回路を有し、上記第
    ７の遅延回路は上記第６の遅延回路と同等の遅延量を有
    し、上記第２の状態保持回路から上記第１の状態を受け
    る第７の遅延回路で上記第６のクロックを順次遅延して
    上記第９のクロックを出力する第３の後進遅延部とから
    なること を特徴とするクロック制御回路。
  3. 【請求項３】 一定周期を持つ第１のクロックを第１の
    時間Ｄ１だけ遅延して第２のクロックを出力するレシー
    バと、 上記第２のクロックを上記第１の時間Ｄ１と第２の時間
    Ｄ２の和の２倍の時間２（Ｄ１＋Ｄ２）だけ遅延して第
    ３のクロックを出力する第１の遅延回路と、 上記第３のクロックと第２のクロックとが供給され、第
    ３のクロックが供給された時点から第２のクロックが供
    給されるまでの時点の時間に相当する遅延量を測定し、
    上記第２のクロックが供給された時点からこの第２のク
    ロックを上記測定された遅延量に相当する時間だけ遅延
    して第４のクロックを出力すると共に、上記第２のクロ
    ックが供給された時点からこの第２のクロックを上記測
    定された遅延量の半分の遅延量に相当する時間だけ遅延
    して第５のクロックを出力する第１の同期型調整遅延回
    路と、 上記第４のクロックを上記第１の時間Ｄ１と上記第２の
    時間Ｄ２の２倍の時間との和の時間Ｄ１＋２・Ｄ２だけ
    遅延して、上記第１のクロックと同位相の第６のクロッ
    クを出力する第１のドライバーと、 上記第５のクロックを上記第２の時間Ｄ２だけ遅延し
    て、上記第１のクロックに対して位相が１８０度ずれた
    第７のクロックを出力する第２のドライバーと、 上記第６のクロックを上記第２の時間Ｄ２の２倍の時間
    ２・Ｄ２だけ遅延して、第８のクロックを出力する第２
    の遅延回路と、 上記第８のクロックと第７のクロックとが供給され、第
    ８のクロックが供給された時点から第７のクロックが供
    給されるまでの時点の時間に相当する遅延量を測定し、
    上記第７のクロックが供給された時点からこの第７のク
    ロックを上記測定された遅延量の半分の遅延量に相当す
    る時間だけ遅延して第９のクロックを出力する第２の同
    期型調整遅延回路と、 上記第９のクロックを上記第２の時間Ｄ２だけ遅延し
    て、上記第６のクロックに対して位相が２７０度ずれた
    第１０のクロックを出力する第３のドライバーとを具備
    し、 上記第１の同期型調整遅延回路は、 直列接続された複数の第３の遅延回路を有し、初段の第
    ３の遅延回路には上記第３のクロックが入力され、各第
    ３の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する第１の前進遅延部と、 上記複数の第３の遅延回路からの出力を受け、上記第３
    のクロックが供給された時点から上記第２のクロックが
    供給されるまでの時点に上記第２のクロックが伝達され
    た上記第１の前進遅延部内の第３の遅延回路に対応した
    もののそれぞれ が第１の状態に設定される複数の第１の
    状態保持回路と、 上記複数の第１の状態保持回路の保持状態を受け、上記
    第１の前進遅延部内の複数の第３の遅延回路と同数の直
    列接続された複数の第４の遅延回路を有し、上記第４の
    遅延回路は上記第３の遅延回路と同等の遅延量を有し、
    上記第１の状態保持回路から上記第１の状態を受ける第
    ４の遅延回路で上記第２のクロックを順次遅延して上記
    第４のクロックを出力する第１の後進遅延部と、 上記複数の第１の状態保持回路の保持状態を受け、上記
    第１の前進遅延部内の複数の第３の遅延回路の数の半数
    の直列接続された複数の第５の遅延回路を有し、上記第
    ５の遅延回路は上記第３の遅延回路と同等の遅延量を有
    し、上記第１の状態保持回路から上記第１の状態を受け
    る第５の遅延回路で上記第２のクロックを順次遅延して
    上記第５のクロックを出力する第２の後進遅延部とから
    なり、 上記第２の同期型調整遅延回路は、 直列接続された複数の第６の遅延回路を有し、初段の第
    ６の遅延回路には上記第８のクロックが入力され、各第
    ６の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する第２の前進遅延部と、 上記複数の第６の遅延回路からの出力を受け、上記第８
    のクロックが供給された時点から上記第７のクロックが
    供給されるまでの時点に上記第８のクロックが伝達され
    た上記第２の前進遅延部内の第６の遅延回路に対応した
    もののそれぞれが第１の状態に設定される複数の第２の
    状態保持回路と、 上記複数の第２の状態保持回路の保持状態を受け、上記
    第２の前進遅延部内の複数の第６の遅延回路の数の半数
    の直列接続された複数の第７の遅延回路を有し、上記第
    ７の遅延回路は上記第６の遅延回路と同等の遅延量を有
    し、上記第２の状態保持回路から上記第１の状態を受け
    る第７の遅延回路で上記第７のクロックを順次遅延して
    上記第９のクロックを出力する第３の後進遅延部とから
    なること を特徴とするクロック制御回路。
  4. 【請求項４】 一定周期を持つ第１のクロックを第１の
    時間Ｄ１だけ遅延して第２のクロックを出力するレシー
    バと、 上記第２のクロックを上記第１の時間Ｄ１と第２の時間
    Ｄ２の和の２倍の時間２（Ｄ１＋Ｄ２）だけ遅延して第
    ３のクロックを出力する第１の遅延回路と、 上記第３のクロックと第２のクロックとが供給され、第
    ３のクロックが供給された時点から第２のクロックが供
    給されるまでの時点の時間に相当する遅延量を測定し、
    上記第２のクロックが供給された時点からこの第２のク
    ロックを上記測定された遅延量に相当する時間だけ遅延
    して第４のクロックを出力すると共に、上記第２のクロ
    ックが供給された時点からこの第２のクロックを上記測
    定された遅延量の半分の遅延量に相当する時間だけ遅延
    して第５のクロックを出力する第１の同期型調整遅延回
    路と、 上記第４のクロックを上記第１の時間Ｄ１と上記第２の
    時間Ｄ２の２倍の時間との和の時間Ｄ１＋２・Ｄ２だけ
    遅延して、上記第１のクロックと同位相の第６のクロッ
    クを出力する第１のドライバーと、 上記第５のクロックを上記第２の時間Ｄ２だけ遅延し
    て、上記第１のクロックに対して位相が１８０度ずれた
    第７のクロックを出力する第２のドライバーと、 上記第７のクロックを上記第２の時間Ｄ２の２倍の時間
    ２・Ｄ２だけ遅延して第８のクロックを出力する第２の
    遅延回路と、 上記第８のクロックと第６のクロックとが供給され、第
    ８のクロックが供給された時点から第６のクロックが供
    給されるまでの時点の時間に相当する遅延量を測定し、
    上記第６のクロックが供給された時点からこの第６のク
    ロックを上記測定された遅延量の半分の遅延量に相当す
    る時間だけ遅延して第９のクロックを出力する第２の同
    期型調整遅延回路と、 上記第９のクロックを上記第１の時間Ｄ１だけ遅延し
    て、上記第６のクロックに対して位相が９０度ずれた第
    １０のクロックを出力する第３のドライバーと、 上記第６のクロックを上記第２の時間Ｄ２の２倍の時間
    ２・Ｄ２だけ遅延して第１１のクロックを出力する第３
    の遅延回路と、 上記第１１のクロックと第７のクロックとが供給され、
    第１１のクロックが供給された時点から第７のクロック
    が供給されるまでの時点の時間に相当する遅延量を測定
    し、上記第７のクロックが供給された時点からこの第７
    のクロックを上記測定された遅延量の半分の遅延量に相
    当する時間だけ遅延して第１２のクロックを出力する第
    ３の同期型調整遅延回路と、 上記第１２のクロックを上記第２の時間Ｄ２だけ遅延し
    て、上記第６のクロッ クに対して位相が２７０度ずれた
    第１３のクロックを出力する第４のドライバーとを具備
    し、 上記第１の同期型調整遅延回路は、 直列接続された複数の第４の遅延回路を有し、初段の第
    ４の遅延回路には上記第３のクロックが入力され、各第
    ４の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する第１の前進遅延部と、 上記複数の第４の遅延回路からの出力を受け、上記第３
    のクロックが供給された時点から上記第２のクロックが
    供給されるまでの時点に上記第２のクロックが伝達され
    た上記第１の前進遅延部内の第４の遅延回路に対応した
    もののそれぞれが第１の状態に設定される複数の第１の
    状態保持回路と、 上記複数の第１の状態保持回路の保持状態を受け、上記
    第１の前進遅延部内の複数の第４の遅延回路と同数の直
    列接続された複数の第５の遅延回路を有し、上記第５の
    遅延回路は上記第４の遅延回路と同等の遅延量を有し、
    上記第１の状態保持回路から上記第１の状態を受ける第
    ５の遅延回路で上記第２のクロックを順次遅延して上記
    第４のクロックを出力する第１の後進遅延部と、 上記複数の第１の状態保持回路の保持状態を受け、上記
    第１の前進遅延部内の複数の第４の遅延回路の数の半数
    の直列接続された複数の第６の遅延回路を有し、上記第
    ６の遅延回路は上記第４の遅延回路と同等の遅延量を有
    し、上記第１の状態保持回路から上記第１の状態を受け
    る第６の遅延回路で上記第２のクロックを順次遅延して
    上記第５のクロックを出力する第２の後進遅延部とから
    なり、 上記第２の同期型調整遅延回路は、 直列接続された複数の第７の遅延回路を有し、初段の第
    ７の遅延回路には上記第８のクロックが入力され、各第
    ７の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する第２の前進遅延部と、 上記複数の第７の遅延回路からの出力を受け、上記第８
    のクロックが供給された時点から上記第６のクロックが
    供給されるまでの時点に上記第８のクロックが伝達され
    た上記第２の前進遅延部内の第７の遅延回路に対応した
    もののそれぞれが第１の状態に設定される複数の第２の
    状態保持回路と、 上記複数の第２の状態保持回路の保持状態を受け、上記
    第２の前進遅延部内の 複数の第７の遅延回路の数の半数
    の直列接続された複数の第８の遅延回路を有し、上記第
    ８の遅延回路は上記第７の遅延回路と同等の遅延量を有
    し、上記第２の状態保持回路から上記第１の状態を受け
    る第８の遅延回路で上記第６のクロックを順次遅延して
    上記第９のクロックを出力する第３の後進遅延部とから
    なり、 上記第３の同期型調整遅延回路は、 直列接続された複数の第９の遅延回路を有し、初段の第
    ９の遅延回路には上記第１１のクロックが入力され、各
    第９の遅延回路は前段からの出力を一定の時間だけ遅延
    して後段に伝達する第３の前進遅延部と、 上記複数の第９の遅延回路からの出力を受け、上記第１
    １のクロックが供給された時点から上記第７のクロック
    が供給されるまでの時点に上記第１１のクロックが伝達
    された上記第３の前進遅延部内の第９の遅延回路に対応
    したもののそれぞれが第１の状態に設定される複数の第
    ３の状態保持回路と、 上記複数の第３の状態保持回路の保持状態を受け、上記
    第３の前進遅延部内の複数の第９の遅延回路の数の半数
    の直列接続された複数の第１０の遅延回路を有し、上記
    第１０の遅延回路は上記第９の遅延回路と同等の遅延量
    を有し、上記第３の状態保持回路から上記第１の状態を
    受ける第１０の遅延回路で上記第７のクロックを順次遅
    延して上記第１２のクロックを出力する第４の後進遅延
    部とからなること を特徴とするクロック制御回路。
  5. 【請求項５】 一定周期の第１のクロックに対して３６
    ０度×［ｉ］／２（ｎ−１）（［ｉ］＝ｉ（ｍｏｄ２
    （ｎ−１））であり、ｎは正の整数）だけ位相がずれた
    第２のクロックと、第１のクロックに対して３６０度×
    ［ｉ＋１］／２（ｎ−１）だけ位相がずれた第３のクロ
    ックとが供給され、上記第２、第３のクロックに基づい
    て上記第１のクロックに対して３６０度×ｍ／２ ｎ （ｍ
    ＝２［ｉ＋１］＋１）だけ位相がずれた第４のクロック
    を発生するクロック制御回路であって、 直列接続された複数の第１の遅延回路を有し、初段の第
    １の遅延回路には上記第２のクロックが入力され、各第
    １の遅延回路は前段からの出力を一定の時間だけ遅延し
    て後段に伝達する前進遅延部と、 上記複数の第１の遅延回路からの出力を受け、上記第２
    のクロックが供給され た時点から上記第３のクロックが
    供給されるまでの時点に上記第２のクロックが伝達され
    た上記前進遅延部内の第１の遅延回路に対応したものの
    それぞれが第１の状態に設定される複数の状態保持回路
    と、 上記複数の状態保持回路の保持状態を受け、上記前進遅
    延部内の複数の第１の遅延回路の数の半数の直列接続さ
    れた複数の第２の遅延回路を有し、上記第２の遅延回路
    は上記第１の遅延回路と同等の遅延量を有し、上記状態
    保持回路から上記第１の状態を受ける第２の遅延回路で
    上記第３のクロックを順次遅延して上記第４のクロック
    を出力する後進遅延部 とを具備したこと を特徴とするク
    ロック制御回路。
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