JP2012253762A - 誤ロック防止回路、防止方法及びそれを利用した遅延ロックループ - Google Patents
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Abstract
【解決手段】誤ロック防止回路はハーモニックロックを検出する検出器とスタックロックを検出する検出器とで構成される。ハーモニックロック検出器は前記遅延クロックを本発明の特徴的な方法でサンプリングする複数個のフリップフロップ及び論理部で構成される。ハーモニックロック検出器では基準クロックと基準クロックから遅延された複数個の遅延クロックの立ち上がりエッジを比較してこれらの立ち上がりエッジが基準クロックの1周期から離れた場合を検出する。スタックロック検出器は位相検出器の出力信号と前記遅延クロックのうち1つを利用した論理回路であり、論理演算の結果で位相検出器をリセットさせる。
【選択図】図8
Description
110:ハーモニックロック検出器
111:2分周器
112A:第1サンプラ
112B:第2サンプラ
113:ANDゲート
120:スタックロック検出器
200:位相検出器
300:チャージポンプ
400:低域フィルタ
500:電圧制御遅延ライン
600:遅延ロックループ
Claims (23)
- 基準クロック信号;
前記基準クロック信号から遅延された複数個の遅延クロック信号;及び
前記複数個の遅延クロック信号のうち少なくとも一部が前記基準クロック信号の1周期内から離れたことを検出する検出器;を備え、
前記検出器は前記基準クロック信号の1周期以内に前記複数個の遅延クロック信号の遷移エッジ(transition edge)のうち1つ以上が存在しない時、誤ロックが生じたことを知らせることを特徴とする誤ロック防止回路。 - 前記検出器は、
前記基準クロック信号を分周する分周器;
前記複数個の遅延クロック信号のうち一部又は全部を用いて前記分周器の出力信号をサンプリングする第1サンプラ;
前記第1サンプラの出力信号を再度サンプリングする第2サンプラ;
前記第2サンプラの出力を論理演算する論理部;
を含むことを特徴とする請求項1に記載の誤ロック防止回路。 - 前記第1サンプラ及び前記第2サンプラは、
それぞれ複数個のフリップフロップを含むことを特徴とする請求項2に記載の誤ロック防止回路。 - 基準クロックと前記基準クロックから所定時間遅延されたフィードバッククロックとを同期させる遅延ロックループにおいて、
前記基準クロックを分周した後、複数個の遅延クロックを用いて前記分周されたクロックを複数回サンプリングし、前記サンプリング結果を論理演算してハーモニックロック信号を生成するハーモニックロック検出器を含む誤ロック防止回路;
前記ハーモニックロック信号が活性化された状態で入力される時に前記基準クロックとフィードバッククロックの位相差が減るようにアップ信号とダウン信号を生成し、スタックロック信号が活性化された状態で入力される時にリセットされて前記基準クロックと前記フィードバッククロックの位相差を検出する位相検出器;
前記アップ信号又はダウン信号に応じて電流をソース(source)するか電流をシンク(sink)するチャージポンプ(charge pump);
前記電流に応じた制御電圧を発生させる低域通過フィルタ;及び
前記制御電圧の変化に沿って各遅延時間間隔が増えるか減る複数個の遅延クロックを発生する電圧制御遅延ライン;を備えることを特徴とする誤ロック防止回路を利用した遅延ロックループ。 - 前記位相検出器は前記基準クロックが前記フィードバッククロックより1周期以上位相が先行していると前記遅延時間間隔を減少させる信号を発生し、1周期以下位相が遅れていると前記遅延時間間隔を増加させる信号を発生することを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。
- 誤ロック防止回路は前記複数個の遅延クロックのうち1つを遅延及び論理演算して立ち上がりエッジ検出信号を生成し前記立ち上がりエッジ検出信号をアップ信号又はダウン信号と論理演算してスタックロック信号を生成するスタックロック検出器をさらに含むことを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延固定ループ。
- 前記誤ロック防止回路は、
前記複数個の遅延クロックを用いて前記基準クロックに基づいた分周クロックをサンプリングし論理演算を行う第1誤ロック検出器;及び
前記検出された位相差信号及び前記複数個の遅延クロックのうち一部を用いて他の論理演算を行う第2誤ロック検出器;
を含むことを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。 - 前記誤ロック防止回路は前記フィードバッククロックの前記遅延時間が前記基準クロックの1周期を超えたことを検出することを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。
- 前記誤ロック防止回路は、
前記基準クロック信号を分周する分周器;
前記複数個の遅延クロック信号のうち一部又は全部を用いて前記分周器の出力信号をサンプリングする第1サンプラ;
前記第1サンプラの出力信号を再度サンプリングする第2サンプラ;及び
前記第2サンプラの出力を論理演算する論理部;
を含むことを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。 - 前記位相検出器は前記ハーモニックロックが検出されるとそこから抜け出すまで前記フィードバッククロックの遅延を持続的に減少させることを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。
- 前記位相検出器は、
前記基準クロックを入力とする第1フリップフロップ;
前記フィードバッククロックを入力とする第2フリップフロップ;
アップ信号を出力するアップ信号出力部;
ダウン信号を出力するダウン信号出力部;
前記第1フリップフロップ及び前記第2フリップフロップのリセット端子に連結されたリセット制御部;
を含むことを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。 - 前記アップ信号出力部は固定電圧に連結された第1経路及び前記第1フリップフロップの出力に連結された第2経路のうち1つの経路を選択し、
前記ダウン信号出力部は他の固定電圧に連結された第3経路及び前記第2フリップフロップの出力に連結された第4経路のうち1つの経路を選択することを特徴とする請求項11に記載の誤ロック防止回路を利用した遅延ロックループ。 - 前記アップ信号出力部は前記ハーモニックロック状態の時は前記第1経路を選択し、前記ハーモニックロック状態ではない時には前記第2経路を選択することを特徴とする請求項12に記載の誤ロック防止回路を利用した遅延ロックループ。
- 前記ダウン信号出力部は前記ハーモニックロック状態の時は前記第3経路を選択し、前記ハーモニックロック状態ではない時には前記第4経路を選択することを特徴とする請求項12に記載の誤ロック防止回路を利用した遅延ロックループ。
- 前記誤ロック防止回路は、
前記検出された位相差信号及び前記複数個の遅延クロックのうち少なくとも1つを選択しその選択されたクロックを用いて論理演算を行い、その結果としてハーモニックロックが生じたことを知らせる特定信号を生成する誤ロック検出器を含むことを特徴とする請求項4に記載の誤ロック防止回路を利用した遅延ロックループ。 - 前記誤ロック検出器は前記特定信号によって前記位相検出器をリセットすることを特徴とする請求項15に記載の誤ロック防止回路を利用した遅延ロックループ。
- 前記特定信号は、
前記選択されたクロックと前記選択されたクロックから所定時間遅延されたクロックを用いて生成されたパルス信号に基づいた信号であることを特徴とする請求項15に記載の誤ロック防止回路を利用した遅延ロックループ。 - 前記パルス信号は、
前記選択されたクロック、前記遅延されたクロック、前記遅延されたクロックのうち選択されたクロックのうち1つ以上の変化エッジ(transition edge)を検出することによって生成されたことを特徴とする請求項17に記載の誤ロック防止回路を利用した遅延ロックループ。 - 誤ロック防止方法において、
(a)基準クロック信号から遅延された複数の遅延クロック信号を発生するステップ;
(b)前記基準クロック信号から分周されたクロック信号を発生するステップ;
(c)前記遅延クロック信号の少なくとも一部を用いて前記分周されたクロック信号をサンプリングして論理演算するステップ;
(d)前記複数の遅延クロック信号の前記遅延のうち少なくとも一部が前記基準クロック信号から予め決められた時間遅延以上である時にのみ前記論理演算の結果によって前記複数の遅延クロック信号の前記遅延を減らすようにするステップ;を備えることを特徴とする誤ロック防止方法。 - 前記予め決められた時間遅延は、前記基準クロック信号の1周期に該当する時間であるか、前記基準クロック信号の1周期より2以上の整数倍の時間であることを特徴とする請求項19に記載の誤ロック防止方法。
- 誤ロック防止方法において、
(a)基準クロック信号から遅延された複数の遅延クロック信号を発生するステップ;
(b)前記複数の遅延クロック信号のうち1つを選択し、それと前記基準クロック信号の位相差を比較するステップ;
(c)前記複数の遅延クロック信号のうち他の1つを選択して遷移エッジ(transition edge)を検出するステップ;
(d)前記検出結果と前記位相差比較結果を論理演算するステップ;
(e)前記論理演算の結果によって前記位相差比較をリセット(reret)するステップ;を備えることを特徴とする誤ロック防止方法。 - 前記遷移エッジの検出結果は前記基準クロック信号の周期より短いパルス信号であることを特徴とする請求項21に記載の誤ロック防止方法。
- 前記短いパルス信号は前記(c)ステップで選択されたクロック信号及び前記(c)ステップで選択されたクロック信号から遅延された信号を互いに論理演算して発生した信号であることを特徴とする請求項22に記載の誤ロック防止方法。
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TW201445887A (zh) * | 2013-05-23 | 2014-12-01 | Raydium Semiconductor Corp | 時脈嵌入式序列資料傳輸系統及時脈還原方法 |
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US9118308B1 (en) * | 2014-02-07 | 2015-08-25 | Via Technologies, Inc. | Duty cycle corrector |
TWI533608B (zh) | 2014-06-30 | 2016-05-11 | 友達光電股份有限公司 | 資料接收器及資料接收方法 |
US9473138B2 (en) * | 2014-12-23 | 2016-10-18 | Intel Corporation | Crosstalk compensation circuit |
US9419629B1 (en) * | 2016-03-01 | 2016-08-16 | Freescale Semiconductor, Inc. | Delay-locked loop circuit with fractional phase frequency detector |
US10783281B2 (en) * | 2018-03-20 | 2020-09-22 | Intel Corporation | Systems, methods, and apparatus for combatting direct memory access attacks |
CN108712168B (zh) * | 2018-07-26 | 2023-09-26 | 四川知微传感技术有限公司 | 一种适用于模拟锁相环的锁定检测电路 |
CN109302179B (zh) * | 2018-09-03 | 2022-04-19 | 重庆西南集成电路设计有限责任公司 | 双模式电荷泵电路和模式选择电路及采样逻辑容差电路 |
EP3748512B1 (en) * | 2019-06-06 | 2023-08-02 | Infineon Technologies AG | Method for a slave device for calibrating its output timing, method for a master device for enabling a slave device to calibrate its output timing, master device and slave device |
KR102662555B1 (ko) * | 2019-07-05 | 2024-05-03 | 삼성전자주식회사 | 지연 동기 루프 회로 및 이를 구비하는 반도체 메모리 장치 |
CN110784214B (zh) * | 2019-10-30 | 2021-11-30 | 中国电子科技集团公司第五十八研究所 | 一种dll锁定指示电路及方法 |
DE102021204500A1 (de) * | 2021-05-05 | 2022-11-10 | Robert Bosch Gesellschaft mit beschränkter Haftung | Vorrichtung und Verfahren zur Detektion eines harmonischen Zustandes |
US12055571B2 (en) * | 2022-08-01 | 2024-08-06 | Winbond Electronics Corp. | Frequency detection device for clock signal and detection method thereof |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000022524A (ja) * | 1998-06-30 | 2000-01-21 | Toshiba Corp | 遅延型位相同期回路 |
JP2000224029A (ja) * | 1999-01-26 | 2000-08-11 | Samsung Electronics Co Ltd | 遅延同期ル―プ及びこれに対する制御方法 |
JP2001168711A (ja) * | 1999-10-18 | 2001-06-22 | St Microelectron Srl | 改良された遅延ロックループ回路 |
JP2004350116A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | 半導体集積回路装置 |
JP2005136964A (ja) * | 2003-10-31 | 2005-05-26 | Samsung Electronics Co Ltd | 遅延同期ループ回路 |
JP2006129422A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子における遅延同期ループ及びその同期方法 |
JP2009147829A (ja) * | 2007-12-17 | 2009-07-02 | Panasonic Corp | Dll回路,撮像装置,メモリ装置 |
JP2011055482A (ja) * | 2009-08-04 | 2011-03-17 | Canon Inc | 遅延同期ループ回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100527626C (zh) * | 2004-03-30 | 2009-08-12 | 联发科技股份有限公司 | 可防止假锁定发生的延迟锁定回路及相关方法 |
US7233182B1 (en) * | 2004-12-10 | 2007-06-19 | Marvell International Ltd. | Circuitry for eliminating false lock in delay-locked loops |
KR101035581B1 (ko) * | 2004-12-30 | 2011-05-19 | 매그나칩 반도체 유한회사 | 다중 위상 클럭 출력용 지연동기루프 |
US7271634B1 (en) * | 2005-09-16 | 2007-09-18 | Advanced Micro Devices, Inc. | Delay-locked loop having a plurality of lock modes |
US7336112B1 (en) * | 2006-08-21 | 2008-02-26 | Huaya Microelectronics, Ltd. | False lock protection in a delay-locked loop (DLL) |
JP2010124166A (ja) * | 2008-11-19 | 2010-06-03 | Renesas Technology Corp | 半導体集積回路装置 |
US8368445B2 (en) * | 2011-07-01 | 2013-02-05 | Faraday Technology Corp. | Delay-locked loop |
-
2011
- 2011-05-31 KR KR1020110052148A patent/KR101197462B1/ko active IP Right Grant
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2012
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000022524A (ja) * | 1998-06-30 | 2000-01-21 | Toshiba Corp | 遅延型位相同期回路 |
JP2000224029A (ja) * | 1999-01-26 | 2000-08-11 | Samsung Electronics Co Ltd | 遅延同期ル―プ及びこれに対する制御方法 |
JP2001168711A (ja) * | 1999-10-18 | 2001-06-22 | St Microelectron Srl | 改良された遅延ロックループ回路 |
JP2004350116A (ja) * | 2003-05-23 | 2004-12-09 | Renesas Technology Corp | 半導体集積回路装置 |
JP2005136964A (ja) * | 2003-10-31 | 2005-05-26 | Samsung Electronics Co Ltd | 遅延同期ループ回路 |
JP2006129422A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子における遅延同期ループ及びその同期方法 |
JP2009147829A (ja) * | 2007-12-17 | 2009-07-02 | Panasonic Corp | Dll回路,撮像装置,メモリ装置 |
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