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Die vorliegende Erfindung betrifft eine Detektorvorrichtung sowie ein Verfahren zur Detektion eines harmonischen Zustandes in einer Delay-Locked Loop (DLL). Die vorliegende Erfindung betrifft ferner eine Steuervorrichtung für eine DLL sowie eine DLL mit einer solchen Detektorvorrichtung.
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Stand der Technik
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Für die Verarbeitung elektronischer Signale ist sehr häufig eine präzise zeitliche Synchronisation der Abläufe erforderlich. Hierfür müssen geeignete Zeitsignale bereitgestellt werden. Diese Zeitsignale können beispielsweise von einem Taktsignal abgeleitet werden, welches als Referenzsignal dient. Reicht die Zeitauflösung, d.h. die Zeitdauer zwischen zwei aufeinanderfolgenden steigenden Flanken des Referenzsignals, nicht aus, so müssen aus dem Referenzsignal Signale mit einer höheren Zeitauflösung, d.h. kleinere Zeitabständen zwischen zwei steigenden Flanken, abgeleitet werden. Eine solche Möglichkeit, aus einem Referenzsignal Zeitsignale mit höherer Zeitauflösung zu generieren besteht darin, aus dem Referenzsignal mittels einer Verzögerungs-Regelschleife (englisch Delay-Locked Loop, DLL) ein mehrphasiges Taktsignal zu erzeugen, bei dem sich die einzelnen Taktphasen in äquidistanten Zeitabständen über eine Periode verteilen.
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Die Druckschrift
US 8 766 688 B2 beschreibt eine DLL mit einer variablen Verzögerungseinheit. Die variable Verzögerungseinheit verzögert ein Eingangssignal um eine variable Verzögerungszeit gemäß einem entsprechenden Steuersignal. Die variable Verzögerungszeit kann auf Grundlage eines Phasenunterschiedes zwischen dem Eingangssignal und einem Feedbacktaktsignal angepasst werden.
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Offenbarung der Erfindung
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Die vorliegende Erfindung schafft eine Detektorvorrichtung sowie ein Verfahren zur Detektion eines harmonischen Zustandes in einer DLL, eine Steuervorrichtung für eine DLL sowie eine DLL mit den Merkmalen der unabhängigen Patentansprüche. Weitere vorteilhafte Ausführungsformen sind Gegenstand der abhängigen Patentansprüche.
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Demgemäß ist vorgesehen:
- Eine Detektorvorrichtung zur Detektion eines harmonischen Zustandes in einer DLL. Die DLL umfasst hierbei eine rückgekoppelte Serienschaltung mehrerer Verzögerungselemente. Die Detektorvorrichtung ist dazu ausgelegt, einen harmonischen Zustand der DLL unter Verwendung von verzögerten Taktsignalen von mindestens zwei Verzögerungselementen der DLL zu detektieren.
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Weiterhin ist vorgesehen:
- Eine Steuervorrichtung für eine DLL mit einer erfindungsgemäßen Detektorvorrichtung und einer Regeleinrichtung. Die Regeleinrichtung ist dazu ausgelegt, eine Verzögerung der mehreren Verzögerungselemente der DLL anzupassen. Die Regeleinrichtung ist dazu ausgelegt, die Verzögerung der Verzögerungselemente der DLL anzupassen, falls die Detektoreinrichtung einen harmonischen Zustand der DLL detektiert hat.
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Ferner ist vorgesehen:
- Eine DLL mit einem Eingangsanschluss, mehreren Verzögerungselementen, einer Regeleinrichtung und einer erfindungsgemäßen Detektorvorrichtung.
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Der Eingangsanschluss ist dazu ausgelegt, ein Referenz-Taktsignal zu empfangen. Die mehreren Verzögerungselemente sind als rückgekoppelte Serienschaltung angeordnet. Hierbei sind die Verzögerungselemente jeweils dazu ausgelegt, ein an einem Eingang des jeweiligen Verzögerungselements bereitgestelltes Taktsignal um eine vorbestimmte Verzögerungszeit zu verzögern und am Ausgang des jeweiligen Verzögerungselements das verzögerte Taktsignal bereitzustellen. Die Regelvorrichtung ist dazu ausgelegt, die vorbestimmte Verzögerungszeit der Verzögerungselemente anzupassen. Insbesondere ist die Regeleinrichtung dazu ausgelegt, die vorbestimmte Verzögerungszeit unter Verwendung eines Eingangstaktsignals und eines Ausgangstaktsignals der Serienschaltung aus den mehreren Verzögerungselementen anzupassen. Ferner ist die Regeleinrichtung dazu ausgelegt, eine Verzögerung der mehreren Verzögerungselemente der DLL anzupassen, falls die Detektoreinrichtung einen harmonischen Zustand der DLL detektiert hat.
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Schließlich ist vorgesehen:
- Ein Verfahren zu Detektion eines harmonischen Zustandes in einer DLL. Die DLL umfasst dabei eine rückgekoppelte Serienschaltung mehrerer Verzögerungselemente. Das Verfahren vergleicht verzögerte Taktsignale von mindestens zwei Verzögerungselementen der DLL miteinander. Ferner detektiert das Verfahren unter Verwendung des Vergleichs der verzögerten Taktsignale einen harmonischen Zustand der DLL.
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Vorteile der Erfindung
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In einer Verzögerungsregelschleife oder Delay-Locked Loop (DLL) können unter Verwendung eines Referenzsignals mehrere Taktsignale erzeugt werden, wobei sich die steigenden Flanken der einzelnen erzeugten Taktsignale in äquidistanten Zeitabständen über eine Periode verteilen. Die Verzögerungszeiten der einzelnen Verzögerungselemente in der DLL können durch einen Phasenvergleich des Eingangs-Referenzsignals mit dem Ausgangssignal am Ende der Verzögerungselemente eingestellt werden. Neben einem Grundzustand, in welchem die Summe der Verzögerungen der einzelnen Verzögerungselemente in der DLL einer Periodendauer des Eingangs-Referenzsignals entspricht, kann sich in der DLL auch ein sogenannter harmonischer Zustand einstellen. In einem solchen harmonischen Zustand entspricht die Summe der Verzögerungen der einzelnen Verzögerungsglieder einem Vielfachen der Periodendauer des Eingangs-Referenzsignals.
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Um dem Auftreten derartiger harmonischer Zustände entgegenzuwirken, können einerseits konstruktive Maßnahmen getroffen werden, die das Auftreten harmonischer Zustände von vornherein verhindern. Dies wirkt sich jedoch in der Regel stark einschränkend auf mögliche Parameter einer solchen DLL aus. Alternativ können harmonische Zustände in einer DLL detektiert werden, und nach einer Detektion eines harmonischen Zustandes in der DLL können geeignete Maßnahmen eingeleitet werden, um die DLL in den Grundzustand zu überführen.
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Es ist daher eine Idee der vorliegenden Erfindung, eine zuverlässige und einfach zu realisierende Detektion von harmonischen Zuständen in einer DLL zu ermöglichen. Wird ein harmonischer Zustand der DLL detektiert, so können, wie oben bereits angeführt, geeignete Maßnahmen eingeleitet werden, um die DLL in den Grundzustand zu überführen. Für eine Detektion eines harmonischen Zustandes in der DLL ist es hierbei vorgesehen, mehrere verzögerte Taktsignale von den Ausgängen mindestens zweiter Verzögerungselemente der DLL miteinander zu vergleichen. Insbesondere kann durch die Auswertung der Zeitpunkte, zu welchen die Flanken der verzögerten Taktsignale ansteigen, festgestellt werden, ob sich die DLL im Grundzustand oder in einem harmonischen Zustand befindet. Die erforderliche Anzahl von verzögerten Taktsignalen und die Auswahl, welche verzögerten Taktsignale für die Detektion des harmonischen Zustandes miteinander verglichen werden, hängt unter anderem auch von der Vorgabe ab, bis zu welchen Grenzen harmonische Zustände detektiert werden sollen.
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Gemäß einer Ausführungsform wird mindestens eines der mindestens zwei verzögerten Taktsignale von einem Verzögerungselement der ersten Hälfte der Serienschaltung aus mehreren Verzögerungselementen bereitgestellt. Ferner wird mindestens eines der mindestens zwei verzögerten Taktsignale von einem Verzögerungselement der zweiten Hälfte der Serienschaltung aus mehreren Verzögerungselementen bereitgestellt. Entsprechend liegen dem Vergleich der verzögerten Taktsignale und der daraus resultierenden Bestimmung, ob ein harmonischer Zustand der DLL vorliegt, jeweils mindestens ein Taktsignal aus der ersten Hälfte der Verzögerungselemente und ein Taktsignal aus der zweiten Hälfte der Verzögerungselemente zugrunde. Darüber hinaus können bei Bedarf noch weitere Taktsignale mit für die Detektion des harmonischen Zustandes einbezogen werden. Insbesondere können durch die Verwendung weiterer Taktsignale auch höhergradige harmonische Zustände zuverlässig detektiert werden.
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Gemäß einer Ausführungsform ist die Detektorvorrichtung dazu ausgelegt, den harmonischen Zustand der DLL unter Verwendung von Zeitpunkten von ansteigenden Flanken der verzögerten Taktsignale von den mindestens zwei Verzögerungselementen zu detektieren. Insbesondere ist es für die Detektion von harmonischen Zuständen ausreichend, lediglich die Zeitpunkte der ansteigenden Flanken der in Betracht gezogenen verzögerten Taktsignale auszuwerten, um hieraus auf das Vorliegen eines harmonischen Zustandes in der DLL zu schließen.
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Gemäß einer Ausführungsform umfasst die Detektorvorrichtung mindestens eine Detektorstufe. Die Detektorstufe ist dazu ausgelegt, verzögerte Taktsignale von zwei Verzögerungselementen zu empfangen. Ferner ist die Detektorstufe dazu ausgelegt, ein Ausgangssignal bereitzustellen. Insbesondere ist die Detektorstufe dazu ausgelegt, das Ausgangssignal in Abhängigkeit der Flanken der empfangenen Taktsignale einzustellen. Das Ausgangssignal der Detektorstufe kann in Abhängigkeit der Reihenfolge der ansteigenden Flanken der empfangenen verzögerten Taktsignale eingestellt werden.
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Gemäß einer Ausführungsform umfasst die mindesten eine Detektorstufe jeweils zwei D-Flipflops. Hierbei wird jeweils an einem Takteingang des D-Flipflops ein verzögertes Ausgangssignal von einem Verzögerungselement bereitgestellt. Ein D-Flipflop wird auch als Data- oder Delay-Flipflop bezeichnet und gehört zu den taktgesteuerten Flipflops. Insbesondere kann es sich bei den D-Flipflops der Detektorstufe um taktflankengesteuerte D-Flipflops handeln.
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Gemäß einer Ausführungsform sind zwischen einem Eingang der DLL und einem ersten Eingang der Detektorstufe, an dem ein erstes verzögertes Taktsignal bereitgestellt wird, doppelt so viele Verzögerungselemente vorgesehen, wie zwischen dem Eingang der DLL und einem zweiten Eingang der Detektorstufe, an dem ein zweites verzögertes Taktsignal bereitgestellt wird. Mit anderen Worten, ein zweites verzögertes Taktsignal, das an eine Detektorstufe bereitgestellt wird, wird doppelt so lange verzögert, wie das erste verzögerte Taktsignal, das an der jeweiligen Detektorstufe bereitgestellt wird.
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Gemäß einer Ausführungsform umfasst die Detektorvorrichtung mindestens zwei Detektorstufen. In diesem Fall können die Ausgänge der mindestens zwei Detektorstufen mit einer logischen ODER-Verknüpfung miteinander verknüpft werden. Durch die Verwendung mehrerer Detektorstufen und eine logische Verknüpfung der Ausgänge der Detektorstufen ist es auf einfache Weise möglich, auch höhere harmonische Zustände der DLL zuverlässig zu detektieren.
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Die obigen Ausgestaltungen und Weiterbildungen lassen sich, soweit sinnvoll, beliebig miteinander kombinieren. Weitere Ausgestaltungen, Weiterbildungen und Implementierungen der Erfindung umfassen auch nicht explizit genannte Kombinationen von zuvor oder im Folgenden bezüglich den Ausführungsbeispielen beschriebenen Merkmalen der Erfindung. Insbesondere wird der Fachmann auch Einzelaspekte als Verbesserungen oder Ergänzungen zu den jeweiligen Grundformen der Erfindung hinzufügen.
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Figurenliste
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Weitere Merkmale und Vorteile der Erfindung werden nachfolgend anhand der Figuren erläutert. Dabei zeigen:
- 1: eine schematische Darstellung eines Blockschaltbilds einer DLL mit einer Detektorvorrichtung gemäß einer Ausführungsform;
- 2: eine schematische Darstellung eines zeitlichen Ablaufs von Taktsignalen in einer DLL in einem Grundzustand;
- 3: eine schematische Darstellung eines zeitlichen Ablaufs von Taktsignalen einer DLL in einem harmonischen Zustand;
- 4: eine schematische Darstellung eines Blockschaltbilds einer Detektorstufe für eine Detektorvorrichtung gemäß einer Ausführungsform;
- 5: eine schematische Darstellung einer Detektorstufe gemäß einer alternativen Ausführungsform;
- 6: eine schematische Darstellung einer Zusammenschaltung mehrerer Detektorstufen für eine Detektorvorrichtung gemäß einer Ausführungsform;
- 7: eine schematische Darstellung einer Zusammenschaltung mehrerer Detektorstufen für eine Detektorvorrichtung gemäß einer weiteren Ausführungsform;
- 8: eine schematische Darstellung einer Zusammenschaltung mehrerer Detektorstufen für eine Detektorvorrichtung gemäß noch einer weiteren Ausführungsform; und
- 9: eine schematische Darstellung eines Ablaufdiagramms, wie es einem Verfahren zur Detektion eines harmonischen Zustandes gemäß einer Ausführungsform zugrunde liegt.
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Beschreibung der Ausführungsformen
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1 zeigt eine schematische Darstellung eines Blockschaltbilds einer Verzögerungs-Regelschleife oder Delay-Locked Loop (DLL) 1 gemäß einer Ausführungsform. Die DLL 1 dieser Ausführungsform liegt eine konventionelle DLL zugrunde, welche um eine Detektorvorrichtung 10 zur Detektion eines harmonischen Zustandes in der DLL 1 erweitert wurde. Entsprechend ist auch die Regeleinrichtung 30 der DLL 1 um eine zusätzliche Steuereinrichtung 31 erweitert, welche bei einer Detektion eines harmonischen Zustandes in der DLL 1 in die Regelschleife der DLL 1 eingreift, um die DLL von dem harmonischen Zustand in den Grundzustand zu überführen.
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An der DLL 1 wird an einem Eingangsanschluss ein Referenz-Taktsignal CLK_ref bereitgestellt. Dieses Referenz-Taktsignal CLK_ref wird einem Verzögerungsblock 20 zugeführt. Der Verzögerungsblock 20 umfasst eine Serienschaltung aus mehreren Verzögerungselementen 2-1 bis 2-n. Am Eingang des ersten Verzögerungselementes 2-1 wird somit das Referenz-Taktsignal CLK_ref bereitgestellt. Am Eingang jedes weiteren Verzögerungselements 2-2 bis 2-n wird jeweils das Ausgangssignal des vorausgegangenen Verzögerungselements 2-1 bis 2-(n-1) bereitgestellt. Die Ausgänge der einzelnen Verzögerungselemente 2-1 bis 2-n werden über entsprechende Taktleitungen CLK <n>_delay als Ausgangssignale bereitgestellt. Darüber hinaus werden mindestens zwei der verzögerten Taktsignale an der Detektorvorrichtung 10 für eine Detektion eines harmonischen Zustandes bereitgestellt. Die Funktion dieser Detektorvorrichtung 10 wird im Nachfolgenden noch näher erläutert. Ferner wird das verzögerte Taktsignal des letzten Verzögerungselements 2-n an der Regeleinrichtung 30 bereitgestellt. Die Regeleinrichtung 30 vergleicht das am Eingang der DLL 1 bereitgestellte Referenz-Taktsignal CLK_ref mit dem verzögerten Taktsignal des letzten Verzögerungselements 2-n. Auf Grundlage dieses Vergleichs, insbesondere einer Auswertung eines Phasenunterschieds zwischen den beiden empfangenen Signalen, generiert die Regeleinrichtung 30 ein Steuersignal. Dieses Steuersignal wird an den Verzögerungselementen 2-1 bis 2-n des Verzögerungsblocks 20 bereitgestellt. Auf Grundlage dieses Steuersignals von der Regeleinrichtung 30 kann die Verzögerungszeit in den einzelnen Verzögerungselementen 2-1 bis 2-n angepasst bzw. eingestellt werden. Hierbei ist es insbesondere das Ziel der Regeleinrichtung 30, die einzelnen Verzögerungszeiten in den Verzögerungselementen 2-i derart anzupassen, dass die Summe der Verzögerungen der Periodendauer des Referenz-Taktsignals CLK_ref entspricht. Bei einer solchen Verzögerung befindet sich die DLL 1 im Grundzustand.
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Neben dem Grundzustand der DLL 1 ist es jedoch auch möglich, dass sich in der DLL 1 ein harmonischer Zustand einstellt. Als harmonischer Zustand wird dabei ein solcher Zustand bezeichnet, in welchem die Periodendauer des Referenz-Taktsignals CLK_ref einem Vielfachen der Summe der Verzögerungen der Verzögerungselemente 2-i in der Gruppe 20 der Verzögerungselemente entspricht. Derartige harmonische Zustände sind in der Regel nicht erwünscht. Daher ist es ein Ziel der DLL 1 gemäß dieser Ausführungsform, solche harmonischen Zustände zu erkennen. Daraufhin können geeignete Gegenmaßnahmen eingeleitet werden. Beispielsweise kann bei einer Detektion eines harmonischen Zustandes die Regeleinrichtung 30 die Verzögerungszeiten der Verzögerungselemente 2-i modifizieren, um die DLL von dem harmonischen Zustand in den Grundzustand zu überführen. Hierzu kann ein Ausgangssignal HARM der Detektorvorrichtung 10 an der Regeleinrichtung 30 bereitgestellt werden. Auf diese Weise kann die Detektion eines harmonischen Zustandes in der DLL 1 an der Regeleinrichtung 30 signalisiert werden, sodass die Regeleinrichtung 30 die Verzögerungszeiten der Verzögerungselemente 2-i entsprechend anpassen kann.
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2 zeigt ein Diagramm zur Veranschaulichung des zeitlichen Ablaufs verzögerter Taktsignale in einer DLL 1. In dem hier dargestellten Beispiel wird eine Gruppe 20 mit fünf Verzögerungselementen 2-i oder einem entsprechenden Vielfachen davon angenommen. Dieses Beispiel dient jedoch nur als ein exemplarisches Anschauungsbeispiel zu dem Verständnis des zugrundeliegenden Prinzips und stellt keine Einschränkung der vorliegenden Erfindung dar.
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In der obersten Zeile ist das Referenz-Taktsignal CLK_ref dargestellt. Darunter ist zunächst das verzögerte Taktsignal CLK2_delay nach dem zweiten Verzögerungselement 2-2 dargestellt. Darunter ist das verzögerte Taktsignal CLK4_delay nach dem vierten Verzögerungselement 2-4 dargestellt. In der untersten Zeile ist ein Hilfssignal HLD dargestellt, auf dessen Grundlage ein harmonischer Zustand der DLL 1 detektiert werden kann. Das Hilfssignal HLD wird unter Verwendung der dargestellten verzögerten Taktsignale CLK<i>_delay generiert. In dem hier dargestellten Beispiel wechselt das Hilfssignal HLD auf einen hohen Signalpegel „1“, wenn das verzögerte Taktsignal CLK2_delay vor dem zweiten Verzögerungselement 2-2 eine ansteigende Flanke aufweist, d.h. von Null auf Eins wechselt. Ferner wechselt das Hilfssignal HLD vom hohen Signalpegel auf den niedrigen Signalpegel „0“, wenn das verzögerte Taktsignal CLK4_delay von dem vierten Verzögerungselement 2-4 eine ansteigende Flanke aufweist, d.h. von Null auf Eins wechselt. Ein solches generiertes Hilfssignal HLD zeigt nun zu den Zeitpunkten der ansteigenden Flanke des Referenz-Taktsignals CLK_ref an, ob in der DLL 1 ein harmonischer Zustand detektiert wird, oder nicht. Weist das Hilfssignal HLD bei einer ansteigenden Flanke des Referenz-Taktsignals CLK_ref einen niedrigen Signalpegel („0“) auf, so befindet sich die DLL 1 im Grundzustand. Weist das Hilfssignal HLD zum Zeitpunkt der ansteigenden Flanke des Referenz-Taktsignals CLK_ref einen hohen Signalpegel („1“) auf, so wird ein harmonischer Zustand der DLL 1 detektiert.
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3 zeigt eine schematische Darstellung eines zeitlichen Ablaufs von Taktsignalen in einer DLL 1 bei einem harmonischen Zustand der DLL 1, insbesondere mit doppelter Verzögerungszeit. Darüber hinaus gelten für den Aufbau der DLL 1 die gleichen Annahmen, wie bereits zuvor in Zusammenhang mit 2 beschrieben, d.h. eine Gruppe 20 mit fünf Verzögerungselementen 2-i.
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Wie in der oberen Zeile von 3 zu erkennen ist, liegt in diesem Fall ein Referenz-Taktsignal CLK_ref zugrunde, welches dem Referenz-Taktsignal CLK_ref aus 2 entspricht. Wie darüber hinaus in der zweiten und dritten Zeile in 3 zu erkennen ist, weisen die einzelnen Verzögerungselemente 2-i hierbei jedoch eine doppelt so hohe Verzögerungszeit auf. Das in der untersten Zeile dargestellte Hilfssignal HLD wird auf Grundlage der dargestellten verzögerten Taktsignale CLK2_delay und CLK4_delay analog zu der bereits zuvor beschriebenen Vorschrift gebildet. Bei einer steigenden Flanke des ersten ausgewählten verzögerten Taktsignals CLK2_delay wechselt das Hilfssignal HLD auf einen hohen Signalpegel („1“). Bei einer ansteigenden Flanke des zweiten ausgewählten verzögerten Taktsignals CLK4_delay wechselt das Hilfssignal HLD auf einen niedrigen Signalpegel („0“). Damit weist das so gebildete Hilfssignal HLD in diesem Fall zu den Zeitpunkten einer ansteigenden Flanke des Referenz-Taktsignals CLK_ref einen hohen Signalpegel („1“) auf. Somit kann in diesem Fall ein harmonischer Zustand detektiert werden.
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Die vorausgegangenen Beispiele einer DLL 1 mit fünf Verzögerungselementen 2-i dienen hierbei lediglich als Beispiel zur Veranschaulichung des Grundprinzips. Die Detektion von harmonischen Zuständen in einer DLL 1 ist dabei jedoch nicht auf diese spezielle Konfiguration beschränkt. Vielmehr ist es grundsätzlich möglich, eine Detektion von harmonischen Zuständen in einer DLL 1 mit einer beliebigen Anzahl von mehreren Verzögerungselementen 2-i anzuwenden. Die individuelle Auswahl der verzögerten Taktsignale, auf deren Grundlage eine Detektion von harmonischen Zuständen erfolgt, wie auch die Anzahl der für die Detektion von harmonischen Zuständen in Betracht zu ziehenden verzögerten Taktsignale kann dabei je nach Konfiguration und Anforderung variieren.
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Beispielsweise kann bei einer Gruppe 20 von n Verzögerungselementen 2-1 bis 2-n mindestens ein verzögertes Taktsignal aus der ersten Hälfte von Verzögerungselementen 2-1 bis 2-(n/2) und mindestens ein verzögertes Taktsignal aus der zweiten Hälfte der Verzögerungselemente 2-(n/2) bis 2-n verwendet werden. Insbesondere kann jeweils ein erstes und ein zweites verzögertes Taktsignal CLK<i>_delay ausgewertet werden, wobei zwischen einem Eingang der DLL 1 und dem zweiten verzögerten Taktsignal doppelt so viele Verzögerungselemente 2-i angeordnet sind, wie zwischen dem Eingang der DLL und dem ersten verzögerten Taktsignal.
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Zur Erhöhung der Zuverlässigkeit und insbesondere auch zur Detektion von höheren harmonischen Zuständen können insbesondere auch mehr als zwei verzögerte Taktsignale herangezogen werden. Dies wird im Nachfolgenden noch näher erläutert.
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4 zeigt eine schematische Darstellung eines Blockschaltbilds einer Detektorstufe 100, wie sie beispielsweise zur Erzeugung eines Hilfssignals HLD in einer Detektorvorrichtung 10 gemäß einer Ausführungsform implementiert werden kann. Wie hierbei zu erkennen ist, umfasst die Detektorstufe 100 ein erstes D-Flipflop 101 und ein zweites D-Flipflop 102. Bei den beiden D-Flipflops 101 und 102 kann es sich insbesondere um taktflankengesteuerte D-Flipflops handeln. Am D-Eingang des ersten Flipflops 101 kann beispielsweise ein Aktivierungssignal EN bereitgestellt werden. Wechselt dieses Aktivierungssignal EN auf logisch Eins, so wird die Detektion von harmonischen Zuständen aktiviert. Am Takteingang des ersten Flipflops 101 wird ein erstes verzögertes Taktsignal bereitgestellt. Dieses Signal kann beispielsweise als „Setzabgriff“ bezeichnet werden. Dieses Signal wird beispielsweise in der rechts dargestellten vereinfachten Form am Eingang dk1 bereitgestellt. Am Takteingang des zweiten Flipflops 102 wird das zweite verzögerte Taktsignal bereitgestellt. Der D-Eingang des zweiten Flipflops 102 ist mit dem Ausgang des ersten Flipflops 101 verbunden. Dieses Signal kann beispielsweise als „Rücksetzabgriff“ bezeichnet werden. Dieses Signal wird beispielsweise in der rechts dargestellten vereinfachten Form am Eingang dk2 bereitgestellt. Darüber hinaus umfasst die Detektorstufe 100 ein UND-Gatter 110. Die beiden Eingänge des UND-Gatters 110 sind jeweils mit einem Ausgang der beiden Flipflops 101 und 102 verbunden. Der Ausgang des UND-Gatters 110 ist mit den Rücksetz-/Reset-Eingängen der beiden Flipflops 101 und 102 verbunden. Eine solche Detektorstufe ermöglicht es, ein zuvor beschriebenes Hilfssignal HLD zur Detektion eines harmonischen Zustandes in einer DLL 1 zu generieren.
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5 zeigt eine schematische Darstellung eines Blockschaltbilds einer Detektorstufe 100 für eine Detektorvorrichtung gemäß einer alternativen Ausführungsform. Die in 5 dargestellte Detektorstufe 100 unterscheidet sich von der zuvor beschriebenen Detektorstufe 100 insbesondere dadurch, dass das UND-Gatter 110 entfällt. In dieser Ausführungsform sind die beiden D-Eingänge der Flipflops 101 und 102 beide jeweils mit dem Aktivierungseingang en verbunden. Die Rücksetzeingänge beider Flipflops 101 und 102 sind mit dem Ausgang des zweiten Flipflops 102 verbunden. An dem Ausgang des ersten Flipflops 101 liegt hierbei das Hilfssignal HLD bereit. Auf diese Weise kann die Arbeitsgeschwindigkeit der Detektorstufe 100 erhöht werden. Dies führt zu einer gesteigerten Robustheit gegenüber parametrischen Streuungen.
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6 zeigt eine schematische Darstellung eines Blockschaltbilds einer Detektorvorrichtung 10 mit mehreren Detektorstufen 100. Auch hierbei ist die exemplarisch dargestellte Detektorvorrichtung 10 mit drei Detektorstufen 100 und die damit verbundene Auswertung von vier verzögerten Taktsignalen CLK<i>_delay nur als ein mögliches Anschauungsbeispiel zu verstehen. Je nach Anwendungsfall können selbstverständlich auch eine beliebige andere Anzahl von verzögerten Taktsignalen CLK<i>_delay mittels einer entsprechend geeigneten Anzahl von Detektorstufen 100 ausgewertet werden.
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Für die Auswertung von mehr als zwei verzögerten Taktsignalen CLK<i>_delay können, wie in 6 dargestellt, mehrere Detektorstufen 100 kaskadenartige zusammengefügt werden. Die von den jeweiligen Detektorstufen 100 bereitgestellten Ausgangssignale HLD werden mittels eines ODER-Gatters 120 verknüpft und das Ausgangssignal dieses ODER-Gatters 120 wird an einem Signaleingang eines weiteren Flipflops 130 bereitgestellt. Am Takteingang des weiteren Flipflops 130 wird das Referenz-Taktsignal CLK_ref bereitgestellt. Auf diese Weise kann am Ausgang des weiteren flankentaktgesteuerten Flipflops 130 das Signal HARM bereitgestellt werden, welches einen harmonischen Zustand der DLL 1 signalisiert. In gleicher Weise kann auch in den vorausgegangenen Beispielen in Zusammenhang mit den 4 und 5 das Hilfssignal HLD einem Flipflop 130 zugeführt werden, um aus dem Hilfssignal HLD das Signal HARM zur Signalisierung eines harmonischen Zustandes zu generieren.
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Für das in 6 dargestellte Ausführungsbeispiel wird beispielsweise eine Gruppe 20 von Verzögerungselementen 2-i mit zehn Verzögerungselementen 2-i angenommen. Darüber hinaus ist selbstverständlich auch eine beliebige Skalierung einer Gruppe 20 von Verzögerungselementen 2-i mit einem Vielfachen von zehn Verzögerungselementen 2-i möglich. Darüber hinaus lässt sich das hier beschriebene Grundprinzip einer kaskadenartigen Anordnung von mehreren Detektorstufen zur Auswertung von mehr als zwei verzögerten Taktsignalen CLK<i>_delay in entsprechender Weise auch für beliebige weitere Kombinationen von verzögerten Taktsignalen CLK<i>_delay und entsprechende Detektorstufen 100 anpassen.
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In dem hier dargestellten Ausführungsbeispiel können an einer ersten Detektorstufe 100a das verzögerte Taktsignal CLK1_delay nach einer ersten (von beispielsweise zehn) Verzögerungsstufe 2-1 und ein verzögertes Taktsignal CLK2_delay nach der zweiten Verzögerungsstufe 2-2 bereitgestellt werden. An der zweiten Detektorstufe 100b wird ebenfalls das verzögerte Taktsignal CLK2_delay des zweiten Verzögerungselementes 2-2 sowie das verzögerte Taktsignal CLK4_delay nach dem vierten Verzögerungselement 2-4 bereitgestellt. An der dritten Detektorstufe 100c wird schließlich ebenfalls das verzögerte Taktsignal CLK4_delay nach dem vierten Verzögerungselement 2-4 sowie das verzögerte Taktsignal CLK8_delay nach dem achten Verzögerungselement 2-8 bereitgestellt. Eine solche Detektorvorrichtung ermöglicht beispielsweise eine Detektion von harmonischen Zuständen bis hin zum Zehnfachen der Periodendauer des Referenz-Taktsignals CLK_ref.
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Um darüber hinaus die Robustheit der Detektorvorrichtung zur Detektion von harmonischen Zuständen in der DLL 1 zusätzlich zu erhöhen und insbesondere der endlichen Verarbeitungsgeschwindigkeit der Bauelemente Rechnung zu tragen, können bei einer Detektorvorrichtung 10 mit mehreren Detektorstufen 100 an den einzelnen Detektorstufen 100 überlappende verzögerte Taktsignale bereitgestellt werden. Unter dem Begriff überlappend ist in diesem Zusammenhang zu verstehen, dass in der kaskadenartigen Anordnung mehrerer Detektorstufen 100 an einer Detektorstufe 100 ein verzögertes Taktsignal CLK<i>_delay bereitgestellt wird, welches weniger verzögert ist, als das höher verzögerte Taktsignal CLK<i>_delay der benachbarten Detektorstufe 100. Eine solche Anordnung mit drei Detektorstufen 100 ist beispielhaft für den Fall einer Gruppe 20 von achtzig Verzögerungselementen 2-i in 7 dargestellt. An der ersten Detektorstufe 100a sind beispielsweise die verzögerten Taktsignale CLK<i>_delay des elften Verzögerungselements 2-11 sowie des zweiundzwanzigsten Verzögerungselements 2-22 (von beispielsweise achtzig Verzögerungselementen) bereitgestellt. An der zweiten Detektorstufe 100b sind die verzögerten Taktsignale CLK<i>_delay des achtzehnten Verzögerungselements 2-18 und des sechsunddreißigsten Verzögerungselements 2-36 (der achtzig Verzögerungselemente 2-i) bereitgestellt. An der dritten Detektorstufe 100c sind beispielsweise die verzögerten Taktsignale CLK<i>_delay des zweiunddreißigsten Verzögerungselements 2-32 und des vierundsechzigsten Verzögerungselements 2-64 (der exemplarischen achtzig Verzögerungselemente 2-i) bereitgestellt. Dieses Schaltungskonzept, wie auch das nachfolgend beschriebene Konzept, kann problemlos auch auf größere Bereiche angepasst werden und ist durch eine deutlich größere Überlappung besonders robust gegenüber parametrischen Streuungen.
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8 zeigt eine weitere alternative Ausführungsform einer Detektorschaltung 10 zur Auswertung von mehr als zwei verzögerten Taktsignalen CLK<i>_delay. Die hierbei dargestellte Ausführungsform basiert insbesondere auf der zuvor in Zusammenhang mit 6 beschriebenen Ausführungsform und wurde durch zwei weitere Detektorstufen 100d und 100e erweitert. An den beiden zusätzlichen Detektorstufen 100d und 100e werden dabei verzögerte Taktsignale CLK<i>_delay bereitgestellt, deren Ursprung jeweils zwischen den verzögerten Taktsignalen CLK<i>_delay von den Verzögerungselementen 2-i liegt, die für die ersten drei Detektorstufen 100a, 100b und 100c verwendet werden. In dem in 8 dargestellten Beispiel können beispielsweise für einen exemplarischen Fall von achtzig Verzögerungselementen 2-i an einer ersten Detektorstufe 100a die verzögerten Taktsignale CLK<i>_delay des achten und sechszehnten Verzögerungselements 2-i bereitgestellt werden. An der zweiten Detektorstufe 100b können in diesem Fall beispielsweise die verzögerten Taktsignale CLK<i>_delay des sechzehnten und zweiunddreißigsten Verzögerungselements 2-i bereitgestellt werden. An der dritten Detektorstufe 100c können entsprechend die verzögerten Taktsignale CLK<i>_delay des zweiunddreißigsten und vierundsechzigsten Verzögerungselements 2-i bereitgestellt werden. An den beiden zusätzlichen Detektorstufen 100d und 100e können entsprechend einmal die verzögerten Taktsignale CLK<i>_delay des zehnten und zwanzigsten Verzögerungselements 2-i, sowie des zwanzigsten und vierzigsten Verzögerungselements 2-i bereitgestellt werden. Die Hilfssignale HLD aller Detektorstufen 100 werden mit einem ODER-Gatter 120 verknüpft und der Ausgang des ODER-Gatters 120 wird am Signaleingang eines weiteren Flipflops 130 bereitgestellt. An dem Takteingang des flankengesteuerten D-Flipflops 130 liegt das Referenz-Taktsignal CLK_ref an. Somit liegt am Ausgang des weiteren Flipflops 130 ein Signal an, welches einen harmonischen Zustand der DLL 1 signalisiert.
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9 schließlich zeigt eine schematische Darstellung eines Ablaufdiagramms, wie es einem Verfahren zur Detektion eines harmonischen Zustands in einer DLL zugrunde liegt. In Schritt S1 wird eine ansteigende Flanke eines ersten verzögerten Taktsignals innerhalb der DLL 1 detektiert. Entsprechend können in weiteren Schritten S2 ansteigende Flanken von einem oder mehreren weiteren verzögerten Taktsignalen detektiert werden. In Schritt S3 werden die Zeitpunkte der detektierten ansteigenden Flanken der verzögerten Taktsignale miteinander verglichen. Daraufhin wird in Schritt S4 auf Grundlage der Zeitpunkte der ansteigenden Flanken in den verzögerten Taktsignalen ein harmonischer Zustand in der DLL 1 detektiert.
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Zusammenfassend betrifft die vorliegende Erfindung die Detektion von harmonischen Zuständen in einer Delay-Locked Loop. Hierzu werden mehrere verzögerte Taktsignale innerhalb der Delay-Locked Loop ausgewertet und auf deren Grundlage, insbesondere auf Basis der Zeitpunkte der ansteigenden Flanken in den verzögerten Taktsignalen, ermittelt, ob sich in der Delay-Locked Loop ein harmonischer Zustand eingestellt hat.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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