WO2022233832A1 - Vorrichtung und verfahren zur detektion eines harmonischen zustandes - Google Patents

Vorrichtung und verfahren zur detektion eines harmonischen zustandes Download PDF

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WO2022233832A1
WO2022233832A1 PCT/EP2022/061788 EP2022061788W WO2022233832A1 WO 2022233832 A1 WO2022233832 A1 WO 2022233832A1 EP 2022061788 W EP2022061788 W EP 2022061788W WO 2022233832 A1 WO2022233832 A1 WO 2022233832A1
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WO
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delay
dll
detector
delay elements
delayed clock
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PCT/EP2022/061788
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English (en)
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Inventor
Andreas Schubert
Alexander Richter
Original Assignee
Robert Bosch Gmbh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Definitions

  • the present invention relates to a detector device and a method for detecting a harmonic state in a delay-locked loop (DLL).
  • the present invention also relates to a control device for a DLL and a DLL with such a detector device.
  • time signals For the processing of electronic signals, a precise time synchronization of the processes is very often required. Suitable time signals must be provided for this. These time signals can be derived from a clock signal, for example, which is used as a reference signal. If the time resolution, i.e. the time between two consecutive rising edges of the reference signal, is not sufficient, then signals with a higher time resolution, i.e. smaller time intervals between two rising edges, must be derived from the reference signal.
  • One way of generating time signals with a higher time resolution from a reference signal is to use a delay-locked loop (DLL) to generate a multi-phase clock signal from the reference signal, in which the individual clock phases are equidistant over a period of time distribute period.
  • DLL delay-locked loop
  • US Pat. No. 8,766,688 B2 describes a DLL with a variable delay unit.
  • the variable delay unit delays an input signal by a variable delay time according to a corresponding control signal.
  • the variable delay time can be adjusted based on a phase difference between the input signal and a feedback clock signal.
  • the present invention provides a detector device and a method for detecting a harmonic state in a DLL, a control device for a DLL and a DLL with the features of independent patent claims. Further advantageous embodiments are the subject matter of the dependent patent claims.
  • a detector device for detecting a harmonic state in a DLL comprises a feedback series connection of a plurality of delay elements.
  • the detector device is designed to detect a harmonic state of the DLL using delayed clock signals from at least two delay elements of the DLL.
  • the controller is configured to adjust a delay of the multiple delay elements of the DLL.
  • the control device is designed to adapt the delay of the delay elements of the DLL if the detector device has detected a harmonic state of the DLL.
  • a DLL with an input connection, several delay elements, a control device and a detector device according to the invention is a DLL with an input connection, several delay elements, a control device and a detector device according to the invention.
  • the input port is designed to receive a reference clock signal.
  • the multiple delay elements are arranged as a feedback series circuit.
  • the delay elements are each designed to delay a clock signal provided at an input of the respective delay element by a predetermined delay time and to provide the delayed clock signal at the output of the respective delay element.
  • the control device is designed to adjust the predetermined delay time of the delay elements.
  • the control device is designed to adapt the predetermined delay time using an input clock signal and an output clock signal of the series connection made up of the plurality of delay elements.
  • the control device is designed to delay the multiple delay elements of the DLL adapt if the detector device has detected a harmonic state of the DLL.
  • a method for detecting a harmonic state in a DLL comprises a feedback series connection of a plurality of delay elements.
  • the method compares delayed clock signals from at least two delay elements of the DLL with one another. Furthermore, the method detects a harmonic state of the DLL using the comparison of the delayed clock signals.
  • a plurality of clock signals can be generated in a delay-locked loop (DLL) using a reference signal, with the rising edges of the individually generated clock signals being distributed over a period at equidistant time intervals.
  • the delay times of the individual delay elements in the DLL can be set by comparing the phase of the input reference signal with the output signal at the end of the delay elements.
  • a so-called harmonic state can also occur in the DLL. In such a harmonic state, the sum of the delays of the individual delay elements corresponds to a multiple of the period of the input reference signal.
  • harmonic states can be detected in a DLL, and after a harmonic state has been detected in the DLL, suitable measures can be initiated in order to convert the DLL to the ground state.
  • At least one of the at least two delayed clock signals is provided by a delay element of the first half of the series circuit made up of a plurality of delay elements. Furthermore, at least one of the at least two delayed clock signals is provided by a delay element of the second half of the series circuit made up of a plurality of delay elements. Accordingly, at least one clock signal from the first half of the delay elements and one clock signal from the second half of the delay elements form the basis for the comparison of the delayed clock signals and the resulting determination as to whether a harmonic state of the DLL is present. In addition, further clock signals can also be included for the detection of the harmonic state, if required. In particular, higher-order harmonic states can also be reliably detected by using additional clock signals.
  • the detector device is designed to detect the harmonic state of the DLL using instants of rising edges of the delayed clock signals from the at least two delay elements. In particular, it is sufficient for the detection of harmonic states to merely evaluate the points in time of the rising edges of the delayed clock signals under consideration in order to conclude from this that a harmonic state is present in the DLL.
  • the detector device comprises at least one detector stage. The detector stage is designed to receive delayed clock signals from two delay elements. Furthermore, the detector stage is designed to provide an output signal. In particular, the detector stage is designed to set the output signal as a function of the edges of the received clock signals. The output of the detector stage can be adjusted depending on the order of the rising edges of the received delayed clock signals.
  • the at least one detector stage includes two D flip-flops in each case.
  • a delayed output signal is provided by a delay element at a clock input of the D flip-flop.
  • a D flip-flop is also referred to as a data or delay flip-flop and is one of the clock-controlled flip-flops.
  • the D flip-flops of the detector stage can be clock edge-triggered D flip-flops.
  • twice as many delay elements are provided between an input of the DLL and a first input of the detector stage, at which a first delayed clock signal is provided, than between the input of the DLL and a second input of the detector stage, at which a second delayed clock signal is provided provided.
  • a second delayed clock signal that is provided to a detector stage is delayed twice as long as the first delayed clock signal that is provided to the respective detector stage.
  • the detector device comprises at least two detector stages.
  • the outputs of the at least two detector stages can be combined with one another using a logical OR link.
  • FIG. 1 shows a schematic representation of a block diagram of a DLL with a detector device according to one embodiment
  • Figure 2 a schematic representation of a time sequence of
  • Figure 3 a schematic representation of a time sequence of
  • Figure 4 a schematic representation of a block diagram of a
  • Detector stage for a detector device according to an embodiment
  • FIG. 5 a schematic representation of a detector stage according to an alternative embodiment
  • FIG. 6 shows a schematic representation of an interconnection of a plurality of detector stages for a detector device according to an embodiment
  • FIG. 7 shows a schematic representation of an interconnection of a plurality of detector stages for a detector device according to a further embodiment
  • FIG. 8 shows a schematic representation of an interconnection of a plurality of detector stages for a detector device according to yet another embodiment.
  • FIG. 9 shows a schematic representation of a flowchart on which a method for detecting a harmonic state is based according to an embodiment.
  • FIG. 1 shows a schematic representation of a block diagram of a delay-locked loop or delay-locked loop (DLL) 1 according to an embodiment.
  • the DLL 1 of this embodiment is based on a conventional DLL which has been expanded to include a detector device 10 for detecting a harmonic state in the DLL 1 .
  • the control device 30 of the DLL 1 is expanded by an additional control device 31 which, when a harmonic state is detected in the DLL 1, intervenes in the control loop of the DLL 1 in order to convert the DLL from the harmonic state to the basic state.
  • a reference clock signal CLK_ref is provided at an input connection of the DLL 1 .
  • This reference clock signal CLK_ref is fed to a delay block 20 .
  • the delay block 20 includes a series connection of a plurality of delay elements 2-1 to 2-n.
  • the reference clock signal CLK_ref is thus provided at the input of the first delay element 2-1.
  • the output signal of the preceding delay element 2-1 to 2-(n1) is provided at the input of each further delay element 2-2 to 2-n.
  • the outputs of the individual delay elements 2-1 to 2-n are provided as output signals via corresponding clock lines CLK ⁇ n>_delay.
  • at least two of the delayed clock signals are provided to the detector device 10 for detection of a harmonic state. The function of this detector device 10 is explained in more detail below.
  • the delayed clock signal of the last delay element 2 - n is provided to the control device 30 .
  • the control device 30 compares the reference clock signal CLK_ref provided at the input of the DLL 1 with the delayed clock signal of the last delay element 2-n. On the basis of this comparison, in particular an evaluation of a phase difference between the two received signals, the control device 30 generates a control signal.
  • This control signal is provided to the delay elements 2-1 to 2-n of the delay block 20.
  • the delay time in the individual delay elements 2-1 to 2-n can be adapted or set.
  • the DLL 1 is in the ground state.
  • DLL 1 it is also possible for DLL 1 to be in a harmonic state.
  • a state in which the period duration of the reference clock signal CLK_ref corresponds to a multiple of the sum of the delays of the delay elements 2-i in the group 20 of the delay elements is referred to as a harmonic state.
  • Such harmonic states are generally not desirable. Therefore, it is a goal of the DLL 1 according to this embodiment to recognize such harmonic states.
  • Appropriate countermeasures can then be initiated.
  • the control device 30 can modify the delay times of the delay elements 2-i in order to convert the DLL from the harmonic state to the ground state.
  • an output signal HARM of the detector device 10 can be provided to the control device 30 .
  • the detection of a harmonic state in the DLL 1 can be signaled to the control device 30, so that the control device 30 can adjust the delay times of the delay elements 2-i accordingly.
  • FIG. 2 shows a diagram to illustrate the timing of delayed clock signals in a DLL 1.
  • a group 20 with five delay elements 2-i or a corresponding multiple thereof is assumed.
  • this example only serves as an exemplary illustrative example for understanding the underlying principle and does not represent a limitation of the present invention.
  • the reference clock signal CLK_ref is shown in the top line. Below this, the delayed clock signal CLK2_delay is shown after the second delay element 2-2. The delayed clock signal CLK4_delay after the fourth delay element 2-4 is shown underneath. An auxiliary signal HLD is shown in the bottom line, on the basis of which a harmonic state of the DLL 1 can be detected. The auxiliary signal HLD is generated using the illustrated delayed clock signals CLK ⁇ i>_delay. In the example shown here, the auxiliary signal HLD changes to a high signal level “1” when the delayed clock signal CLK2_delay has a rising edge before the second delay element 2-2, ie changes from zero to one.
  • the auxiliary signal HLD changes from the high signal level to the low signal level "0" when the delayed clock signal CLK4_delay from the fourth delay element 2-4 has a rising edge, ie changes from zero to one.
  • Such a generated auxiliary signal HLD now indicates at the times of the rising edge of the reference clock signal CLK_ref whether a harmonic state is detected in the DLL 1 or not. If the auxiliary signal HLD has a low signal level (“0”) on a rising edge of the reference clock signal CLK_ref, then the DLL 1 is in the basic state. If the auxiliary signal HLD has a high signal level (“1”) at the time of the rising edge of the reference clock signal CLK_ref, then a harmonic state of the DLL 1 is detected.
  • FIG. 3 shows a schematic representation of a time sequence of clock signals in a DLL 1 given a harmonic state of the DLL 1, in particular with double the delay time.
  • the same assumptions apply to the structure of the DLL 1 as already described above in connection with FIG. 2, i.e. a group 20 with five delay elements 2-
  • the auxiliary signal HLD shown in the bottom line is formed on the basis of the delayed clock signals CLK2_delay and CLK4_delay shown, analogously to the rule already described above. With a rising edge of the first selected delayed clock signal CLK2_delay, the auxiliary signal HLD changes to a high signal level ("1").
  • the auxiliary signal HLD changes to a low signal level ("0").
  • the auxiliary signal HLD formed in this way has a high signal level (“1”) at the times of a rising edge of the reference clock signal CLK_ref.
  • a harmonic state can be detected.
  • n delay elements 2-1 to 2-n at least one delayed clock signal from the first half of delay elements 2-1 to 2-(n/2) and at least one delayed clock signal from the second half of delay elements 2- (n/2) to 2-n can be used.
  • a first and a second delayed clock signal CLK ⁇ i>_delay can be evaluated in each case, with twice as many delay elements 2-i being arranged between an input of the DLL 1 and the second delayed clock signal as between the input of the DLL and the first delayed one clock signal.
  • More than two delayed clock signals can also be used in particular to increase the reliability and in particular also to detect higher harmonic states. This is explained in more detail below.
  • FIG. 4 shows a schematic representation of a block diagram of a detector stage 100, such as can be implemented, for example, to generate an auxiliary signal HLD in a detector device 10 according to one embodiment.
  • the detector stage 100 includes a first D flip-flop 101 and a second D flip-flop 102.
  • the two D flip-flops 101 and 102 can in particular be clock edge-controlled D flip-flops.
  • An activation signal EN can be provided at the D input of the first flip-flop 101, for example. If this activation signal EN changes to logic one, then the detection of harmonic states is activated.
  • a first delayed clock signal is provided at the clock input of the first flip-flop 101 . This signal can be referred to as a "set tap", for example.
  • the detector stage 100 includes an AND gate 110.
  • the two inputs of the AND gate 110 are each connected to an output of the two flip-flops 101 and 102.
  • the output of the AND gate 110 is connected to the reset inputs of the two flip-flops 101 and 102 .
  • FIG. 5 shows a schematic representation of a block diagram of a detector stage 100 for a detector device according to an alternative embodiment.
  • the detector stage 100 shown in FIG. 5 differs from the previously described detector stage 100 in particular in that the AND gate 110 is omitted.
  • the two D inputs of flip-flops 101 and 102 are both connected to the enable input en, respectively.
  • the reset inputs of both flip-flops 101 and 102 are connected to the output of the second flip-flop 102.
  • the auxiliary signal HLD is available at the output of the first flip-flop 101 . In this way, the operating speed of the detector stage 100 can be increased. This leads to increased robustness against parametric scattering.
  • Figure 6 shows a schematic representation of a block diagram of a detector device 10 with a plurality of detector stages 100.
  • the detector device 10 shown as an example with three detector stages 100 and the associated evaluation of four delayed clock signals CLK ⁇ i>_delay is only to be understood as a possible illustrative example.
  • any other number of delayed clock signals CLK ⁇ i>_delay can of course also be evaluated by means of a correspondingly suitable number of detector stages 100.
  • the output signals HLD provided by the respective detector stages 100 are combined using an OR gate 120 and the output signal of this OR gate 120 is provided at a signal input of a further flip-flop 130 .
  • the reference clock signal CLK_ref is provided at the clock input of the further flip-flop 130 .
  • the signal HARM can be provided at the output of the further edge-clock-controlled flip-flop 130, which signals a harmonic state of the DLL 1.
  • the auxiliary signal HLD can be fed to a flip-flop 130 in order to extract from the auxiliary signal HLD to generate the signal HARM for signaling a harmonic state.
  • a group 20 of delay elements 2-i with ten delay elements 2-i is assumed for the exemplary embodiment illustrated in FIG.
  • any scaling of a group 20 of delay elements 2-i with a multiple of ten delay elements 2-i is of course also possible.
  • the basic principle described here of a cascade-like arrangement of a plurality of detector stages for evaluating more than two delayed clock signals CLK ⁇ i>_delay can also be adapted in a corresponding manner for any other combinations of delayed clock signals CLK ⁇ i>_delay and corresponding detector stages 100.
  • the delayed clock signal CLK1_delay can be provided at a first detector stage 100a after a first (for example ten) delay stage 2-1 and a delayed clock signal CLK2_delay after the second delay stage 2-2.
  • the delayed clock signal CLK2_delay of the second delay element 2-2 and the delayed clock signal CLK4_delay after the fourth delay element 2-4 are also provided at the second detector stage 100b.
  • the delayed clock signal CLK4_delay after the fourth delay element 2-4 and the delayed clock signal CLK8_delay after the eighth delay element 2-8 are also provided at the third detector stage 100c.
  • Such a detector device makes it possible, for example, to detect harmonic states up to ten times the period duration of the reference clock signal CLK_ref.
  • overlapping delayed clock signals can be provided at the individual detector stages 100 in a detector device 10 with a plurality of detector stages 100.
  • overlapping means that in the cascaded arrangement of a plurality of detector stages 100, a delayed clock signal CLK ⁇ i>_delay is provided at a detector stage 100, which is less delayed than the clock signal CLK ⁇ i>_delay with a higher delay adjacent detector stage 100.
  • Such an arrangement with three detector stages 100 is exemplary for the case of a Group 20 of eighty delay elements 2-i shown in FIG.
  • the delayed clock signals CLK ⁇ i>_delay of the eleventh delay element 2-11 and of the twenty-second delay element 2-22 are provided at the first detector stage 100a.
  • the delayed clock signals CLK ⁇ i>_delay of the eighteenth delay element 2-18 and the thirty-sixth delay element 2-36 are provided at the second detector stage 100b.
  • the delayed clock signals CLK ⁇ i>_delay of the thirty-second delay element 2-32 and the sixty-fourth delay element 2-64 are provided at the third detector stage 100c.
  • This circuit concept, as well as the concept described below, can also be easily adapted to larger areas and is particularly robust against parametric scattering due to a significantly larger overlap.
  • FIG. 8 shows a further alternative embodiment of a detector circuit 10 for evaluating more than two delayed clock signals CLK ⁇ i>_delay.
  • the embodiment shown here is based in particular on the embodiment previously described in connection with FIG. 6 and has been expanded by two further detector stages 100d and 100e. Delayed clock signals CLK ⁇ i>_delay are provided at the two additional detector stages lOOd and lOOe, the origin of which lies between the delayed clock signals CLK ⁇ i>_delay from the delay elements 2-i, which are used for the first three detector stages 100a, 100b and 100c be used.
  • FIG. 8 shows a further alternative embodiment of a detector circuit 10 for evaluating more than two delayed clock signals CLK ⁇ i>_delay.
  • the embodiment shown here is based in particular on the embodiment previously described in connection with FIG. 6 and has been expanded by two further detector stages 100d and 100e. Delayed clock signals CLK ⁇ i>_delay are provided at the two additional detector stages lOOd and lOOe, the origin of which lies
  • the delayed clock signals CLK ⁇ i>_delay of the eighth and sixteenth delay elements 2-i can be provided at a first detector stage 100a, for example for an exemplary case of eighty delay elements 2-i.
  • the delayed clock signals CLK ⁇ i>_delay of the sixteenth and thirty-second delay element 2-i can be provided at the second detector stage 100b.
  • the delayed clock signals CLK ⁇ i>_delay of the thirty-second and sixty-fourth delay element 2-i can correspondingly be provided at the third detector stage 100c.
  • the delayed clock signals CLK ⁇ i>_delay of the tenth and twentieth delay element 2-i and of the twentieth and fortieth delay element 2-i can accordingly be provided at the two additional detector stages 100d and 100e.
  • the auxiliary signals HLD of all Detector stages 100 are combined with an OR gate 120 and the output of the OR gate 120 is provided at the signal input of a further flip-flop 130.
  • the reference clock signal CLK_ref is present at the clock input of the edge-triggered D flip-flop 130 .
  • a signal is therefore present at the output of the further flip-flop 130, which signals a harmonic state of the DLL 1.
  • FIG. 9 shows a schematic representation of a flowchart on which a method for detecting a harmonic state in a DLL is based.
  • step S1 a rising edge of a first delayed clock signal within the DLL 1 is detected. Accordingly, rising edges of one or more further delayed clock signals can be detected in further steps S2.
  • step S3 the times of the detected rising edges of the delayed clock signals are compared with one another. Then, in step S4, a harmonic state is detected in the DLL 1 based on the timings of the rising edges in the delayed clock signals.
  • the present invention relates to the detection of harmonic states in a delay-locked loop.
  • a plurality of delayed clock signals within the delay-locked loop are evaluated and, on the basis thereof, in particular based on the times of the rising edges in the delayed clock signals, it is determined whether a harmonic state has set in the delay-locked loop.

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Abstract

Die Erfindung schafft Detektion von harmonischen Zuständen in einer Delay-Locked Loop. Hierzu werden mehrere verzögerte Taktsignale innerhalb der Delay-Locked Loop ausgewertet und auf deren Grundlage, insbesondere auf Basis der Zeitpunkte der ansteigenden Flanken in den verzögerten Taktsignalen, ermittelt, ob sich in der Delay-Locked Loop ein harmonischer Zustand eingestellt hat.

Description

Beschreibung
Titel
Vorrichtung und Verfahren zur Detektion eines harmonischen Zustandes
Die vorliegende Erfindung betrifft eine Detektorvorrichtung sowie ein Verfahren zur Detektion eines harmonischen Zustandes in einer Delay-Locked Loop (DLL). Die vorliegende Erfindung betrifft ferner eine Steuervorrichtung für eine DLL sowie eine DLL mit einer solchen Detektorvorrichtung.
Stand der Technik
Für die Verarbeitung elektronischer Signale ist sehr häufig eine präzise zeitliche Synchronisation der Abläufe erforderlich. Hierfür müssen geeignete Zeitsignale bereitgestellt werden. Diese Zeitsignale können beispielsweise von einem Taktsignal abgeleitet werden, welches als Referenzsignal dient. Reicht die Zeitauflösung, d.h. die Zeitdauer zwischen zwei aufeinanderfolgenden steigenden Flanken des Referenzsignals, nicht aus, so müssen aus dem Referenzsignal Signale mit einer höheren Zeitauflösung, d.h. kleinere Zeitabständen zwischen zwei steigenden Flanken, abgeleitet werden. Eine solche Möglichkeit, aus einem Referenzsignal Zeitsignale mit höherer Zeitauflösung zu generieren besteht darin, aus dem Referenzsignal mittels einer Verzögerungs- Regelschleife (englisch Delay-Locked Loop, DLL) ein mehrphasiges Taktsignal zu erzeugen, bei dem sich die einzelnen Taktphasen in äquidistanten Zeitabständen über eine Periode verteilen.
Die Druckschrift US 8 766 688 B2 beschreibt eine DLL mit einer variablen Verzögerungseinheit. Die variable Verzögerungseinheit verzögert ein Eingangssignal um eine variable Verzögerungszeit gemäß einem entsprechenden Steuersignal. Die variable Verzögerungszeit kann auf Grundlage eines Phasenunterschiedes zwischen dem Eingangssignal und einem Feedbacktaktsignal angepasst werden.
Offenbarung der Erfindung
Die vorliegende Erfindung schafft eine Detektorvorrichtung sowie ein Verfahren zur Detektion eines harmonischen Zustandes in einer DLL, eine Steuervorrichtung für eine DLL sowie eine DLL mit den Merkmalen der unabhängigen Patentansprüche. Weitere vorteilhafte Ausführungsformen sind Gegenstand der abhängigen Patentansprüche.
Demgemäß ist vorgesehen:
Eine Detektorvorrichtung zur Detektion eines harmonischen Zustandes in einer DLL. Die DLL umfasst hierbei eine rückgekoppelte Serienschaltung mehrerer Verzögerungselemente. Die Detektorvorrichtung ist dazu ausgelegt, einen harmonischen Zustand der DLL unter Verwendung von verzögerten Taktsignalen von mindestens zwei Verzögerungselementen der DLL zu detektieren.
Weiterhin ist vorgesehen:
Eine Steuervorrichtung für eine DLL mit einer erfindungsgemäßen Detektorvorrichtung und einer Regeleinrichtung. Die Regeleinrichtung ist dazu ausgelegt, eine Verzögerung der mehreren Verzögerungselemente der DLL anzupassen. Die Regeleinrichtung ist dazu ausgelegt, die Verzögerung der Verzögerungselemente der DLL anzupassen, falls die Detektoreinrichtung einen harmonischen Zustand der DLL detektiert hat.
Ferner ist vorgesehen:
Eine DLL mit einem Eingangsanschluss, mehreren Verzögerungselementen, einer Regeleinrichtung und einer erfindungsgemäßen Detektorvorrichtung.
Der Eingangsanschluss ist dazu ausgelegt, ein Referenz-Taktsignal zu empfangen. Die mehreren Verzögerungselemente sind als rückgekoppelte Serienschaltung angeordnet. Hierbei sind die Verzögerungselemente jeweils dazu ausgelegt, ein an einem Eingang des jeweiligen Verzögerungselements bereitgestelltes Taktsignal um eine vorbestimmte Verzögerungszeit zu verzögern und am Ausgang des jeweiligen Verzögerungselements das verzögerte Taktsignal bereitzustellen. Die Regelvorrichtung ist dazu ausgelegt, die vorbestimmte Verzögerungszeit der Verzögerungselemente anzupassen. Insbesondere ist die Regeleinrichtung dazu ausgelegt, die vorbestimmte Verzögerungszeit unter Verwendung eines Eingangstaktsignals und eines Ausgangstaktsignals der Serienschaltung aus den mehreren Verzögerungselementen anzupassen. Ferner ist die Regeleinrichtung dazu ausgelegt, eine Verzögerung der mehreren Verzögerungselemente der DLL anzupassen, falls die Detektoreinrichtung einen harmonischen Zustand der DLL detektiert hat.
Schließlich ist vorgesehen:
Ein Verfahren zu Detektion eines harmonischen Zustandes in einer DLL. Die DLL umfasst dabei eine rückgekoppelte Serienschaltung mehrerer Verzögerungselemente. Das Verfahren vergleicht verzögerte Taktsignale von mindestens zwei Verzögerungselementen der DLL miteinander. Ferner detektiert das Verfahren unter Verwendung des Vergleichs der verzögerten Taktsignale einen harmonischen Zustand der DLL.
Vorteile der Erfindung
In einer Verzögerungsregelschleife oder Delay-Locked Loop (DLL) können unter Verwendung eines Referenzsignals mehrere Taktsignale erzeugt werden, wobei sich die steigenden Flanken der einzelnen erzeugten Taktsignale in äquidistanten Zeitabständen über eine Periode verteilen. Die Verzögerungszeiten der einzelnen Verzögerungselemente in der DLL können durch einen Phasenvergleich des Eingangs- Referenzsignals mit dem Ausgangssignal am Ende der Verzögerungselemente eingestellt werden. Neben einem Grundzustand, in welchem die Summe der Verzögerungen der einzelnen Verzögerungselemente in der DLL einer Periodendauer des Eingangs- Referenzsignals entspricht, kann sich in der DLL auch ein sogenannter harmonischer Zustand einstellen. In einem solchen harmonischen Zustand entspricht die Summe der Verzögerungen der einzelnen Verzögerungsglieder einem Vielfachen der Periodendauer des Eingangs-Referenzsignals.
Um dem Auftreten derartiger harmonischer Zustände entgegenzuwirken, können einerseits konstruktive Maßnahmen getroffen werden, die das Auftreten harmonischer Zustände von vornherein verhindern. Dies wirkt sich jedoch in der Regel stark einschränkend auf mögliche Parameter einer solchen DLL aus. Alternativ können harmonische Zustände in einer DLL detektiert werden, und nach einer Detektion eines harmonischen Zustandes in der DLL können geeignete Maßnahmen eingeleitet werden, um die DLL in den Grundzustand zu überführen.
Es ist daher eine Idee der vorliegenden Erfindung, eine zuverlässige und einfach zu realisierende Detektion von harmonischen Zuständen in einer DLL zu ermöglichen. Wird ein harmonischer Zustand der DLL detektiert, so können, wie oben bereits angeführt, geeignete Maßnahmen eingeleitet werden, um die DLL in den Grundzustand zu überführen. Für eine Detektion eines harmonischen Zustandes in der DLL ist es hierbei vorgesehen, mehrere verzögerte Taktsignale von den Ausgängen mindestens zweiter Verzögerungselemente der DLL miteinander zu vergleichen. Insbesondere kann durch die Auswertung der Zeitpunkte, zu welchen die Flanken der verzögerten Taktsignale ansteigen, festgestellt werden, ob sich die DLL im Grundzustand oder in einem harmonischen Zustand befindet. Die erforderliche Anzahl von verzögerten Taktsignalen und die Auswahl, welche verzögerten Taktsignale für die Detektion des harmonischen Zustandes miteinander verglichen werden, hängt unter anderem auch von der Vorgabe ab, bis zu welchen Grenzen harmonische Zustände detektiert werden sollen.
Gemäß einer Ausführungsform wird mindestens eines der mindestens zwei verzögerten Taktsignale von einem Verzögerungselement der ersten Hälfte der Serienschaltung aus mehreren Verzögerungselementen bereitgestellt. Ferner wird mindestens eines der mindestens zwei verzögerten Taktsignale von einem Verzögerungselement der zweiten Hälfte der Serienschaltung aus mehreren Verzögerungselementen bereitgestellt. Entsprechend liegen dem Vergleich der verzögerten Taktsignale und der daraus resultierenden Bestimmung, ob ein harmonischer Zustand der DLL vorliegt, jeweils mindestens ein Taktsignal aus der ersten Hälfte der Verzögerungselemente und ein Taktsignal aus der zweiten Hälfte der Verzögerungselemente zugrunde. Darüber hinaus können bei Bedarf noch weitere Taktsignale mit für die Detektion des harmonischen Zustandes einbezogen werden. Insbesondere können durch die Verwendung weiterer Taktsignale auch höhergradige harmonische Zustände zuverlässig detektiert werden.
Gemäß einer Ausführungsform ist die Detektorvorrichtung dazu ausgelegt, den harmonischen Zustand der DLL unter Verwendung von Zeitpunkten von ansteigenden Flanken der verzögerten Taktsignale von den mindestens zwei Verzögerungselementen zu detektieren. Insbesondere ist es für die Detektion von harmonischen Zuständen ausreichend, lediglich die Zeitpunkte der ansteigenden Flanken der in Betracht gezogenen verzögerten Taktsignale auszuwerten, um hieraus auf das Vorliegen eines harmonischen Zustandes in der DLL zu schließen. Gemäß einer Ausführungsform umfasst die Detektorvorrichtung mindestens eine Detektorstufe. Die Detektorstufe ist dazu ausgelegt, verzögerte Taktsignale von zwei Verzögerungselementen zu empfangen. Ferner ist die Detektorstufe dazu ausgelegt, ein Ausgangssignal bereitzustellen. Insbesondere ist die Detektorstufe dazu ausgelegt, das Ausgangssignal in Abhängigkeit der Flanken der empfangenen Taktsignale einzustellen. Das Ausgangssignal der Detektorstufe kann in Abhängigkeit der Reihenfolge der ansteigenden Flanken der empfangenen verzögerten Taktsignale eingestellt werden.
Gemäß einer Ausführungsform umfasst die mindesten eine Detektorstufe jeweils zwei D-Flipflops. Hierbei wird jeweils an einem Takteingang des D-Flipflops ein verzögertes Ausgangssignal von einem Verzögerungselement bereitgestellt. Ein D- Flipflop wird auch als Data- oder Delay- Flipflop bezeichnet und gehört zu den taktgesteuerten Flipflops. Insbesondere kann es sich bei den D-Flipflops der Detektorstufe um taktflankengesteuerte D-Flipflops handeln.
Gemäß einer Ausführungsform sind zwischen einem Eingang der DLL und einem ersten Eingang der Detektorstufe, an dem ein erstes verzögertes Taktsignal bereitgestellt wird, doppelt so viele Verzögerungselemente vorgesehen, wie zwischen dem Eingang der DLL und einem zweiten Eingang der Detektorstufe, an dem ein zweites verzögertes Taktsignal bereitgestellt wird. Mit anderen Worten, ein zweites verzögertes Taktsignal, das an eine Detektorstufe bereitgestellt wird, wird doppelt so lange verzögert, wie das erste verzögerte Taktsignal, das an der jeweiligen Detektorstufe bereitgestellt wird.
Gemäß einer Ausführungsform umfasst die Detektorvorrichtung mindestens zwei Detektorstufen. In diesem Fall können die Ausgänge der mindestens zwei Detektorstufen mit einer logischen ODER-Verknüpfung miteinander verknüpft werden. Durch die Verwendung mehrerer Detektorstufen und eine logische Verknüpfung der Ausgänge der Detektorstufen ist es auf einfache Weise möglich, auch höhere harmonische Zustände der DLL zuverlässig zu detektieren.
Die obigen Ausgestaltungen und Weiterbildungen lassen sich, soweit sinnvoll, beliebig miteinander kombinieren. Weitere Ausgestaltungen, Weiterbildungen und Implementierungen der Erfindung umfassen auch nicht explizit genannte Kombinationen von zuvor oder im Folgenden bezüglich den Ausführungsbeispielen beschriebenen Merkmalen der Erfindung. Insbesondere wird der Fachmann auch Einzelaspekte als Verbesserungen oder Ergänzungen zu den jeweiligen Grundformen der Erfindung hinzufügen. Kurze Beschreibung der Zeichnungen
Weitere Merkmale und Vorteile der Erfindung werden nachfolgend anhand der
Figuren erläutert. Dabei zeigen:
Figur 1: eine schematische Darstellung eines Blockschaltbilds einer DLL mit einer Detektorvorrichtung gemäß einer Ausführungsform;
Figur 2: eine schematische Darstellung eines zeitlichen Ablaufs von
Taktsignalen in einer DLL in einem Grundzustand;
Figur 3: eine schematische Darstellung eines zeitlichen Ablaufs von
Taktsignalen einer DLL in einem harmonischen Zustand;
Figur 4: eine schematische Darstellung eines Blockschaltbilds einer
Detektorstufe für eine Detektorvorrichtung gemäß einer Ausführungsform;
Figur 5: eine schematische Darstellung einer Detektorstufe gemäß einer alternativen Ausführungsform;
Figur 6: eine schematische Darstellung einer Zusammenschaltung mehrerer Detektorstufen für eine Detektorvorrichtung gemäß einer Ausführungsform;
Figur 7: eine schematische Darstellung einer Zusammenschaltung mehrerer Detektorstufen für eine Detektorvorrichtung gemäß einer weiteren Ausführungsform;
Figur 8: eine schematische Darstellung einer Zusammenschaltung mehrerer Detektorstufen für eine Detektorvorrichtung gemäß noch einerweiteren Ausführungsform; und
Figur 9: eine schematische Darstellung eines Ablaufdiagramms, wie es einem Verfahren zur Detektion eines harmonischen Zustandes gemäß einer Ausführungsform zugrunde liegt.
Beschreibung der Ausführungsformen Figur 1 zeigt eine schematische Darstellung eines Blockschaltbilds einer Verzögerungs- Regelschleife oder Delay-Locked Loop (DLL) 1 gemäß einer Ausführungsform. Die DLL 1 dieser Ausführungsform liegt eine konventionelle DLL zugrunde, welche um eine Detektorvorrichtung 10 zur Detektion eines harmonischen Zustandes in der DLL 1 erweitert wurde. Entsprechend ist auch die Regeleinrichtung 30 der DLL 1 um eine zusätzliche Steuereinrichtung 31 erweitert, welche bei einer Detektion eines harmonischen Zustandes in der DLL 1 in die Regelschleife der DLL 1 eingreift, um die DLL von dem harmonischen Zustand in den Grundzustand zu überführen.
An der DLL 1 wird an einem Eingangsanschluss ein Referenz-Taktsignal CLK_ref bereitgestellt. Dieses Referenz-Taktsignal CLK_ref wird einem Verzögerungsblock 20 zugeführt. Der Verzögerungsblock 20 umfasst eine Serienschaltung aus mehreren Verzögerungselementen 2-1 bis 2-n. Am Eingang des ersten Verzögerungselementes 2-1 wird somit das Referenz-Taktsignal CLK_ref bereitgestellt. Am Eingang jedes weiteren Verzögerungselements 2-2 bis 2-n wird jeweils das Ausgangssignal des vorausgegangenen Verzögerungselements 2-1 bis 2-(n-l) bereitgestellt. Die Ausgänge der einzelnen Verzögerungselemente 2-1 bis 2-n werden über entsprechende Taktleitungen CLK <n>_delay als Ausgangssignale bereitgestellt. Darüber hinaus werden mindestens zwei der verzögerten Taktsignale an der Detektorvorrichtung 10 für eine Detektion eines harmonischen Zustandes bereitgestellt. Die Funktion dieser Detektorvorrichtung 10 wird im Nachfolgenden noch näher erläutert. Ferner wird das verzögerte Taktsignal des letzten Verzögerungselements 2-n an der Regeleinrichtung 30 bereitgestellt. Die Regeleinrichtung 30 vergleicht das am Eingang der DLL 1 bereitgestellte Referenz-Taktsignal CLK_ref mit dem verzögerten Taktsignal des letzten Verzögerungselements 2-n. Auf Grundlage dieses Vergleichs, insbesondere einer Auswertung eines Phasenunterschieds zwischen den beiden empfangenen Signalen, generiert die Regeleinrichtung 30 ein Steuersignal. Dieses Steuersignal wird an den Verzögerungselementen 2-1 bis 2-n des Verzögerungsblocks 20 bereitgestellt. Auf Grundlage dieses Steuersignals von der Regeleinrichtung 30 kann die Verzögerungszeit in den einzelnen Verzögerungselementen 2-1 bis 2-n angepasst bzw. eingestellt werden. Hierbei ist es insbesondere das Ziel der Regeleinrichtung 30, die einzelnen Verzögerungszeiten in den Verzögerungselementen 2-i derart anzupassen, dass die Summe der Verzögerungen der Periodendauer des Referenz-Taktsignals CLK_ref entspricht. Bei einer solchen Verzögerung befindet sich die DLL 1 im Grundzustand. Neben dem Grundzustand der DLL 1 ist es jedoch auch möglich, dass sich in der DLL 1 ein harmonischer Zustand einstellt. Als harmonischer Zustand wird dabei ein solcher Zustand bezeichnet, in welchem die Periodendauer des Referenz- Taktsignals CLK_ref einem Vielfachen der Summe der Verzögerungen der Verzögerungselemente 2-i in der Gruppe 20 der Verzögerungselemente entspricht. Derartige harmonische Zustände sind in der Regel nicht erwünscht. Daher ist es ein Ziel der DLL 1 gemäß dieser Ausführungsform, solche harmonischen Zustände zu erkennen. Daraufhin können geeignete Gegenmaßnahmen eingeleitet werden. Beispielsweise kann bei einer Detektion eines harmonischen Zustandes die Regeleinrichtung 30 die Verzögerungszeiten der Verzögerungselemente 2-i modifizieren, um die DLL von dem harmonischen Zustand in den Grundzustand zu überführen. Hierzu kann ein Ausgangssignal HARM der Detektorvorrichtung 10 an der Regeleinrichtung 30 bereitgestellt werden. Auf diese Weise kann die Detektion eines harmonischen Zustandes in der DLL 1 an der Regeleinrichtung 30 signalisiert werden, sodass die Regeleinrichtung 30 die Verzögerungszeiten der Verzögerungselemente 2-i entsprechend anpassen kann.
Figur 2 zeigt ein Diagramm zur Veranschaulichung des zeitlichen Ablaufs verzögerter Taktsignale in einer DLL 1. In dem hier dargestellten Beispiel wird eine Gruppe 20 mit fünf Verzögerungselementen 2-i oder einem entsprechenden Vielfachen davon angenommen. Dieses Beispiel dient jedoch nur als ein exemplarisches Anschauungsbeispiel zu dem Verständnis des zugrundeliegenden Prinzips und stellt keine Einschränkung der vorliegenden Erfindung dar.
In der obersten Zeile ist das Referenz-Taktsignal CLK_ref dargestellt. Darunter ist zunächst das verzögerte Taktsignal CLK2_delay nach dem zweiten Verzögerungselement 2-2 dargestellt. Darunter ist das verzögerte Taktsignal CLK4_delay nach dem vierten Verzögerungselement 2-4 dargestellt. In der untersten Zeile ist ein Hilfssignal HLD dargestellt, auf dessen Grundlage ein harmonischer Zustand der DLL 1 detektiert werden kann. Das Hilfssignal HLD wird unter Verwendung der dargestellten verzögerten Taktsignale CLK<i>_delay generiert. In dem hier dargestellten Beispiel wechselt das Hilfssignal HLD auf einen hohen Signalpegel „1“, wenn das verzögerte Taktsignal CLK2_delay vor dem zweiten Verzögerungselement 2-2 eine ansteigende Flanke aufweist, d.h. von Null auf Eins wechselt. Ferner wechselt das Hilfssignal HLD vom hohen Signalpegel auf den niedrigen Signalpegel „0“, wenn das verzögerte Taktsignal CLK4_delay von dem vierten Verzögerungselement 2-4 eine ansteigende Flanke aufweist, d.h. von Null auf Eins wechselt. Ein solches generiertes Hilfssignal HLD zeigt nun zu den Zeitpunkten der ansteigenden Flanke des Referenz-Taktsignals CLK_ref an, ob in der DLL 1 ein harmonischer Zustand detektiert wird, oder nicht. Weist das Hilfssignal HLD bei einer ansteigenden Flanke des Referenz- Taktsignals CLK_ref einen niedrigen Signalpegel („0“) auf, so befindet sich die DLL 1 im Grundzustand. Weist das Hilfssignal HLD zum Zeitpunkt der ansteigenden Flanke des Referenz-Taktsignals CLK_ref einen hohen Signalpegel („1“) auf, so wird ein harmonischer Zustand der DLL 1 detektiert.
Figur 3 zeigt eine schematische Darstellung eines zeitlichen Ablaufs von Taktsignalen in einer DLL 1 bei einem harmonischen Zustand der DLL 1, insbesondere mit doppelter Verzögerungszeit. Darüber hinaus gelten für den Aufbau der DLL 1 die gleichen Annahmen, wie bereits zuvor in Zusammenhang mit Figur 2 beschrieben, d.h. eine Gruppe 20 mit fünf Verzögerungselementen 2-
Wie in der oberen Zeile von Figur 3 zu erkennen ist, liegt in diesem Fall ein Referenz-Taktsignal CLK_ref zugrunde, welches dem Referenz-Taktsignal CLK_ref aus Figur 2 entspricht. Wie darüber hinaus in der zweiten und dritten Zeile in Figur 3 zu erkennen ist, weisen die einzelnen Verzögerungselemente 2-i hierbei jedoch eine doppelt so hohe Verzögerungszeit auf. Das in der untersten Zeile dargestellte Hilfssignal HLD wird auf Grundlage der dargestellten verzögerten Taktsignale CLK2_delay und CLK4_delay analog zu der bereits zuvor beschriebenen Vorschrift gebildet. Bei einer steigenden Flanke des ersten ausgewählten verzögerten Taktsignals CLK2_delay wechselt das Hilfssignal HLD auf einen hohen Signalpegel („1“). Bei einer ansteigenden Flanke des zweiten ausgewählten verzögerten Taktsignals CLK4_delay wechselt das Hilfssignal HLD auf einen niedrigen Signalpegel („0“). Damit weist das so gebildete Hilfssignal HLD in diesem Fall zu den Zeitpunkten einer ansteigenden Flanke des Referenz- Taktsignals CLK_ref einen hohen Signalpegel („1“) auf. Somit kann in diesem Fall ein harmonischer Zustand detektiert werden.
Die vorausgegangenen Beispiele einer DLL 1 mit fünf Verzögerungselementen 2- i dienen hierbei lediglich als Beispiel zur Veranschaulichung des Grundprinzips. Die Detektion von harmonischen Zuständen in einer DLL 1 ist dabei jedoch nicht auf diese spezielle Konfiguration beschränkt. Vielmehr ist es grundsätzlich möglich, eine Detektion von harmonischen Zuständen in einer DLL 1 mit einer beliebigen Anzahl von mehreren Verzögerungselementen 2-i anzuwenden. Die individuelle Auswahl der verzögerten Taktsignale, auf deren Grundlage eine Detektion von harmonischen Zuständen erfolgt, wie auch die Anzahl der für die Detektion von harmonischen Zuständen in Betracht zu ziehenden verzögerten Taktsignale kann dabei je nach Konfiguration und Anforderung variieren.
Beispielsweise kann bei einer Gruppe 20 von n Verzögerungselementen 2-1 bis 2-n mindestens ein verzögertes Taktsignal aus der ersten Hälfte von Verzögerungselementen 2-1 bis 2-(n/2) und mindestens ein verzögertes Taktsignal aus der zweiten Hälfte der Verzögerungselemente 2-(n/2) bis 2-n verwendet werden. Insbesondere kann jeweils ein erstes und ein zweites verzögertes Taktsignal CLK<i>_delay ausgewertet werden, wobei zwischen einem Eingang der DLL 1 und dem zweiten verzögerten Taktsignal doppelt so viele Verzögerungselemente 2-i angeordnet sind, wie zwischen dem Eingang der DLL und dem ersten verzögerten Taktsignal.
Zur Erhöhung der Zuverlässigkeit und insbesondere auch zur Detektion von höheren harmonischen Zuständen können insbesondere auch mehr als zwei verzögerte Taktsignale herangezogen werden. Dies wird im Nachfolgenden noch näher erläutert.
Figur 4 zeigt eine schematische Darstellung eines Blockschaltbilds einer Detektorstufe 100, wie sie beispielsweise zur Erzeugung eines Hilfssignals HLD in einer Detektorvorrichtung 10 gemäß einer Ausführungsform implementiert werden kann. Wie hierbei zu erkennen ist, umfasst die Detektorstufe 100 ein erstes D- Flipflop 101 und ein zweites D- Flipflop 102. Bei den beiden D- Flipflops 101 und 102 kann es sich insbesondere um taktflankengesteuerte D- Flipflops handeln. Am D- Eingang des ersten Flipflops 101 kann beispielsweise ein Aktivierungssignal EN bereitgestellt werden. Wechselt dieses Aktivierungssignal EN auf logisch Eins, so wird die Detektion von harmonischen Zuständen aktiviert. Am Takteingang des ersten Flipflops 101 wird ein erstes verzögertes Taktsignal bereitgestellt. Dieses Signal kann beispielsweise als „Setzabgriff“ bezeichnet werden. Dieses Signal wird beispielsweise in der rechts dargestellten vereinfachten Form am Eingang dkl bereitgestellt. Am Takteingang des zweiten Flipflops 102 wird das zweite verzögerte Taktsignal bereitgestellt. Der D- Eingang des zweiten Flipflops 102 ist mit dem Ausgang des ersten Flipflops 101 verbunden. Dieses Signal kann beispielsweise als „Rücksetzabgriff“ bezeichnet werden. Dieses Signal wird beispielsweise in der rechts dargestellten vereinfachten Form am Eingang dk2 bereitgestellt. Darüber hinaus umfasst die Detektorstufe 100 ein UND-Gatter 110. Die beiden Eingänge des UND-Gatters 110 sind jeweils mit einem Ausgang der beiden Flipflops 101 und 102 verbunden. Der Ausgang des UND-Gatters 110 ist mit den Rücksetz-/Reset- Eingängen der beiden Flipflops 101 und 102 verbunden. Eine solche Detektorstufe ermöglicht es, ein zuvor beschriebenes Hilfssignal HLD zur Detektion eines harmonischen Zustandes in einer DLL 1 zu generieren.
Figur 5 zeigt eine schematische Darstellung eines Blockschaltbilds einer Detektorstufe 100 für eine Detektorvorrichtung gemäß einer alternativen Ausführungsform. Die in Figur 5 dargestellte Detektorstufe 100 unterscheidet sich von der zuvor beschriebenen Detektorstufe 100 insbesondere dadurch, dass das UND-Gatter 110 entfällt. In dieser Ausführungsform sind die beiden D- Eingänge der Flipflops 101 und 102 beide jeweils mit dem Aktivierungseingang en verbunden. Die Rücksetzeingänge beider Flipflops 101 und 102 sind mit dem Ausgang des zweiten Flipflops 102 verbunden. An dem Ausgang des ersten Flipflops 101 liegt hierbei das Hilfssignal HLD bereit. Auf diese Weise kann die Arbeitsgeschwindigkeit der Detektorstufe 100 erhöht werden. Dies führt zu einer gesteigerten Robustheit gegenüber parametrischen Streuungen.
Figur 6 zeigt eine schematische Darstellung eines Blockschaltbilds einer Detektorvorrichtung 10 mit mehreren Detektorstufen 100. Auch hierbei ist die exemplarisch dargestellte Detektorvorrichtung 10 mit drei Detektorstufen 100 und die damit verbundene Auswertung von vier verzögerten Taktsignalen CLK<i>_delay nur als ein mögliches Anschauungsbeispiel zu verstehen. Je nach Anwendungsfall können selbstverständlich auch eine beliebige andere Anzahl von verzögerten Taktsignalen CLK<i>_delay mittels einer entsprechend geeigneten Anzahl von Detektorstufen 100 ausgewertet werden.
Für die Auswertung von mehr als zwei verzögerten Taktsignalen CLK<i>_delay können, wie in Figur 6 dargestellt, mehrere Detektorstufen 100 kaskadenartige zusammengefügt werden. Die von den jeweiligen Detektorstufen 100 bereitgestellten Ausgangssignale HLD werden mittels eines ODER-Gatters 120 verknüpft und das Ausgangssignal dieses ODER-Gatters 120 wird an einem Signaleingang eines weiteren Flipflops 130 bereitgestellt. Am Takteingang des weiteren Flipflops 130 wird das Referenz-Taktsignal CLK_ref bereitgestellt. Auf diese Weise kann am Ausgang des weiteren flankentaktgesteuerten Flipflops 130 das Signal HARM bereitgestellt werden, welches einen harmonischen Zustand der DLL 1 signalisiert. In gleicher Weise kann auch in den vorausgegangenen Beispielen in Zusammenhang mit den Figuren 4 und 5 das Hilfssignal HLD einem Flipflop 130 zugeführt werden, um aus dem Hilfssignal HLD das Signal HARM zur Signalisierung eines harmonischen Zustandes zu generieren.
Für das in Figur 6 dargestellte Ausführungsbeispiel wird beispielsweise eine Gruppe 20 von Verzögerungselementen 2-i mit zehn Verzögerungselementen 2-i angenommen. Darüber hinaus ist selbstverständlich auch eine beliebige Skalierung einer Gruppe 20 von Verzögerungselementen 2-i mit einem Vielfachen von zehn Verzögerungselementen 2-i möglich. Darüber hinaus lässt sich das hier beschriebene Grundprinzip einer kaskadenartigen Anordnung von mehreren Detektorstufen zur Auswertung von mehr als zwei verzögerten Taktsignalen CLK<i>_delay in entsprechender Weise auch für beliebige weitere Kombinationen von verzögerten Taktsignalen CLK<i>_delay und entsprechende Detektorstufen 100 anpassen.
In dem hier dargestellten Ausführungsbeispiel können an einer ersten Detektorstufe 100a das verzögerte Taktsignal CLKl_delay nach einer ersten (von beispielsweise zehn) Verzögerungsstufe 2-1 und ein verzögertes Taktsignal CLK2_delay nach der zweiten Verzögerungsstufe 2-2 bereitgestellt werden. An der zweiten Detektorstufe 100b wird ebenfalls das verzögerte Taktsignal CLK2_delay des zweiten Verzögerungselementes 2-2 sowie das verzögerte Taktsignal CLK4_delay nach dem vierten Verzögerungselement 2-4 bereitgestellt. An der dritten Detektorstufe 100c wird schließlich ebenfalls das verzögerte Taktsignal CLK4_delay nach dem vierten Verzögerungselement 2-4 sowie das verzögerte Taktsignal CLK8_delay nach dem achten Verzögerungselement 2-8 bereitgestellt. Eine solche Detektorvorrichtung ermöglicht beispielsweise eine Detektion von harmonischen Zuständen bis hin zum Zehnfachen der Periodendauer des Referenz-Taktsignals CLK_ref.
Um darüber hinaus die Robustheit der Detektorvorrichtung zur Detektion von harmonischen Zuständen in der DLL 1 zusätzlich zu erhöhen und insbesondere der endlichen Verarbeitungsgeschwindigkeit der Bauelemente Rechnung zu tragen, können bei einer Detektorvorrichtung 10 mit mehreren Detektorstufen 100 an den einzelnen Detektorstufen 100 überlappende verzögerte Taktsignale bereitgestellt werden. Unter dem Begriff überlappend ist in diesem Zusammenhang zu verstehen, dass in der kaskadenartigen Anordnung mehrerer Detektorstufen 100 an einer Detektorstufe 100 ein verzögertes Taktsignal CLK<i>_delay bereitgestellt wird, welches weniger verzögert ist, als das höher verzögerte Taktsignal CLK<i>_delay der benachbarten Detektorstufe 100. Eine solche Anordnung mit drei Detektorstufen 100 ist beispielhaft für den Fall einer Gruppe 20 von achtzig Verzögerungselementen 2-i in Figur 7 dargestellt. An der ersten Detektorstufe 100a sind beispielsweise die verzögerten Taktsignale CLK<i>_delay des elften Verzögerungselements 2-11 sowie des zweiundzwanzigsten Verzögerungselements 2-22 (von beispielsweise achtzig Verzögerungselementen) bereitgestellt. An der zweiten Detektorstufe 100b sind die verzögerten Taktsignale CLK<i>_delay des achtzehnten Verzögerungselements 2-18 und des sechsunddreißigsten Verzögerungselements 2-36 (der achtzig Verzögerungselemente 2-i) bereitgestellt. An der dritten Detektorstufe 100c sind beispielsweise die verzögerten Taktsignale CLK<i>_delay des zweiunddreißigsten Verzögerungselements 2-32 und des vierundsechzigsten Verzögerungselements 2-64 (der exemplarischen achtzig Verzögerungselemente 2-i) bereitgestellt. Dieses Schaltungskonzept, wie auch das nachfolgend beschriebene Konzept, kann problemlos auch auf größere Bereiche angepasst werden und ist durch eine deutlich größere Überlappung besonders robust gegenüber parametrischen Streuungen.
Figur 8 zeigt eine weitere alternative Ausführungsform einer Detektorschaltung 10 zur Auswertung von mehr als zwei verzögerten Taktsignalen CLK<i>_delay. Die hierbei dargestellte Ausführungsform basiert insbesondere auf der zuvor in Zusammenhang mit Figur 6 beschriebenen Ausführungsform und wurde durch zwei weitere Detektorstufen lOOd und lOOe erweitert. An den beiden zusätzlichen Detektorstufen lOOd und lOOe werden dabei verzögerte Taktsignale CLK<i>_delay bereitgestellt, deren Ursprung jeweils zwischen den verzögerten Taktsignalen CLK<i>_delay von den Verzögerungselementen 2-i liegt, die für die ersten drei Detektorstufen 100a, 100b und 100c verwendet werden. In dem in Figur 8 dargestellten Beispiel können beispielsweise für einen exemplarischen Fall von achtzig Verzögerungselementen 2-i an einer ersten Detektorstufe 100a die verzögerten Taktsignale CLK<i>_delay des achten und sechszehnten Verzögerungselements 2-i bereitgestellt werden. An der zweiten Detektorstufe 100b können in diesem Fall beispielsweise die verzögerten Taktsignale CLK<i>_delay des sechzehnten und zweiunddreißigsten Verzögerungselements 2-i bereitgestellt werden. An der dritten Detektorstufe 100c können entsprechend die verzögerten Taktsignale CLK<i>_delay des zweiunddreißigsten und vierundsechzigsten Verzögerungselements 2-i bereitgestellt werden. An den beiden zusätzlichen Detektorstufen lOOd und lOOe können entsprechend einmal die verzögerten Taktsignale CLK<i>_delay des zehnten und zwanzigsten Verzögerungselements 2-i, sowie des zwanzigsten und vierzigsten Verzögerungselements 2-i bereitgestellt werden. Die Hilfssignale HLD aller Detektorstufen 100 werden mit einem ODER-Gatter 120 verknüpft und der Ausgang des ODER-Gatters 120 wird am Signaleingang eines weiteren Flipflops 130 bereitgestellt. An dem Takteingang des flankengesteuerten D-Flipflops 130 liegt das Referenz-Taktsignal CLK_ref an. Somit liegt am Ausgang des weiteren Flipflops 130 ein Signal an, welches einen harmonischen Zustand der DLL 1 signalisiert.
Figur 9 schließlich zeigt eine schematische Darstellung eines Ablaufdiagramms, wie es einem Verfahren zur Detektion eines harmonischen Zustands in einer DLL zugrunde liegt. In Schritt S1 wird eine ansteigende Flanke eines ersten verzögerten Taktsignals innerhalb der DLL 1 detektiert. Entsprechend können in weiteren Schritten S2 ansteigende Flanken von einem oder mehreren weiteren verzögerten Taktsignalen detektiert werden. In Schritt S3 werden die Zeitpunkte der detektierten ansteigenden Flanken der verzögerten Taktsignale miteinander verglichen. Daraufhin wird in Schritt S4 auf Grundlage der Zeitpunkte der ansteigenden Flanken in den verzögerten Taktsignalen ein harmonischer Zustand in der DLL 1 detektiert.
Zusammenfassend betrifft die vorliegende Erfindung die Detektion von harmonischen Zuständen in einer Delay-Locked Loop. Hierzu werden mehrere verzögerte Taktsignale innerhalb der Delay-Locked Loop ausgewertet und auf deren Grundlage, insbesondere auf Basis der Zeitpunkte der ansteigenden Flanken in den verzögerten Taktsignalen, ermittelt, ob sich in der Delay-Locked Loop ein harmonischer Zustand eingestellt hat.

Claims

Ansprüche
1. Detektorvorrichtung (10) zu Detektion eines harmonischen Zustandes in einer Delay-Locked Loop (1), DLL, wobei die DLL (1) eine rückgekoppelte Serienschaltung mehrerer Verzögerungselemente (2-i) umfasst, und wobei die Detektorvorrichtung (10) dazu ausgelegt ist, einen harmonischen Zustand der DLL (1) unter Verwendung von verzögerten Taktsignalen von mindestens zwei Verzögerungselementen (2-i) der DLL (1) zu detektieren.
2. Detektorvorrichtung (10) nach Anspruch 1, wobei mindestens eines der mindestens zwei verzögerten Taktsignale von einem Verzögerungselement (2-i) der ersten Hälfte der Serienschaltung mehrerer Verzögerungselemente (2-i) bereitgestellt wird und mindestens eines der mindestens zwei verzögerten Taktsignale von einem Verzögerungselement (2-i) der zweiten Hälfte der Serienschaltung mehrerer Verzögerungselemente (2-i) bereitgestellt wird.
3. Detektorvorrichtung (10) nach Anspruch 1 oder 2, wobei die Detektorvorrichtung (10) dazu ausgelegt ist, den harmonischen Zustand der DLL (1) unter Verwendung von Zeitpunkten von ansteigenden Flanken der verzögerten Taktsignale von den mindestens zwei Verzögerungselementen (2-i) zu detektieren.
4. Detektorvorrichtung (10) nach einem der Ansprüche 1 bis 3, mit mindestens einer Detektorstufe (100), die dazu ausgelegt ist, verzögerte Taktsignale von zwei Verzögerungselementen (2-i) zu empfangen und ein Ausgangssignal bereitzustellen, wobei die mindestens eine Detektorstufe (100) dazu ausgelegt ist, das Ausgangssignal in Abhängigkeit der Flanken der empfangenen Taktsignale einzustellen.
5. Detektorvorrichtung (10) nach Anspruch 4, wobei jede der mindestens einen Detektorstufe (100) zwei D-Flipflops (101, 102) umfasst, und wobei jeweils an einem Takteingang eines D-Flipflops (101, 102) ein verzögertes Ausgangssignal von einem Verzögerungselement (2-i) bereitgestellt wird.
6. Detektorvorrichtung (10) nach Anspruch 4 oder 5, wobei zwischen einem Eingang der DLL(l) und einem ersten Eingang einer Detektorstufe (100), an dem ein erstes verzögertes Taktsignal bereitgestellt wird, doppelt so viele Verzögerungselemente (2-i) vorgesehen sind, wie zwischen dem Eingang der DLL(l) und einem zweiten Eingang der Detektorstufe (100), an dem ein zweites verzögertes Taktsignal bereitgestellt wird.
7. Detektorvorrichtung (10) nach einem der Ansprüche 4 bis 6, wobei die Detektorvorrichtung (100) mindestens zwei Detektorstufen (100, 100a, 100b) umfasst, und die Ausgänge der mindestens zwei Detektorstufen (100, 100a, 100b) mit einer logischen ODER-Verknüpfung miteinander verknüpft werden.
8. Regeleinrichtung (30) für eine Delay-Locked Loop (1), DLL, mit: einer Detektorvorrichtung (10) nach einem der Ansprüche 1 bis 7; und einer Steuereinrichtung, die dazu ausgelegt ist, eine Verzögerung der mehreren Verzögerungselemente (2-i) der DLL (1) anzupassen, falls die Detektoreinrichtung (10) einen harmonischen Zustand der DLL (1) detektier hat.
9. Delay-Locked Loop (1), DLL, mit: einem Eingangsanschluss, der dazu ausgelegt ist, ein Referenz-Taktsignal zu empfangen; mehreren Verzögerungselementen (2-i), wobei die mehreren Verzögerungselemente (2-i) als rückgekoppelte Serienschaltung angeordnet sind, und wobei die Verzögerungselemente (2-i) jeweils dazu ausgelegt sind, ein an einem Eingang des jeweiligen Verzögerungselements (2-i) bereitgestelltes Taktsignal um eine vorbestimmte Verzögerungszeit zu verzögern und am Ausgang des jeweiligen Verzögerungselements (2-i) bereitzustellen; einer Regeleinrichtung (30), die dazu ausgelegt ist, die vorbestimmte Verzögerungszeit der Verzögerungselemente (2-i) unter Verwendung eines Eingangstaktsignals und eines Ausgangstaktsignals der Serienschaltung der Verzögerungselemente (2-k) anzupassen; einer Detektorvorrichtung (10) nach einem der Ansprüche 1 bis 7; und wobei die Regelvorrichtung (30) eine Steuereinrichtung umfasst, die dazu ausgelegt ist, eine Verzögerung der mehreren Verzögerungselemente (2-i) der DLL (1) anzupassen, falls die Detektoreinrichtung (10) einen harmonischen Zustand der DLL detektier hat.
10. Verfahren zu Detektion eines harmonischen Zustandes in einer Delay- Locked Loop (1), DLL, wobei die DLL (1) eine rückgekoppelte Serienschaltung mehrerer Verzögerungselemente (2-i) umfasst, und wobei das Verfahren verzögerte Taktsignale von mindestens zwei Verzögerungselementen (2-i) der DLL (1) miteinander vergleicht und unter Verwendung des Vergleichs einen harmonischen Zustand der DLL (1) detektiert.
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