DE10227839B4

DE10227839B4 - Phasendifferenzerfassungsschaltung

Info

Publication number: DE10227839B4
Application number: DE10227839A
Authority: DE
Inventors: Yoshiaki Ito
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-07-23
Filing date: 2002-06-21
Publication date: 2004-07-08
Anticipated expiration: 2022-06-22
Also published as: US20030016766A1; TW560182B; DE10227839A1; CN1399404A; JP2003037486A; KR20030011239A

Abstract

Phasendifferenzerfassungsschaltung, mit einer ersten
Phasenvergleichseinrichtung (2) zum Vergleich der Phase eines ersten Eingangssignals (A) mit der Phase eines zweiten Eingangssignals (B) und zur Ausgabe des Vergleichsergebnisses,
einer ersten Verzögerungsschaltung (1P1 bis 1Pn) zur Verzögerung des ersten Eingangssignals,
einer zweiten Verzögerungsschaltung (1N1 bis 1Nn) zur Verzögerung des zweiten Eingangssignals,
einer zweiten Phasenvergleichseinrichtung (3P1 bis 3Pn) zum Vergleich der Phase des zweiten Eingangssignals mit der Phase des durch die erste Verzögerungsschaltung verzögerten ersten Eingangssignals und zur Ausgabe des Vergleichsergebnisses und
einer dritten Phasenvergleichseinrichtung (3N1 bis 3Nn) zum Vergleich der Phase des ersten Eingangssignals mit der Phase des durch die zweite Verzögerungsschaltung verzögerten zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses.

Description

Die Erfindung betrifft eine Phasendifferenzerfassungsschaltung zur Erfassung der Phasendifferenz zwischen zwei Eingangssignalen.
Mit der Entwicklung der feinen Mustergebung einer groß integrierten Schaltung beziehungsweise einer LSI-Schaltung wird die Energieversorgungsspannung zur Verbesserung der Zuverlässigkeit eines Transistors und zur Verringerung seines Energieverbrauchs verringert. Die Verringerung der Energieversorgungsspannung bedeutet die Verringerung der Entwurfsgrenze einer analogen Schaltung und kann die Möglichkeit einschließen, dass der Entwurf der analogen Schaltung selbst unmöglich werden würde. Dabei wird erwogen, die Schaltung, die gewöhnlich als analoge Schaltung ausgeführt worden ist, zu digitalisieren.
Im Zuge dieses Trends gilt auch für einen Phasenregelkreis (nachstehend als PLL-Kreis bzw. PLL-Schaltung bezeichnet) und einen Verzögerungsregelkreis (nachstehend als DLL-Kreis bzw. DLL-Schaltung bezeichnet) die Notwendigkeit der Digitalisierung.

Aus der DE 41 39 117 C1 ist eine Phasendetektorschaltung und damit ausgestattete PLL-Schaltung bekannt, die zur Erzeugung eines von der Phasendifferenz zwischen zwei digitalen Signalen abhängigen analogen Signals zwei NOR-Schaltungen enthält, deren Eingängen die beiden digitalen Signale einerseits verzögert und negiert und andererseits direkt zugeführt werden. Die Ausgangssignale der NOR-Schaltungen steuern zwei Stromquellen, von denen eine im aktivierten Zustand einen konstanten Ladestrom für einen Speicherkondensator liefert, während die andere einen konstanten, ebenso großen Entladestrom für diesen Speicherkondensator abführt. Die Ladespannung an diesem Speicherkondensator bildet ein analoges Signal, das ein Maß für die Phasenabweichung zwischen den digitalen Signalen darstellt. In ähnlicher Weise zeigt auch die JP 2000216338 eine Spannungsdifferenzermittlung in einer spannungsgesteuerten Energiequelle. 7 zeigt ein Blockschaltbild zur Veranschaulichung einer im wesentlichen aus der DE 31 16 603 C2 bekannten Phasendifferenzerfassungsschaltung einer PLL-Schaltung. 8 zeigt eine Zeitdarstellung zur Veranschaulichung des Betriebs einer bekannten Phasendifferenzerfassungsschaltung.

Nachstehend wird der Betrieb der Phasendifferenzerfassungsschaltung beschrieben.

Beispielsweise gemäß der Darstellung von 8 gibt für den Fall, dass die Phase eines Eingangssignals A der Phase eines Eingangssignals B voran schreitet, eines bekannte Phasendifferenzerfassungsschaltung ein Ausgangssignal A mit einer Impulsbreite entsprechend einer Phasendifferenz zwischen dem Eingangssignal A und dem Eingangssignal B aus.

Bei einem derartigen Aufbau der bekannten Phasendifferenzerfassungsschaltung gemäß den vorstehend angeführten Figuren wird das erfasste Ergebnis der Phasendifferenz in analoger Weise ausgedrückt (die Impulsbreite des Ausgangssignal A drückt die Phasendifferenz aus). Dies macht die Digitalisierung der nachfolgenden Stufe der Phasendifferenzerfassungsschaltung schwierig und schließt eine Digitalisierung einer PLL-Schaltung und einer DLL-Schaltung aus.

Die Erfindung dient zur Lösung des vorstehenden Problems.

Aufgabe der Erfindung ist die Bereitstellung einer Phasendifferenzerfassungsschaltung, die eine digitale Aussage über das erfasste Ergebnis einer Phasendifferenz ermöglicht.

Diese Afgabe wird durch eine Phasendifferenzerfassungsschaltung gemäß Patentanspruch 1 bzw 3 gelöst.

Eine Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet eine erste Phasenvergleichseinrichtung zum Vergleich der Phase eines ersten Eingangssignals mit der Phase eines zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses, eine zweite Phasenvergleichseinrichtung zum Vergleich der Phase des zweiten Eingangssignals mit der Phase des durch eine erste Verzögerungsschaltung verzögerten ersten Eingangssignals und zur Ausgabe des Vergleichsergebnisses und eine dritte Phasenvergleichseinrichtung zum Vergleich der Phase des ersten Eingangssignals mit der Phase des durch eine zweite Verzögerungsschaltung verzögerten zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses.

Bei der Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet die erste, die zweite und die dritte Phasenvergleichseinrichtung jeweils eine Flip-Flop-Schaltung, bei welcher für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals voran geht, ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel L bzw. N von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird, wohingegen für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals nachläuft, ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird.

Eine Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet eine erste Phasenvergleichseinrichtung zum Vergleich der Phase eines ersten Eingangssignals mit der Phase eines zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses, eine Vielzahl von zweiten Phasenvergleichseinrichtungen zum Vergleich der Phase des zweiten Eingangssignals mit den Phasen des jeweils durch eine Vielzahl von ersten Verzögerungsschaltungen verzögerten ersten Eingangssignals und zur Ausgabe der Vergleichsergebnisse, und eine Vielzahl von dritten Phasenvergleichseinrichtungen zum Vergleich der Phase des ersten Eingangssignals mit den Phasen des jeweils durch eine Vielzahl von zweiten Verzögerungsschaltungen verzögerten zweiten Eingangssignals und zur Ausgabe der Vergleichsergebnisse.

Bei der Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet eine jede Einrichtung aus der ersten Vergleichseinrichtung, aus einer Vielzahl von zweiten Phasenvergleichseinrichtungen und einer Vielzahl von dritten Phasenvergleichseinrichtungen eine Flip-Flop-Schaltung, bei welcher für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals vorangeht, ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal und ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird, wohingegen für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals nachläuft, ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird.

Bei der Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet eine jede Schaltung aus einer Vielzahl von ersten Verzögerungsschaltungen eine unterschiedliche Zahl von seriell verbundenen Verzögerungselementen, und beinhaltet eine jede aus der Vielzahl der zweiten Verzögerungsschaltungen die unterschiedliche Zahl von seriell verbundenen Verzögerungselementen.

Bei der Phasendifferenzerfassungsschaltung gemäß der Erfindung steigt die Zahl von Verzögerungselementen, die an einer jeden Schaltung aus einer Vielzahl von ersten Verzögerungsschaltungen angebracht sind und die an einer jeden Schaltung aus einer Vielzahl von zweiten Verzögerungsschaltungen angebracht sind, mit einer exponentiellen Rate.

Bei der Phasendifferenzerfassungsschaltung gemäß der Erfindung steigt die Zahl von Verzögerungselementen, die an einer jeden Schaltung aus einer Vielzahl von ersten Verzögerungsschaltungen angebracht sind und die an einer jeden Schaltung aus einer Vielzahl von zweiten Verzögerungsschaltungen angebracht sind, mit einer arithmetischen Progression.

Die Phasendifferenzerfassungsschaltung gemäß der Erfindung wird auf den Phasendifferenzerfassungsschaltungsabschnitt einer PLL-Schaltung angewendet.

Die Phasendifferenzerfassungsschaltung gemäß der Erfindung wird auf den Phasendifferenzerfassungsschaltungsabschnitt einer DLL-Schaltung angewendet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung erläutert. Es zeigen:
1 ein Blockschaltbild zur Veranschaulichung einer Phasendifferenzerfassungsschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung,
2 eine Zeitdarstellung zur Veranschaulichung des Betriebs der Phasendifferenzerfassungsschaltung von 1,
3 ein Blockschaltbild zur Veranschaulichung einer Phasendifferenzerfassungsschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
4 eine Zeitdarstellung zur Veranschaulichung des Betriebs der Phasendifferenzerfassungsschaltung von 3,
5 ein Blockschaltbild zur Veranschaulichung einer PLL-Schaltung,
6 ein Blockschaltbild zur Veranschaulichung einer DLL-Schaltung,
7 ein Blockschaltbild zur Veranschaulichung einer bekannten Phasendifferenzerfassungsschaltung einer PLL-Schaltung,
8 eine Zeitdarstellung zur Veranschaulichung des Betriebs einer bekannten Phasendifferenzerfassungsschaltung.
In den Figuren bezeichnen die gleichen Bezugszeichen soweit nicht anders angemerkt gleichartige Merkmale, Elemente, Komponenten oder Abschnitte der veranschaulichten Ausführungsbeispiele.
Bevorzugte Ausführungsbeispiele der Erfindung werden nachstehend unter Bezugnahme auf die angefügte Zeichnung beschrieben.
1 zeigt ein Blockschaltbild zur Veranschaulichung einer Phasendifferenzerfassungsschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung. Gemäß 1 bezeichnen Bezugszeichen 1P1 bis 1Pn Verzögerungsschaltungen (erste Verzögerungsschaltungen) zur Verzögerung eines Eingangssignals A (erstes Eingangssignal) mit zueinander verschiedenen Zeitdauern, wobei eine Verzögerungsschaltung 1P1 durch ein Verzögerungselement ausgebildet ist, eine Verzögerungsschalung 1P2 aus zwei Verzögerungselementen und eine Verzögerungsschaltung 1Pn aus Verzögerungselementen ausgebildet ist. Bezugszeichen 1N1 bis 1Nn bezeichnen Verzögerungsschaltungen (zweite Verzögerungsschaltungen) zur Verzögerung eines Eingangssignals B (zweites Eingangssignal) mit zueinander unterschiedlichen Zeitdauern, wobei eine Verzögerungsschaltung 1N1 aus einem Verzögerungselement, eine Verzögerungsschaltung 1N2 aus 2 Verzögerungselementen und eine Verzögerungsschaltung 1Nn aus n Verzögerungselementen ausgebildet ist.
Bezugszeichen 2 bezeichnet eine Flip-Flop-Schaltung (erste Phasenvergleichseinrichtung) für einen Vergleich der Phase des Eingangssignals A mit der Phase des Eingangssignals B und zur Ausgabe der Vergleichsergebnisse. Bezugszeichen 3P1 bis 3Pn bezeichnen Flip-Flop-Schaltungen (zweite Phasenvergleichseinrichtung) für einen Vergleich der Phasen der Eingangssignale A, die über die Verzögerungsschaltungen 1P1 bis 1Pn verzögert sind, mit der Phase des Eingangssignals B und zur Ausgabe der Vergleichsergebnisse. Bezugszeichen 3N1 bis 3Nn bezeichnen Flip-Flop-Schaltungen (dritte Phasenvergleichseinrichtung) für einen Vergleich der Phase des Eingangssignals A mit der Phase der Eingangssignale B, die über die Verzögerungsschaltungen 1N1 bis 1Nn verzögert sind, und zur Ausgabe der Vergleichsergebnisse.
Für den Fall, dass die Phase des Eingangssignals A der Phase des Eingangssignals B voran geht, gibt eine jede der Flip-Flop-Schaltungen 2, 3P1 bis 3Pn und 3N1 bis 3Nn ein Signal mit einem Pegel H von einem Ausgangsanschluss Q entsprechend dem Eingangssignal A aus und gibt ein Signal mit einem Pegel L von einem Ausgangsanschluss QC entsprechend dem Eingangssignal B aus. Für den Fall, dass die Phase des Eingangssignals A der Phase des Eingangssignals B nachläuft, gibt andererseits eine jede der Flip-Flop-Schaltungen 2, 3P1 bis 3Pn und 3N1 bis 3Nn ein Signal mit einem Pegel L von dem Ausgangsanschluss Q aus und gibt ein Signal mit einem Pegel H von dem Ausgangsanschluss QC aus. Für den Fall, dass das Eingangssignal A und das Eingangssignal B gleichzeitig eingegeben werden, wird jedoch ein Signal mit einem Pegel H von dem Ausgangsanschluss Q und ein Signal mit einem Pegel L von dem Ausgangsanschluss QC ausgegeben.
Nachfolgend wird der Betrieb der Phasendifferenzerfassungsschaltung beschrieben.
2 zeigt eine Zeitdarstellung zur Veranschaulichung des Betriebs der Phasendifferenzerfassungsschaltung von 1.
Beispielsweise für den Fall, dass die Phase des Eingangssignals A der Phase des Eingangssignals B um vier Verzögerungselemente vorangeht, wie es gemäß 2 dargestellt ist, gibt die Phasendifferenzerfassungsschaltung die Signale mit einem Pegel H von den jeweiligen Ausgangsanschlüssen Q der Flip-Flop-Schaltungen 2, 3N1 bis 3Nn zum Zeitpunkt der Eingabe des Eingangssignals A aus, da die jeweiligen Verzögerungsschaltungen 1N1 bis 1Nn die Eingabe des Eingangssignals B weiter verzögern.
Die Phasendifferenzerfassungsschaltung gibt weiterhin die Signale mit einem Pegel H von den jeweiligen Ausgangsanschlüssen Q der Flip-Flop-Schaltungen 3P1 bis 3P4 aus, bis das Eingangssignal B eingespeist wird, da die jeweiligen Verzögerungsschaltungen 1P1 bis 1P4 die Eingabe des Eingangssignals A verzögern, das Eingangssignal A aber eingespeist wird, bevor das Eingangssignal B eingespeist wird.
Ferner gibt die Phasendifferenzerfassungsschaltung die Signale mit einem Pegel L von den jeweiligen Ausgangsanschlüssen Q der Flip-Flop-Schaltungen 3P5 bis 3Pn aus, da die jeweiligen Verzögerungsschaltungen 1P5 bis 1Pn die Eingabe des Eingangssignals A verzögern und somit das Eingangssignal B eingespeist wird bevor die Einspeisung des Eingangssignals A folgt.
Bei Betrachtung der von den jeweiligen Ausgangsanschlüssen Q der Flip-Flop-Schaltungen 3Nn bis 3N1, 2, 3P1 bis 3Pn ausgegebenen Signalpegel entsprechen die Signalpegel den Pegeln "H . . . H H H H L L . . . L", womit die nachfolgende Stufe der Phasendifferenzerfassungsschaltung die Phasendifferenz zwischen dem Eingangssignal A und dem Eingangssignal B erfassen kann, falls sie erfasst, wo die Grenze zwischen den Signalpegeln "H" und "L" liegt. Da gemäß dem Beispiel von 2 die Grenze zwischen dem Ausgangssignal A4P der Flip-Flop-Schaltung 3P4 und dem Ausgangssignal A5P der Flip-Flop-Schaltung 3P5 liegt, kann ermittelt werden, dass die Phasendifferenz zwischen dem Eingangssignal A und dem Eingangssignal B durch 4 Verzögerungselemente erzeugt wird.
Da gemäß der vorstehenden Erläuterung und gemäß dem ersten Ausführungsbeispiel die Phasendifferenzerfassungsschaltung die Flip-Flop-Schaltung 2, die die Phase des Eingangssignals A mit der Phase des Eingangssignals B vergleicht und das Vergleichsergebnis ausgibt, die Flip-Flop-Schaltungen 3P1 bis 3Pn, die die Phasen der jeweils durch die Verzögerungsschaltungen 1P1 bis 1Pn verzögerten Eingangssignale A mit der Phase des Eingangssignals B vergleicht und die Vergleichsergebnisse ausgeben, und die Flip-Flop-Schaltungen 3N1 bis 3Nn beinhaltet, die die Phase des Eingangssignals A mit den Phasen der jeweils durch die Verzögerungsschaltungen 1N1 bis 1Nn verzögerten Eingangssignale B vergleicht und die Vergleichsergebnisse ausgibt, wird eine digitale Ausgabe beziehungsweise eine digitale Ausdrucksweise des erfassten Ergebnisses der Phasendifferenz ermöglicht.
3 zeigt ein Blockschaltbild zur Veranschaulichung einer Phasendifferenzerfassungsschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Während die Zahl der Verzögerungselemente, die an einer jeden der Verzögerungsschaltungen 1P1 bis 1Pn, 1N1 bis 1Nn angebracht sind, jeweils um eins in der Weise von "1, 2, 3, 4, 5,..., n" gemäß dem vorstehenden ersten Ausführungsbeispiel ansteigt, kann die Zahl der Verzögerungselemente, die an einer jeden der Verzögerungsschaltungen 1P1 bis 1Pn, 1N1 bis 1Nn angebracht sind, mit einer exponentiellen Rate ansteigen.
Gemäß 3 kann beispielsweise die Zahl der Verzögerungselemente, die an einer jeden der Verzögerungsschaltungen 1P1 bis 1Pn, 1N1 bis 1Nn angebracht sind, mit einem Faktor 2 in der Weise von "1, 2, 4, 8, 16, ..., 2^n–1" ansteigen. 4 zeigt einen Zeitverlauf zur Veranschaulichung der Funktionsweise der Phasendifferenzerfassungsschaltung von 3. Dies ermöglicht eine Ausdehnung des Erfassungsbereichs der Phasendifferenz ohne einen Anstieg der Zahl der Flip-Flop-Schaltungen.
In Hinblick hierzu ist es selbstverständlich, dass die Zahl der Verzögerungselemente nicht nur um den Faktor 2, sondern ebenso beispielsweise mit dem Faktor 3 oder 4 ansteigen kann.
Während die Zahl der Verzögerungselemente, die jeweils an den Verzögerungsschaltungen 1P1 bis 1Pn, 1N1 bis 1Nn angebracht sind, um eins in der Weise von "1, 2, 3, 4, 5, ...,n" gemäß dem vorstehenden ersten Ausführungsbeispiel ansteigt, kann gemäß einem dritten Ausführungsbeispiel die Zahl der Verzögerungselemente, die an einer jeden der Verzögerungsschaltungen 1P1 bis 1Pn, 1N1 bis 1Nn angebracht sind, mit einer arithmetischen Progression ansteigen.
Beispielsweise kann die Zahl der Verzögerungselemente, die an den Verzögerungsschaltungen 1P1 bis 1Pn, 1N1 bis 1Nn angebracht sind, um den Wert 2 in der Weise von "1, 3, 5, 7, 9,..., 2n-1" ansteigen. Dies ermöglicht eine Ausdehnung des Erfassungsbereichs der Phasendifferenz ohne einem Anstieg der Zahl der Flip-Flop-Schaltungen.
In einem vierten Ausführungsbeispiel zeigt 5 ein Blockschaltbild zur Veranschaulichung einer PLL-Schaltung.
Während in dem vorstehenden ersten bis dritten Ausführungsbeispiel keine spezielle Bezugnahme erfolgt ist, kann die Phasendifferenzerfassungsschaltung gemäß dem ersten bis dritten Ausführungsbeispiel auf den Phasendifferenzerfassungsabschnitt einer PLL-Schaltung gemäß 5 angewendet werden. Dies ermöglicht eine Digitalisierung der PLL-Schaltung.
In einem fünften Ausführungsbeispiel zeigt 6 ein Blockschaltbild zur Veranschaulichung einer DLL-Schaltung.
Während in dem vorstehenden ersten bis fünften Ausführungsbeispiel keine spezielle Bezugnahme erfolgt ist, kann die Phasendifferenzerfassungsschaltung gemäß dem ersten bis dritten Ausführungsbeispiel auf den Phasendifferenzerfassungsabschnitt einer DLL-Schaltung gemäß der Darstellung von 6 angewendet werden. Dies ermöglicht eine Digitalisierung der DLL-Schaltung.
Da gemäß vorstehender Beschreibung eine Phasendifferenzerfassungsschaltung gemäß der Erfindung eine erste Phasenvergleichseinrichtung für einen Vergleich der Phase des ersten Eingangssignals mit der Phase des zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses, eine zweite Phasenvergleichseinrichtung zum Vergleich der Phase des zweiten Eingangssignals mit der Phase des durch die erste Verzögerungsschaltung verzögerten ersten Eingangssignals und zur Ausgabe des Vergleichsergebnisses und eine dritte Phasenvergleichseinrichtung zum Vergleich der Phase des ersten Eingangssignals mit der Phase des mit der zweiten Verzögerungsschaltung verzögerten zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses beinhaltet, ermöglicht sie eine digitale Ausgabe beziehungsweise eine digitale Ausdrucksweise des Erfassungsergebnisses der Phasendifferenz.
Bei einer erfindungsgemäßen Phasendifferenzerfassungsschaltung beinhaltet eine jede der ersten, der zweiten und der dritten Phasenvergleichseinrichtung eine Flip-Flop-Schaltung, bei welcher für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals vorangeht, ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird, wohingegen für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals nachläuft, ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechen dem zweiten Eingangssignal ausgegeben wird. Dies ermöglicht daher die Ausgabe des Vergleichsergebnisses der Phase ohne einer erhöhten Kompliziertheit der Schaltungskonfiguration.
Da eine Phasendifferenzerfassungsschaltung gemäß der Erfindung eine erste Phasenvergleichseinrichtung zum Vergleich der Phase des ersten Eingangssignals mit der Phase des zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses, eine Vielzahl von zweiten Phasenvergleichseinrichtungen zum Vergleich der Phase des zweiten Eingangssignals mit der Phase der jeweils durch eine Vielzahl von ersten Verzögerungsschaltungen verzögerten ersten Eingangssignalen und zur Ausgabe der Vergleichsergebnisse und eine Vielzahl von dritten Phasenvergleichseinrichtungen zum Vergleich der Phase des ersten Eingangssignals mit der Phase der jeweils durch eine Vielzahl von zweiten Verzögerungsschaltungen verzögerten zweiten Eingangssignalen und zur Ausgabe der Vergleichsergebnisse beinhaltet, ermöglicht sie eine digitale Ausgabe beziehungsweise Ausdrucksweise des Erfassungsergebnisses der Phasendifferenz.
Bei einer Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet eine jede Einrichtung aus der ersten Vergleichseinrichtung, einer Vielzahl von zweiten Vergleichseinrichtungen und einer Vielzahl von dritten Vergleichseinrichtungen eine Flip-Flop-Schaltung, bei welcher für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals vorangeht, ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird, wohingegen für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals nachläuft, ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird. Dies ermöglicht daher die Ausgabe des Vergleichsergebnisses der Phase ohne einer erhöhten Kompliziertheit der Schaltungskonfiguration.
Bei einer Phasendifferenzerfassungsschaltung gemäß der Erfindung beinhaltet eine jede Schaltung aus einer Vielzahl von ersten Verzögerungsschaltungen eine unterschiedliche Zahl von seriell verbundenen Verzögerungselementen und eine jede aus einer Vielzahl von zweiten Verzögerungsschaltungen diese in Serie verbundenen Elemente. Daher ermöglicht die Phasendifferenzerfassungsschaltung eine einfache Verzögerung des Eingangssignals.
Bei der Phasendifferenzerfassungsschaltung gemäß der Erfindung steigt die Zahl der an einer jeden aus einer Vielzahl von ersten Verzögerungsschaltungen angebrachten Verzögerungselementen und von an einer jeden aus einer Vielzahl von zweiten Verzögerungsschaltungen angebrachten Verzögerungselementen mit einer exponentiellen Rate. Daher ermöglicht die Phasendifferenzerfassungsschaltung eine Ausdehnung des Erfassungsbereichs der Phasendifferenz.
Bei einer Phasendifferenzerfassungsschalung gemäß der Erfindung steigt die Zahl von an einer jeden aus einer Vielzahl von ersten Verzögerungsschaltungen angebrachten Verzögerungselementen und von an einer jeden aus einer Vielzahl von zweiten Verzögerungsschaltungen angebrachten Verzögerungselementen mit einer arithmetischen Progression. Daher ermöglicht die Phasendifferenzerfassungsschaltung eine Ausdehnung des Erfassungsbereichs der Phasendifferenz.
Da eine Phasendifferenzerfassungsschaltung gemäß der Erfindung so ausgebildet ist, dass sie auf einen Phasendifferenzerfassungsschaltungsabschnitt einer PLL-Schaltung angewendet wird, ermöglicht sie die Digitalisierung der PLL-Schaltung.
Da die Phasendifferenzerfassungsschaltung gemäß der Erfindung so aufgebaut ist, dass sie auf den Phasendifferenzerfassungsschaltungsabschnitt einer DLL-Schaltung angewendet wird, ermöglicht sie die Digitalisierung der DLL-Schaltung.
Während in den bevorzugten Ausführungsbeispielen der Erfindung die Digitalisierung der Phasendifferenzerfassungsschaltung beispielhaft angeführt ist, sollte es für den Fachmann verständlich sein, dass vielfältige Modifikationen und Änderungen ohne einem Abweichen aus dem Bereich der Erfindung möglich sind.
Ebenso sollte es verständlich sein, dass die Erfindung alle die vorstehend angeführten Ziele erfüllt und den Vorteil einer breiten kommerziellen Nützlichkeit aufweist, und dass die Erfindung für Veranschaulichungszwecke und nicht zu ihrer Begrenzung ausgeführt worden ist. Somit ist die Erfindung lediglich durch den angefügten Patentansprüche begrenzt.
Gemäß der vorstehenden Beschreibung beinhaltet eine Phasendifferenzerfassungsschaltung eine Flip-Flop-Schaltung 2 zum Vergleich der Phase eines Eingangssignals A mit der Phase eines Eingangssignals B und zur Ausgabe des Vergleichsergebnisses, Flip-Flop-Schaltungen 3P1 bis 3Pn zum Vergleich der Phasen der jeweils durch Verzögerungsschaltungen 1P1 bis 1Pn verzögerten Eingangssignale A mit der Phase des Eingangssignals B und zur Ausgabe der Vergleichsergebnisse und Flip-Flop-Schaltungen 3N1 bis 3Nn zum Vergleich der Phase des Eingangssignals A mit den Phasen der jeweils durch Verzögerungsschaltungen 1N1 bis 1Nn verzögerten Eingangssignale B und zur Ausgabe der Vergleichsergebnisse.

Claims

Phasendifferenzerfassungsschaltung, mit einer ersten Phasenvergleichseinrichtung (2) zum Vergleich der Phase eines ersten Eingangssignals (A) mit der Phase eines zweiten Eingangssignals (B) und zur Ausgabe des Vergleichsergebnisses, einer ersten Verzögerungsschaltung (1P1 bis 1Pn) zur Verzögerung des ersten Eingangssignals, einer zweiten Verzögerungsschaltung (1N1 bis 1Nn) zur Verzögerung des zweiten Eingangssignals, einer zweiten Phasenvergleichseinrichtung (3P1 bis 3Pn) zum Vergleich der Phase des zweiten Eingangssignals mit der Phase des durch die erste Verzögerungsschaltung verzögerten ersten Eingangssignals und zur Ausgabe des Vergleichsergebnisses und einer dritten Phasenvergleichseinrichtung (3N1 bis 3Nn) zum Vergleich der Phase des ersten Eingangssignals mit der Phase des durch die zweite Verzögerungsschaltung verzögerten zweiten Eingangssignals und zur Ausgabe des Vergleichsergebnisses.
Phasendifferenzerfassungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Phasenvergleichseinrichtung (2), die zweite Phasenvergleichseinrichtung (3P1 bis 3Pn) und die dritte Phasenvergleichseinrichtung (3N1 bis 3Nn) jeweils eine Flip-Flop-Schaltung beinhalten, bei welcher für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals voran geht, ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird, wohingegen für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals nachläuft, ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird.
Phasendifferenzerfassungsschaltung, mit einer ersten Phasenvergleichseinrichtung (2) zum Vergleich der Phase eines ersten Eingangssignals (A) mit der Phase eines zweiten Eingangssignals (B) und zur Ausgabe des Vergleichsergebnisses, einer Vielzahl von ersten Verzögerungsschaltungen (1P1 bis 1Pn) zur Verzögerung des ersten Eingangssignals um jeweilige voneinander verschiedene Zeitdauern, einer Vielzahl von zweiten Verzögerungsschaltungen (1N1 bis 1Nn) zur Verzögerung des zweiten Eingangssignals um jeweilige voneinander verschiedene Zeitdauern, einer Vielzahl von zweiten Phasenvergleichseinrichtungen (3P1 bis 3Pn) zum Vergleich der Phase des zweiten Eingangssignals mit den Phasen des jeweils durch die Vielzahl von ersten Verzögerungsschaltungen verzögerten ersten Eingangssignals und zur Ausgabe der Vergleichsergebnisse, und einer Vielzahl von dritten Phasenvergleichseinrichtungen (3N1 bis 3Nn) zum Vergleich der Phase des ersten Eingangssignals mit den Phasen des jeweils durch die Vielzahl der zweiten Verzögerungsschaltungen verzögerten zweiten Eingangssignals und zur Ausgabe der Vergleichsergebnisse.
Phasendifferenzerfassungsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß eine jede Einrichtung aus der ersten Vergleichseinrichtung (2), der Vielzahl der zweiten Phasenvergleichseinrichtungen (3P1 bis 3Pn) und der Vielzahl der dritten Phasenvergleichseinrichtungen (3N1 bis 3Nn) eine Flip-Flop-Schaltung beinhaltet, bei welcher für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals vorangeht, ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal und ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird, wohingegen für den Fall, dass die Phase des ersten Eingangssignals der Phase des zweiten Eingangssignals nachläuft, ein Signal mit einem Pegel L von einem Ausgangsanschluss entsprechend dem ersten Eingangssignal ausgegeben wird und ein Signal mit einem Pegel H von einem Ausgangsanschluss entsprechend dem zweiten Eingangssignal ausgegeben wird.
Phasendifferenzerfassungsschaltung nach Anspruch 3, dadurch gekennzeichnet, dass eine jede aus der Vielzahl der ersten Verzögerungsschaltungen (1P1 bis 1Pn) eine unterschiedliche Zahl von seriell verbundenen Verzögerungselementen beinhaltet, und eine jede aus der Vielzahl der zweiten Verzögerungsschaltungen (1N1 bis 1Nn) die unterschiedliche Zahl von seriell verbundenen Verzögerungselementen beinhaltet.
Phasendifferenzerfassungsschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Zahl der an einer jeden aus der Vielzahl der ersten Verzögerungsschaltungen (1P1 bis 1Pn) angebrachten Verzögerungselemente und der an einer jeden aus der Vielzahl zweiten Verzögerungsschaltungen (1N1 bis 1Nn) angebrachten Verzögerungselemente mit einer exponentiellen Rate ansteigt.
Phasendifferenzerfassungsschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Zahl der an einer jeden aus der Vielzahl der ersten Verzögerungsschaltungen (1P1 bis 1Pn) angebrachten Verzögerungselemente und der an einer jeden aus der Vielzahl der zweiten Verzögerungsschaltungen (1N1 bis 1Nn) angebrachten Verzögerungselemente mit einer arithmetischen Progression ansteigt.
Phasendifferenzerfassungsschaltung nach einem der vorstehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Phasendifferenzerfassungsschaltung an dem Phasendifferenzerfassungsschaltungsabschnitt einer PLL-Schaltung angewendet wird.
Phasendifferenzerfassungsschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Phasendifferenzerfassungsschaltung an dem Phasendifferenzerfassungsschaltungsabschnitt einer DLL-Schaltung angewendet wird.