KR19980083125A

KR19980083125A - 동기식 전송모드의 디지털 위상비교기

Info

Publication number: KR19980083125A
Application number: KR1019970018271A
Authority: KR
Inventors: 이상용
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1997-05-12
Filing date: 1997-05-12
Publication date: 1998-12-05

Abstract

본 발명은 동기식 전송장치에 있어서, 시스템 클럭의 위상이 기준클럭과 동기를 이루도록 하는 디지털 위상비교기에 관한 것이다.

이러한 본 발명에 따른 회로는, 다수의 클럭원으로부터 입력되는 기준클럭들중 하나를 선택하되, 시스템 클럭을 상기 선택된 기준클럭에 동기시키기 위한 위상동기루프가 구비된 동기식 전송장치에 있어서, 기준클럭 선택신호에 따라 기준클럭을 선택하여 출력하는 기준클럭 선택부(10), 상기 기준클럭 발생부(10)가 출력하는 기준클럭을 입력받아 한 주기 단위로 지연시키는 기준클럭 지연부(20), 상기 기준클럭 지연부(20)가 출력하는 기준클럭의 한 주기동안 소정의 비교클럭을 계수하는 계수부(30), 및 기준클럭 지연부(20)가 출력하는 기준클럭에 맞추어 상기 계수부(30)가 수행한 결과를 래치하여 16비트의 이진데이터(D0∼D15)를 출력하는 데이터 발생부(40)를 구비하여, 기준클럭과 비교클럭이 같은 주파수율을 가지고 있지 않더라도 클럭의 위상차를 디지털값으로 구할 수 있다.

Description

동기식 전송모드의 디지털 위상비교기

본 발명은 동기식 전송장치에서 사용되는 위상비교기에 관한 것으로, 특히 기준클럭에 시스템 클럭의 위상을 맞추기 위한 디지틀 위상 비교기에 관한 것이다.

일반적으로 디지털 통신시스템은 양자화 과정을 통해 디지털 부호화된 음성신호를 비롯한 디지털 신호정보를 시간축상에 일정 주기로 배열한 후 상대측에 전달하게 되는데, 이에 수반되는 내외부의 모든 절차는 하나의 클럭에서 제공되는 타이밍 신호에 의해 제어된다. 즉, A에서 B로 어떠한 데이터를 전달하려면 송신단과 수신단의 동기를 맞추기 위하여 클럭정보가 전달되어야 한다. 이때 클럭정보는 따로 클럭을 제공하는 라인을 통해 전달될 수도 있지만, 클럭을 제공해주는 라인을 따로 설비하는 데는 과도한 비용이 들게 되므로 데이터에 클럭정보를 함께 실어보내 데이터에서 클럭을 추출하도록 한다.

따라서 클럭정보가 삽입된 수신 데이터를 디지털 위상동기루프(Phase- Locked Loof,이하 PLL이라 함)와 접속하여 송신 클럭을 재생하며, 이러한 PLL의 주요기능은 주파수 및 위상의 동기이다.

도 1에 일반적인 PLL의 구성이 도시되어 있다.

PLL은 도 1에서 보는 바와 같이, 위상비교기(1), 루프필터(2), 및 전압제어 발진기(VCO,3)로 구성되어 있다.

이와 같이 구성되는 PLL의 동작에 대하여 간단히 살펴보면, 위상비교기(1)는 입력전압 Vi(t)와 VCO(3)의 출력전압 Vo(t)를 비교하여 그 위상차에 대응하는 전압 Vd(t)를 출력한다. Vd(t)는 루프필터(2)에 의해 고주파 성분이 제거되고 저주파 성분만이 VCO(3)의 제어전압 Vc(t)로 되어 VCO(3)로 입력된다. 상기 루프필터(2)는 위상비교기(1)에서 검출한 위상차를 소프트웨어적으로 연산하여 평균 위상차를 구하고 루프필터기능을 담당하는 부분으로서, 상기 루프필터(2)는 저역통과 필터로 위상비교기(1)에서 생기는 고주파 성분을 제거하는 작용뿐만 아니라 PLL의 동기특성이나 응답특성을 결정하는 중요한 요소이다. 그리고 루프필터(2)가 출력한 제어전압 Vc(t)는 Vi(t)와 Vo(t)의 주파수차가 작아지도록 VCO(3)를 제어한다.

이때, VCO(3)의 주파수가 입력신호 주파수에 추수할 수 있는 범위를 '동기범위'라고 한다. 동기상태에 있어서는 VCO(3)의 주파수는 입력신호의 주파수에 일치하지만, 그 위상차는 VCO(3)의 주파수를 자주발진 주파수( Vc(t)=0에서의 VCO(3)의 발진주파수)로부터 입력신호의 주파수로 이동시키기 위한 오차전압으로서 존재한다.

그런데, 종래에는 통상적으로 디지털 PLL을 구성하는 요소가운데 하나인 위상비교기를 모토롤라사의 MC4044 상용칩으로 사용하였는데, 이러한 경우 위상비교기로 입력되는 기준클럭과 비교클럭은 같은 주파수율을 가져야 했다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 기준클럭과 비교클럭이 같은 주파수율을 갖지 않아도 위상차를 구할 수 있도록 된 디지털 위상비교기를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 회로는, 기준클럭 선택신호에 따라 기준클럭을 선택하여 출력하는 기준클럭 선택부, 상기 기준클럭 발생부가 출력하는 기준클럭을 입력받아 한 주기 단위로 지연시키는 기준클럭 지연부, 상기 기준클럭 지연부가 출력하는 기준클럭의 한 주기동안 소정의 비교클럭을 계수하는 계수부, 및 기준클럭 지연부가 출력하는 기준클럭에 맞추어 상기 계수부가 수행한 결과를 래치하여 소정비트의 이진데이터를 출력하는 데이터 발생부를 포함하여 구성되는 것을 특징으로 한다.

도 1은 일반적인 PLL의 구조를 도시한 블록도,

도 2는 본 발명에 따른 디지털 위상비교기를 도시한 블록도,

도 3은 디지털 위상비교기에서 기준클럭에 따른 비교클럭을 계수하는 동작을 설 명한 타이밍도이다.

＊도면의 주요부분에 따른 부호의 설명

1 : 위상비교기 2 : 루프필터

3 : 전압제어 발진기 10 : 기준클럭 선택부

20 : 기준클럭 지연부 30 : 계수부

40 : 데이터 발생부

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 자세히 살펴보기로 한다.

도 2는 본 발명에 따른 디지털 위상비교기를 도시한 블록도이다.

도 2에서 보는 바와 같이 디지털 위상비교기는, 기준클럭 선택부(10), 기준클럭 지연부(20), 계수부(30), 및 데이터 발생부(40)로 구성되어 있다.

상기 기준클럭 선택부(10)는 제1 수신 8KHz클럭, 제2 수신 8KHz클럭을 각각 입력받아 기준클럭 선택신호에 따라 선택된 8KHz 클럭을 출력한다. 상기 제1, 제2 입력클럭들은 광전송로를 통해 수신된 클럭이거나 도시되지 않은 클럭원의 외부 데이터로부터 추출한 클럭들이다. 기준클럭 지연부(20)는 상기 기준클럭 선택부(10)로부터 8KHz 기준클럭을 입력받아 기준클럭을 한 주기 단위로 지연시키는 기능을 한다.

계수부(30)는 8KHz 기준클럭의 매 주기동안 소정의 비교클럭을 계수하는데, 상기 비교클럭은 도 1에 도시된 PLL의 VCO(3)가 발생하는 클럭으로서 본 발명에서는 51.84MHz를 이용하였다. 즉, 계수부(30)는 상기 기준클럭 지연부(20)가 다음 기준클럭을 발생할 때까지 비교클럭을 계수하고, 다음 기준클럭이 발생하면 그때까지 계수한 값을 출력한다. 그리고 계수한 값을 출력한 뒤, 현재의 기준클럭에 의해 다시 계수를 시작한다.

도 3에 기준클럭에 따른 비교클럭의 계수동작을 설명한 타이밍도가 도시되어 있다.

도 3에서 보는 바와 같이, 8KHz 기준클럭의 폴링에지(falling edge)에서부터 51.84MHz의 비교클럭을 계수하기 시작하여, 기준클럭의 한 주기동안 비교클럭을 계수하면, 위상이 정확히 동기된 경우에 비교클럭의 카운트값은 6480이 되어 계수부(30)는 십진수 6480에 해당되는 이진수를 16비트로 출력한다. 이때, 기준클럭과 비교클럭에 위상차가 발생하면, 계수부(30)의 카운트값은 6480이 아닌 다른 어떤 수가 되며, 위상차가 클수록 카운트값은 6480과 많은 차이를 보이게 된다.

데이터 발생부(40)는 계수부(30)가 기준클럭의 한 주기동안 비교클럭을 계수하는 동안 잠시 기다리고 있다가, 기준클럭 지연부(20)가 출력하는 기준클럭에 맞추어 기준클럭의 한 주기가 끝나는 순간 계수부(30)가 수행한 결과를 래치하여 16비트의 이진데이터(D0∼D15)를 출력한다.

상기와 같은 과정에 있어서, 8KHz의 기준클럭과 51.84MHz의 비교클럭은 각각 ±20ppm의 오차를 가질 수 있는데, 만약 기준클럭과 비교클럭이 완전히 동기를 이룬다면 도 3에서 살펴본 바와 같이 계수부(30)가 나타내는 카운트값은 6480이 되어, 계수부(30)의 결과를 래치하는 데이터 발생부(40)의 출력 D0∼D15의 값은 십진수로 6480을 나타내게 된다.

이상에서 살펴본 바와 같이 본 발명의 회로는, 별도의 상용칩을 사용하지 않고 PGA(Programable Gate Array)화하여 기준클럭과 비교클럭이 같은 주파수율이 아니더라도 기준클럭과 비교클럭의 위상차를 디지털값으로 구할 수 있는 효과가 있다.

Claims

다수의 클럭원으로부터 입력되는 기준클럭들중 하나를 선택하되, 시스템 클럭을 상기 선택된 기준클럭에 동기시키기 위한 위상동기루프가 구비된 동기식 전송장치에 있어서,

기준클럭 선택신호에 따라 기준클럭을 선택하여 출력하는 기준클럭 선택부(10);

상기 기준클럭 발생부(10)가 출력하는 기준클럭을 입력받아 한 주기 단위로 지연시키는 기준클럭 지연부(20);

상기 기준클럭 지연부(20)가 출력하는 기준클럭의 한 주기동안 소정의 비교클럭을 계수하는 계수부(30); 및

기준클럭 지연부(20)가 출력하는 기준클럭에 맞추어 상기 계수부(30)가 수행한 결과를 래치하여 소정비트의 이진데이터(D0∼D15)를 출력하는 데이터 발생부(40)를 포함하는 것을 특징으로 하는 디지털 위상비교기.
제 1 항에 있어서, 상기 비교클럭이 51.84MHz인 것을 특징으로 하는 디지털 위상비교기.