TWI619023B - 記憶體控制電路及其方法 - Google Patents

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Abstract

一種記憶體控制電路及其方法。記憶體控制方法包含：傳送第一時脈至序列周邊介面NOR型快閃記憶體；傳輸一讀取指令至該序列周邊介面NOR型快閃記憶體；等待一讀取等待時間，其中該讀取等待時間係與該序列周邊介面NOR型快閃記憶體之規格及該第一時脈之週期有關；等待一延遲時間，其中該延遲時間係與一延遲設定值及一第二時脈之週期有關，該第一時脈不等於該第二時脈；接收該序列周邊介面NOR型快閃記憶體所回傳之一讀取資料；以及依據該讀取資料是否正確調整該延遲時間。本發明提升序列周邊介面NOR型快閃記憶體的讀取操作的穩定度，而且具有電路簡單及可彈性調整等優點。

Description

記憶體控制電路及其方法
本發明是關於記憶體控制電路，尤其是關於序列周邊介面（serial peripheral interface, SPI）NOR型快閃記憶體（NOR flash）的控制電路及方法。
圖1為習知序列周邊介面NOR型快閃記憶體的一種應用電路的示意圖。系統單晶片30及序列周邊介面NOR型快閃記憶體20設置於電路板10上。系統單晶片30利用記憶體控制電路31存取序列周邊介面NOR型快閃記憶體20的資料。因為系統單晶片30與序列周邊介面NOR型快閃記憶體20之間的繞線41可能導致資料延遲，所以系統單晶片30更包含中介電路32來解決因為電路板上的繞線41所產生的資料不同步的問題。如此一來，設計系統單晶片30時只需要考量晶片內的繞線42所引起的資料延遲。然而中介電路32卻可能造成系統單晶片30的電路面積增大及成本增加等額外負擔。
鑑於先前技術之不足，本發明之一目的在於提供一種記憶體控制電路及其方法，以克服序列周邊介面NOR型快閃記憶體的讀取延遲。
本發明揭露一種記憶體控制電路，用來控制一序列周邊介面NOR型快閃記憶體，該序列周邊介面NOR型快閃記憶體根據一第一時脈動作，該記憶體控制電路包含：一介面控制單元，用來接收一第二時脈；一序列控制單元，耦接該介面控制單元且根據該第二時脈動作，用來傳送該第一時脈及一讀取指令至該序列周邊介面NOR型快閃記憶體，並且接收一讀取資料；以及一資料控制單元，耦接該介面控制單元及該序列控制單元，用來根據一延遲設定值控制該序列控制單元於接收該讀取資料前等待一預設時間；其中，該預設時間包含一延遲時間及該序列周邊介面NOR型快閃記憶體所要求之一讀取等待時間，該讀取等待時間為該第一時脈的週期的倍數，該延遲時間為該第二時脈的週期的倍數，且該第一時脈不等於該第二時脈。
本發明另揭露一種記憶體控制方法，用來控制一序列周邊介面NOR型快閃記憶體，該序列周邊介面NOR型快閃記憶體根據一第一時脈動作，該方法包含：接收一第二時脈；傳送該第一時脈及一讀取指令至該序列周邊介面NOR型快閃記憶體；於接收一讀取資料前，根據一延遲設定值等待一預設時間；以及接收該讀取資料；其中，該預設時間包含一延遲時間及該序列周邊介面NOR型快閃記憶體所要求之一讀取等待時間，該讀取等待時間為該第一時脈的週期的倍數，該延遲時間為該第二時脈的週期的倍數，該第一時脈不等於該第二時脈。
本發明另揭露一種記憶體控制方法，用來控制一序列周邊介面NOR型快閃記憶體，該序列周邊介面NOR型快閃記憶體根據一第一時脈動作，該方法包含：傳送該第一時脈至該序列周邊介面NOR型快閃記憶體；傳輸一讀取指令至該序列周邊介面NOR型快閃記憶體；等待一讀取等待時間，其中該讀取等待時間係與該序列周邊介面NOR型快閃記憶體之規格及該第一時脈之週期有關；等待一延遲時間，其中該延遲時間係與一延遲設定值及一第二時脈之週期有關，該第一時脈不等於該第二時脈；接收該序列周邊介面NOR型快閃記憶體所回傳之一讀取資料；以及依據該讀取資料是否正確調整該延遲時間。
本發明之記憶體控制電路及其方法能夠適應性決定一延遲時間，以補償電路板上及/或晶片內部的繞線所造成的訊號延遲。相較於習知方法，本發明不需額外的電路即可提升序列周邊介面NOR型快閃記憶體的讀取操作的穩定度，而且具有電路簡單及可彈性調整等優點。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含記憶體控制電路及其方法。由於本發明之記憶體控制電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之記憶體控制方法的部分或全部流程可以是軟體及/或韌體之形式，並且可藉由本發明之記憶體控制電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。
圖2為本發明所提出之記憶體控制電路之一實施例的功能方塊圖，其中記憶體控制電路200可執行校正流程及一般操作流程。圖3為對應圖2之資料讀取操作的時序圖。圖4為本發明之記憶體控制方法之校正流程之一實施例的流程圖。記憶體控制電路200包含介面控制單元210、資料控制單元220、暫存器230、緩存單元240以及序列控制單元250。請一併參閱圖2、圖3及圖4，介面控制單元210接收工作時脈BUS_CLK（步驟S410）。工作時脈BUS_CLK例如是由記憶體控制電路200所在之系統單晶片之鎖相迴路產生。介面控制單元210、資料控制單元220及序列控制單元250依據工作時脈BUS_CLK動作。序列控制單元250依據工作時脈BUS_CLK產生序列周邊介面NOR型快閃記憶體201所需的記憶體時脈SPI_CLK（步驟S420），並將記憶體時脈SPI_CLK傳送至序列周邊介面NOR型快閃記憶體（步驟S430）。詳言之，序列控制單元250包含除頻電路（圖未示），該除頻電路將工作時脈BUS_CLK除以N（N大於等於2）以得到記憶體時脈SPI_CLK。序列周邊介面NOR型快閃記憶體201依據記憶體時脈SPI_CLK動作。接下來資料控制單元220決定一延遲設定值（步驟S440），此延遲設定值可以是資料控制單元220以軟體/韌體的方式自行產生，或是使用者輸入（經由介面控制單元210儲存至暫存器230）。接下來資料控制單元220透過序列控制單元250傳送讀取指令（經由SPI_SI訊號）至序列周邊介面NOR型快閃記憶體201（步驟S450）。如圖3所示，資料控制單元220於時間T1發送讀取命令Read_cmd，並且於讀取指令傳送完畢後（時間T2）立即發送讀取位址Addr（讀取命令Read_cmd及讀取位址Addr合稱為讀取指令）。讀取位址Addr於時間T3傳送完畢。
依據序列周邊介面NOR型快閃記憶體201規格的定義，於傳送完讀取指令後，根據特定指令，記憶體控制電路200需等待一讀取等待時間310後才能夠開始接收序列周邊介面NOR型快閃記憶體201所傳送的讀取資料SPI_SO（步驟S462），因此理想上記憶體控制電路200於讀取等待時間310結束（時間T4）時即可收到讀取資料SPI_SO。舉例來說，序列周邊介面NOR型快閃記憶體201的規格可能規範讀取等待時間310為記憶體時脈SPI_CLK的週期的K倍，K為整數。然而因為電路板上及/或晶片內部的訊號延遲，延遲後的讀取資料SPI_SO_delay於時間T5之後才到達。為了克服資料延遲，資料控制單元220依據延遲設定值及工作時脈BUS_CLK控制序列控制單元250額外等待一段延遲時間320（步驟S464）。也就是說，序列控制單元250於傳送完讀取指令後，共等待了一預設時間（等於讀取等待時間310與延遲時間320的總和）（步驟S460）才開始接收讀取資料。序列控制單元250以位元為單位接收讀取資料，並將其存放於緩存單元240，之後資料控制單元220以位元組為單元從緩存單元240中取得讀取資料（步驟S470）。資料控制單元220依據預期讀取資料長度判斷讀取資料是否已接收完畢，並於接收完畢時將讀取資料與正確資料做比對（步驟S480）。預期讀取資料長度與讀取命令Read_cmd有關。在一個實施例中，讀取命令Read_cmd及預期讀取資料長度由記憶體控制電路200的外部輸入；在另一個實施例中，讀取命令Read_cmd及預期讀取資料長度內建於記憶體控制電路200中，例如讀取序列周邊介面NOR型快閃記憶體201之固定長度設備碼（device ID）的讀取命令（Read ID）。緩存單元240例如是一個先進先出暫存器，但不以此為限。
如果讀取資料正確，表示當下的延遲時間320可以克服電路板上及/或晶片內部的訊號延遲，因此資料控制單元220記下對應當下的延遲時間320的延遲設定值（步驟S490），以供之後記憶體控制電路200於一般操作模式下使用。反之，如果讀取資料不正確，則回到步驟S440決定另一延遲設定值（例如使延遲時間320增加x個工作時脈BUS_CLK的週期，x為正整數），並且再次執行步驟S450~S480。以圖3為例，最終資料控制單元220決定延遲時間320為工作時脈BUS_CLK週期的2倍（即延遲設定值可決定為2），之後的資料讀取程序於時間T6開始，以確保正確地接收資料。請注意，延遲設定值亦可決定為3，亦即之後的資料讀取程序於時間T7開始。圖3的訊號SPI_CSN為晶片選擇訊號，用來選取序列周邊介面NOR型快閃記憶體201的某個特定模組。
在不同的實施例中，記憶體時脈SPI_CLK可以由記憶體控制電路200的外部提供（例如同樣由前述的鎖相迴路產生），而非由序列控制單元250除頻產生，因此序列控制單元250可以省略除頻電路。圖5為本發明之記憶體控制方法之校正流程的另一實施例的流程圖。記憶體控制電路200透過介面控制單元210接收工作時脈BUS_CLK及記憶體時脈SPI_CLK（步驟S510及S520），其餘步驟與圖4的流程相同，不再贅述。
圖6為本發明之記憶體控制方法之一般操作流程的一實施例的流程圖。步驟S610~S630與步驟S410~S430相似或相同，不再贅述。於步驟S640中資料控制單元220透過序列控制單元250傳送讀取指令至序列周邊介面NOR型快閃記憶體201。接下來資料控制單元220依據延遲設定值控制序列控制單元250於接收讀取資料前等待一預設時間（步驟S650），例如透過一計數器（圖未示）計數M個工作時脈BUS_CLK，M即為延遲設定值。預設時間包含圖3的讀取等待時間310及延遲時間320。到達預設時間後，資料控制單元220控制序列控制單元250開始接收讀取資料（步驟S660）。
圖7為本發明之記憶體控制方法之一般操作流程的另一實施例的流程圖。其係對應圖5之校正流程，因此與圖6的差別只在步驟S720中記憶體控制電路200係接收記憶體時脈SPI_CLK，而非自行產生，其餘步驟與圖6相同，不再贅述。
當記憶體控制電路200與序列周邊介面NOR型快閃記憶體201之間的繞線長度改變時，本發明只需執行一次校正程序來找出較佳延遲設定值即可克服訊號延遲。因此本發明在操作上具有彈性。再者，因為工作時脈BUS_CLK的頻率高於記憶體時脈SPI_CLK的頻率，且延遲時間係根據工作時脈BUS_CLK產生，所以延遲時間的精準度較讀取等待時間來得高。而且當工作時脈BUS_CLK的頻率與記憶體時脈SPI_CLK的頻率的比值愈大，前述的預設時間可以得到愈精細的調整。
請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。再者，前揭實施例雖以單埠（single port）序列周邊介面NOR型快閃記憶體為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其它類型的序列周邊介面NOR型快閃記憶體，例如多埠（multi-port）序列周邊介面NOR型快閃記憶體。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
10‧‧‧電路板
20、201‧‧‧序列周邊介面NOR型快閃記憶體
30‧‧‧系統單晶片
31‧‧‧記憶體控制電路
32‧‧‧中介電路
41、42‧‧‧繞線
200‧‧‧記憶體控制電路
210‧‧‧介面控制單元
220‧‧‧資料控制單元
230‧‧‧暫存器
240‧‧‧緩存單元
250‧‧‧序列控制單元
310‧‧‧讀取等待時間
320‧‧‧延遲時間
S410～S490、S510～S590、S610～S660、S710～S760‧‧‧步驟
［圖1］為習知序列周邊介面NOR型快閃記憶體的一種應用電路的示意圖； ［圖2］為本發明記憶體控制電路之一實施例的功能方塊圖； ［圖3］為對應資料讀取操作的時序圖； ［圖4］為本發明之記憶體控制方法之校正流程的一實施例的流程圖； ［圖5］為本發明之記憶體控制方法之校正流程的另一實施例的流程圖； ［圖6］為本發明之記憶體控制方法之一般操作流程的一實施例的流程圖；以及 ［圖7］為本發明之記憶體控制方法之一般操作流程的另一實施例的流程圖。

Claims (10)

  1. 一種記憶體控制電路，用來控制一序列周邊介面NOR型快閃記憶體，該序列周邊介面NOR型快閃記憶體根據一第一時脈動作，該記憶體控制電路包含： 一介面控制單元，用來接收一第二時脈； 一序列控制單元，耦接該介面控制單元且根據該第二時脈動作，用來傳送該第一時脈及一讀取指令至該序列周邊介面NOR型快閃記憶體，並且接收一讀取資料；以及 一資料控制單元，耦接該介面控制單元及該序列控制單元，用來根據一延遲設定值控制該序列控制單元於接收該讀取資料前等待一預設時間； 其中，該預設時間包含一延遲時間及該序列周邊介面NOR型快閃記憶體所要求之一讀取等待時間，該讀取等待時間為該第一時脈的週期的倍數，該延遲時間為該第二時脈的週期的倍數，且該第一時脈不等於該第二時脈。
  2. 如申請專利範圍第1項所述之記憶體控制電路，其中該第二時脈的頻率係該第一時脈的頻率的N倍，N為大於等於二之整數。
  3. 如申請專利範圍第2項所述之記憶體控制電路，其中該第一時脈是由外部提供，或由該介面控制單元根據該第二時脈產生。
  4. 如申請專利範圍第1項所述之記憶體控制電路，其中該介面控制單元更接收一預期讀取資料長度，該資料控制單元係根據該預期讀取資料長度判斷該讀取資料是否已接收完畢。
  5. 一種記憶體控制方法，用來控制一序列周邊介面NOR型快閃記憶體，該序列周邊介面NOR型快閃記憶體根據一第一時脈動作，該方法包含： 接收一第二時脈； 傳送該第一時脈及一讀取指令至該序列周邊介面NOR型快閃記憶體； 於接收一讀取資料前，根據一延遲設定值等待一預設時間；以及 接收該讀取資料； 其中，該預設時間包含一延遲時間及該序列周邊介面NOR型快閃記憶體所要求之一讀取等待時間，該讀取等待時間為該第一時脈的週期的倍數，該延遲時間為該第二時脈的週期的倍數，該第一時脈不等於該第二時脈。
  6. 如申請專利範圍第5項所述之方法，更包含： 根據該第二時脈產生該第一時脈，其中該第二時脈的頻率係該第一時脈的頻率的N倍，N為大於等於二之整數。
  7. 如申請專利範圍第5項所述之方法，更包含： 根據一預期讀取資料長度判斷該讀取資料是否已接收完畢。
  8. 一種記憶體控制方法，用來控制一序列周邊介面NOR型快閃記憶體，該序列周邊介面NOR型快閃記憶體根據一第一時脈動作，該方法包含： 傳送該第一時脈至該序列周邊介面NOR型快閃記憶體； 傳輸一讀取指令至該序列周邊介面NOR型快閃記憶體； 等待一讀取等待時間，其中該讀取等待時間係與該序列周邊介面NOR型快閃記憶體之規格及該第一時脈之週期有關； 等待一延遲時間，其中該延遲時間係與一延遲設定值及一第二時脈之週期有關，該第一時脈不等於該第二時脈； 接收該序列周邊介面NOR型快閃記憶體所回傳之一讀取資料；以及 調整該延遲時間。
  9. 如申請專利範圍第8項所述之方法，更包含： 根據該第二時脈產生該第一時脈，其中該第二時脈的頻率係該第一時脈的頻率的N倍，N為大於等於二之整數。
  10. 如申請專利範圍第8項所述之方法，更包含： 接收一預期讀取資料長度；以及 根據該預期讀取資料長度判斷該讀取資料是否已接收完畢。
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