CN107870741A - 包括经级联耦合结构发送参考时钟的存储装置的电子装置 - Google Patents

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Abstract

公开了一种电子装置，所述电子装置包括：应用处理器，被配置为生成参考时钟；第一存储装置，被配置为通过时钟输入端口从应用处理器接收参考时钟，向时钟输出端口输出参考时钟，并通过利用参考时钟与应用处理器通信；以及第二存储装置，被配置为从时钟输出端口接收参考时钟，并利用参考时钟与第一存储装置通信。

Description

包括经级联耦合结构发送参考时钟的存储装置的电子装置
本申请要求于2016年9月23日提交到韩国知识产权局(KIPO)的第10-2016-0122402号韩国专利申请的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
这里所公开的本发明构思的各种示例实施例涉及一种电子装置，更具体地讲，涉及一种包括存储装置的电子装置，所述存储装置经由级联耦合结构发送用于高速数据传输的参考时钟。
背景技术
目前，正在使用基于其中包括的各种电子电路的操作来执行功能的各种类型的电子装置。因此，电子装置执行各种功能以向用户提供服务和/或可以与外部电子装置通信以提供服务。
操作处理器和存储装置是电子装置的一些示例。例如，操作处理器可以与存储装置通信(或者接口连接)以向用户提供数据存储服务。操作处理器可以在与存储装置接口连接的同时与存储装置交换数据/信息/信号/包。操作处理器和存储装置可以采用接口协议来彼此通信。
随着对高性能和高效率的电子装置的要求的提高，已经改进了电子装置的配置和接口方式。例如，已经开发了各种电路配置和操作方法来实现具有较大数据存储容量的存储装置。然而，在某些情况下，改变电路配置和操作方法来满足用户要求会导致成本、配置复杂性和集成电路面积的增加。
发明内容
本发明构思的各种示例实施例提供了传输高可靠性和高质量的参考时钟同时具有相对低的复杂性的存储装置。
根据至少一个示例实施例的一方面，一种电子装置包括：至少一个应用处理器，被配置为生成参考时钟信号；第一存储装置，被配置为通过第一时钟输入端口从应用处理器接收参考时钟信号，向第一时钟输出端口输出参考时钟信号，并基于参考时钟信号与应用处理器通信；以及第二存储装置，被配置为通过第二输出端口从第一时钟输出端口接收参考时钟信号，并利用参考时钟信号与第一存储装置通信。
根据至少一个示例实施例的另一方面，一种电子装置包括：至少一个应用处理器；第一存储装置，被配置为与应用处理器通信，利用振荡器生成参考时钟信号，并向时钟输出端口输出参考时钟信号；以及第二存储装置，被配置为从时钟输出端口接收参考时钟信号，并利用参考时钟信号与第一存储装置通信，其中，应用处理器被配置为通过第一存储装置与第二存储装置通信。
根据至少一个示例实施例的另一方面，一种电子装置包括：第一存储装置，被配置为基于参考时钟生成驱动时钟信号，并向第一时钟输出端口发送驱动时钟信号，所述生成的步骤包括当不将参考时钟提供到第一时钟输入端口时生成驱动时钟信号；以及第二存储装置，被配置为利用通过第一时钟输出端口输出的驱动时钟信号与第一存储装置通信。
根据至少一个示例实施例的另一方面，一种电子装置包括：至少一个处理器，被配置为生成第一参考时钟信号；以及第一存储装置，串行地连接到处理器和至少一个第二存储装置，第一存储装置被配置为从所述至少一个处理器接收命令或查询，基于接收的命令或查询来确定与所述至少一个第二存储装置有关的访问模式，基于确定的结果，向所述至少一个第二存储装置发送第二参考时钟信号；以及所述至少一个第二存储装置，被配置为基于接收的第二参考时钟信号执行数据通信。
附图说明
通过对如附图中示出的本发明构思的非限制性的示例实施例的更具体的描述，本发明构思的上述和其它特征将是明显的，贯穿不同的示图，同样的附图标记指示同样的部分。附图不必是按比例的，而是侧重于示出本发明构思的原理。在图中：
图1是示出根据本发明构思的至少一个示例实施例的包括串行地连接的存储装置的存储系统的框图；
图2A至图2D是示出根据本发明构思的一些示例实施例的图1的存储系统的各种示例实施方式的概念图；
图3是示出符合适用于根据本发明构思的至少一个示例实施例的图1的存储系统的示例接口协议的层结构的框图；
图4是示出根据本发明构思的至少一个示例实施例的采用串行接口协议的存储系统的框图；
图5是根据本发明构思的至少一个示例实施例示出包括在图4的操作处理器装置中的时钟发生器的结构的框图；
图6A和图6B是示出包括在根据本发明构思的至少一个示例实施例的图4的第一存储装置中的时钟控制逻辑的配置的框图；
图7是根据本发明构思的至少一个示例实施例示出包括在第二存储装置中的时钟控制逻辑的框图；
图8是示出根据本发明构思的至少一个示例实施例的图4的存储系统的第一存储装置中如何处理参考时钟的流程图；
图9是示出根据本发明构思的另一示例实施例的存储系统的框图；
图10是根据本发明构思的至少一个示例实施例示出包括在图9的第一存储装置中的时钟控制逻辑的配置的框图；
图11是根据本发明构思的至少一个示例实施例示出图9的第一存储装置中如何处理参考时钟的流程图；
图12是示意性示出根据本发明构思的至少一个示例实施例的图9的存储系统的装置之间的参考时钟传输过程的图；
图13是示出根据本发明构思的另一示例实施例的存储系统的框图；
图14是示出根据本发明构思的至少一个示例实施例的利用级联方式的存储系统的示例的框图；以及
图15是示出根据本发明构思的至少一个示例实施例的利用级联方式的存储系统的另一示例的框图。
具体实施方式
现在将参照其中示出了示例实施例的附图更充分地描述各种示例性实施例。然而，示例实施例可以以许多不同的形式来实施并且不应该被解释为受限于这里阐述的实施例；相反，这些示例性实施例被提供使得本公开将是彻底的和完整的并将向本领域的普通技术人员充分地传达本发明构思的示例实施例的范围。在附图中，为了清晰起见夸大了层和区域的厚度。同样的附图标记和/或附图标号指示同样的元件，因此，可以省略对它们的描述。
图1是根据本发明构思的至少一个示例实施例示出包括多个串行地连接的存储装置的存储系统1000的框图。存储系统1000可以包括操作处理器装置1100、第一存储装置1200和第二存储装置1300等，但不限于此。
操作处理器装置1100可以管理和处理存储系统1000的总体操作。操作处理器装置1100可以执行各种算术运算/逻辑运算。例如，操作处理器装置1100可以包括一个或更多个处理器核心和/或可以是多处理器系统、分布式处理系统等。操作处理器装置1100可以实现为包括专用电路(例如，现场可编程门阵列(FPGA)和专用集成电路(ASIC))，或者可以利用片上系统(SoC)来实现。例如，操作处理器装置1100可以包括通用处理器、专用处理器或者应用处理器。操作处理器装置1100可以是处理器本身，或者可以是包括处理器的电子装置或电子系统。
第一存储装置1200可以包括一个或更多个非易失性存储器1211和控制器1231，但不限于此。第二存储装置1300可以包括一个或更多个非易失性存储器1311和控制器1331，但不限于此。
非易失性存储器1211和1311可以包括一个或更多个存储数据的存储器区域。例如，在非易失性存储器1211和1311包括NAND闪存的情况下，非易失性存储器1211和1311中的每个可以包括沿多条字线和多条位线形成的存储器单元的阵列。
然而，本发明构思的示例实施例可以不限于此。例如，非易失性存储器1211和1311中的每个可以包括各种非易失性存储器中的一个或更多个，其中，所述各种非易失性存储器是诸如相变随机存取存储器(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、硬盘驱动器、光驱、磁驱动器等。为了帮助理解，在下面的描述中，可以假设非易失性存储器1211和1311包括NAND闪存，但是非易失性存储器1211和1311的配置可以进行各种改变或修改。
控制器1231和1331中的每个可以控制存储装置1200和1300中的对应的一个存储装置的总体操作。为此，控制器1231和1331中的每个可以包括一个或更多个处理器核心和缓冲存储器等。例如，控制器1231和1331可以分别控制非易失性存储器1211和1311。在控制器1231和1331的控制下，数据可以存储非易失性存储器1211和1311中，或者可以输出存储在非易失性存储器1211和1311中的数据。
操作处理器装置1100可以将命令和/或查询(query)提供给存储装置1200和1300。操作处理器装置1100可以与存储装置1200和1300交换数据。在一些示例实施例中，可以以包(packet)为单位来传送命令、查询和/或数据(例如，命令、查询和/或数据可以被打包并作为包流量被发送)。然而，本发明构思的示例实施例不限于此。
例如，在操作处理器装置1100向存储装置1200和1300提供写入命令和写入数据的情况下，存储装置1200和1300可以将该写入数据存储在非易失性存储器1211和1311中。例如，在操作处理器装置1100向存储装置1200和1300提供读取命令的情况下，存储装置1200和1300可以输出存储在非易失性存储器1211和1311中的读取数据。
操作处理器装置1100可以是提供来自诸如存储装置1200和1300(和/或其它存储装置)的多个存储装置的存储服务的主机装置。当操作处理器装置1100进行操作时，可以向存储系统1000的用户提供存储装置。
根据本发明构思的至少一个示例实施例，操作处理器装置1100与存储装置1200和1300可以以级联(cascade)方式彼此结合，或者换而言之，第一装置的输出被发送到第二装置的输入，第二装置的输出被发送到第三装置的输入等等。例如，参照图1，操作处理器装置1100可以通过端口PORT0和PORT1a与第一存储装置1200连接以直接通信。即，操作处理器装置1100可以通过端口PORT0和PORT1a与第一存储装置1200交换数据DATA和/或控制信号CNTL并且还可以发送参考时钟RCK。第一存储装置1200可以通过端口PORT1b和PORT2与第二存储装置1300连接以直接通信。即，第一存储装置1200可以通过端口PORT1b和PORT2与第二存储装置1300交换数据DATA和/或控制信号CNTL并且还可以发送参考时钟RCK'。这里，参考时钟RCK和RCK'可以是由同一振荡源生成的时钟信号。此外，参考时钟RCK和RCK'可以是分别由不同的振荡源(例如，分别由操作处理器装置1100和存储装置1200)生成的不同的时钟信号。
操作处理装置1100可以通过第一存储装置1200的端口PORT1a和PORT1b来传递消息(message)以用于与第二存储装置1300通信。即，操作处理器装置1100与存储装置1200和1300可以通过链结构(例如，菊花链结构)、级联结构、串联布线等的拓扑来彼此连接。
例如，为了与操作处理器装置1100交换读取数据和写入数据，控制器1231可以被配置为与操作处理器装置1100直接通信。另外，为了交换读取数据和写入数据，存储装置1200的控制器1231和存储装置1300的控制器1331可以被配置为彼此直接通信。相反，控制器1331可以不直接连接到操作处理器装置1100和/或不能与操作处理器装置1100直接通信。
根据图1中示出的示例实施例，操作处理器装置1100可以不直接与第二存储装置1300通信。因此，操作处理器装置1100可以仅包括与第一存储装置1200连接的端口PORT0、与第一存储装置1200通信的通信电路以及驱动/控制该通信电路的外围电路。另外，根据至少一个示例实施例，第一存储装置1200可以包括与第二存储装置1300通信的端口PORT1b、与第二存储装置1300通信的通信电路以及驱动/控制该通信电路的外围电路。
根据图1中示出的示例实施例，可以简化操作处理器装置1100的物理配置，半导体芯片上被操作处理器装置1100占据的物理区域可以由于图1的系统的复杂性降低而减小。另外，可以减小设计/制造/测试操作处理器装置1100所需要的成本。除了上述经济效益之外，与利用单个存储装置相比，采用两个存储装置1200和1300可以提供较大的存储容量。因此，可以满足用户要求和系统要求。
在至少一个示例实施例中，第一存储装置1200的配置可以在某种程度上变得更为复杂。然而，在许多情况下，操作处理器装置1100可以以几千兆赫兹(GHz)或几十千兆赫兹的速度进行操作，第一存储装置1200可以以几兆赫兹(MHz)至几十兆赫兹的速度进行操作。另外，制造操作处理器装置1100的工艺会比制造第一存储装置1200的工艺更困难并且更复杂。因此，在第一存储装置1200中实现端口PORT1b、通信电路和外围电路会远比将它们并入操作处理器装置1100来得更有益、更简单和更经济。
存储系统1000的上述结构可以使其能够提高从操作处理器装置1100向存储装置1200供应参考时钟RCK的可靠性和质量。即，当经由总线拓扑结构向存储装置1200和1300供应参考时钟RCK时，参考时钟RCK同时被发送到多个装置。然而，在一个存储装置中，用于发送另一存储装置的参考时钟RCK的传输线可能由于时钟信号的反射和/或泄漏而引起噪声。另外，如果特定存储装置处于诸如省电模式的某些状态、处于关闭状态等，则接收参考时钟的传输线会用作不可控的寄生存根电阻。如果根据下面讨论的本发明构思的至少一个示例性实施例以级联方式来发送和/或供应参考时钟，则能够供应具有高质量和高灵活性的参考时钟，同时解决上述寄生存根电阻问题。
供应到存储装置1200的参考时钟RCK可以是由操作处理器装置1100生成的时钟信号。例如，操作处理装置1100可以通过利用振荡元件和锁相环路(PLL)来生成参考时钟RCK，所述振荡元件生成具有稳定频率的振荡信号。振荡元件可以是即使在各种环境下也生成具有稳定频率的振荡信号的温度补偿晶体振荡器TCXO。
在至少一个其它示例实施例中，操作处理器装置1100可以以旁路方式向存储装置1200提供从外部提供的参考时钟RCK(例如，外部参考时钟)。用于生成稳定的振荡信号的诸如温度补偿晶体振荡器TCXO的元件占据大的芯片区域，所以操作处理器装置1100可以从生成高精度的时钟的专用的外部装置接收参考时钟RCK，并且可以简单地将接收到的参考时钟RCK发送到存储装置1200，而不是自身生成参考时钟。
在另一示例实施例中，操作处理器装置1100可以将外部(例如，从外部装置)提供的参考时钟RCK调整为具有更精确的频率的时钟信号，并且可以将调整的参考时钟RCK发送到存储装置1200。即，操作处理器装置1100可以从生成高精度的时钟的专用的装置接收参考时钟RCK，并且可以在通过锁相环路PLL使接收的参考时钟RCK稳定之后，将参考时钟RCK发送到存储装置1200，但不限于此。
操作处理器装置1100与存储装置1200和1300可基于一个或更多个接口协议彼此通信。例如，操作处理器装置1100与存储装置1200和1300可以采用至少一个串行接口协议彼此通信，诸如但不限于通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连高速(PCIe)、非易失性存储器高速(NVMe)、串行高级技术附件(SATA)、串行连接SCSI(SAS)、安全数字(SD)卡、嵌入式多媒体卡(eMMC)和通用闪存(UFS)等。
图2A至图2D是示出图1的存储系统1000的实施方式的概念图。
参照图2A，图1的存储系统1000可以实现在例如智能电话、平板计算机、个人计算机、膝上型计算机、物联网(IoT)装置、虚拟现实装置、增强现实装置等的电子装置1000a中。电子装置1000a可以包括应用处理器1100a和嵌入式存储装置1200a。电子装置1000a可以具有安装可拆装的存储装置1300a的插槽1401。例如，可拆装的存储装置1300a可以以卡、棒、芯片封装等的形式实现，并且可以安装在插槽1401中或从插槽1401拆卸。
例如，应用处理器1100可以通过导电图案W1(例如，导电数据通路等)与嵌入式存储装置1200a连接以直接通信。在可拆装的存储装置1300安装在插槽1401中的情况下，嵌入式存储装置1200a可以通过导电图案W2与可拆装的存储装置1300a连接以直接通信。相反，可拆装的存储装置1300a可以不直接与应用处理器1100a连接。
参照图2B至图2D，图1的存储系统1000可以实现在计算系统1000b、1000c或1000d(例如，台式计算机、膝上型计算机、工作站、服务器系统等)中。图2B的计算系统1000b可以包括中央处理单元(CPU)1100b与存储装置1200b和1300b，但不限于此。CPU 1100b可以安装在主板(或母板)1001上。
例如，存储装置1200b和1300b中的每个可以是利用盒模块实现的硬盘驱动器(HDD)、固态驱动器(SSD)等。第一存储装置1200b可以与主板1001上的连接器1003b连接，并且可以通过导电图案W3和线缆W4与CPU1100b连接以直接通信，但不限于此。第二存储装置1300b可以通过线缆W5与第一存储装置1200b连接以直接通信，但不限于此。然而，第二存储装置1300b可以不直接与CPU 1100b连接。即，CPU 1100b与存储装置1200b和1300b可以彼此串行连接和/或可以以级联方式等连接。
图2C的计算系统1000c可以包括CPU 1100c与存储装置1200c和1300c。例如，存储装置1200c和1300c中的每个可以是利用卡模块实现的存储器模块、SSD等。第一存储装置1200c可以与主板1001上的连接器1003c连接并且可以通过导电图案W6与CPU 1100c连接以直接通信。第二存储装置1300c可以与主板1001上的连接器1004c连接并且可以通过导电图案W7与第一存储装置1200c连接以直接通信。然而，第二存储装置1300c可以不直接与CPU1100c连接(例如，可以不直接与CPU 1100c通信)。
图2D的计算系统1000d可以包括CPU 1100d与存储装置1200d和1300d。例如，存储装置1200d和1300d中的每个可以是板载SSD、利用芯片或芯片封装实现的球栅阵列(BGA)SSD等，但不限于此。第一存储装置1200d可以通过导电图案W8与CPU 1100d连接以直接通信并且可以通过导电图案W9与第二存储装置1300d连接以直接通信。然而，第二存储装置1300d可以不与CPU 1100d直接连接和/或直接通信。
例如，在第一存储装置1200d为BGA SSD的情况下，第一存储装置1200d可以包括安装在基底12上的非易失性存储器/控制器芯片13。非易失性存储器/控制器芯片13可以通过键合引线15与导电图案W8和W9连接并且可以被成型化合物14覆盖。第一存储装置1200d可以通过焊球11安装在主板1001上。
在一些示例实施例中，计算系统1000b、1000c和1000d每者还可以包括临时存储被对应的CPU 1100b、1100c或1100d处理后的数据和/或将要被对应的CPU 1100b、1100c或1100d处理的数据的工作存储器、与外部装置/系统通信的通信电路以及与用户交换数据/信息的用户接口。工作存储器、通信电路和用户接口可以安装在主板1001上，并且可以通过导电图案或总线与对应的CPU 1100b、1100c或1100d连接。
在图2A至图2D中，CPU 1100a、1100b、1100c和1100d每者可以对应于图1的操作处理器装置1100。嵌入式存储装置1200a与第一存储装置1200b、1200c和1200d中的每个可以对应于图1的第一存储装置1200。可拆装的存储装置1300a与第二存储装置1300b、1300c和1300d中的每个可以对应于图1的第二存储装置1300。如参照图1描述的，图2A到图2D的配置可以改善性能、满足用户要求，并且还可以提供经济效益。
例如，导电图案W1、W2、W3、W6、W7、W8和W9中的每个可以是形成在印刷电路板(PCB)和/或主板1001上的导电材料。例如，导电图案W1、W2、W3、W6、W7、W8和W9中的每个可以包括布线图案、迹线图案等。例如，导电材料可以利用布线、迹线、导电板等来实现。然而，本发明构思的示例实施例可以不限于上述示例。
图3是根据至少一个示例实施例示出应用到图1的存储系统1000的符合示例接口协议的层结构的框图。例如，为了彼此通信，操作处理器装置1100与存储装置1200和1300可以根据由移动行业处理器接口(MIPI)联盟支持的UFS协议来实现，但不限于此。
在图3的示例中，操作处理器装置1100可以包括M-PHY层L1#0、PHY适配器层L1.5#0、数据链路层L2#0、网络层L3#0、传输层L4#0和应用/HCI(主机控制器接口)层LA#0(在下文中被称为“应用层”)。操作处理器装置1100的层L1#0、L1.5#0、L2#0、L3#0、L4#0和LA#0中的每个可以包括可通过至少一个处理器核心运行的物理硬件电路和/或程序代码以执行与电子装置有关的各种功能(例如，电子装置的自身功能)。
第一存储装置1200可以包括M-PHY层L1#1a和L1#1b，PHY适配器层L1.5#1a和L1.5#1b、数据链路层L2#1a和L2#1b、网络层L3#1a和L3#1b、传输层L4#1a和L4#1b以及应用/UTP(UFS传输协议)层LA#1(在下文中被称为“应用层”)。第一存储装置1200的层L1#1a、L1#1b、L1.5#1a、L1.5#1b、L2#1a、L2#1b、L3#1a、L3#1b、L4#1a、L4#1b和LA#1可以包括在图1的控制器1231中。第一存储装置1200的层L1#1a、L1#1b、L1.5#1a、L1.5#1b、L2#1a、L2#1b、L3#1a、L3#1b、L4#1a、L4#1b和LA#1中的每个可以包括可由至少一个处理器核心运行的硬件电路和/或程序代码以执行与电子装置有关的各种功能。
第二存储装置1300可以包括M-PHY层L1#2、PHY适配器层L1.5#2、数据链路层L2#2、网络层L3#2、传输层L4#2和应用/UTP层LA#2。第二存储装置1300的层L1#2、L1.5#2、L2#2、L3#2、L4#2和LA#2可以包括在图1的控制器1331中。第二存储装置1300的层L1#2、L1.5#2、L2#2、L3#2、L4#2和LA#2中的每个可以包括可由至少一个处理器核心运行的硬件电路和/或程序代码以执行与电子装置有关的各种功能。
M-PHY层L1#0、L1#1a、L1#1b和L1#2中的每个可以包括通信电路(例如，发送器/接收器、调制器/解调器、编码器/解码器和振荡器)以发送和接收包。操作处理器装置1100的M-PHY层L1#0可以通过端口PORT#0和PORT#1a与第一存储装置1200的M-PHY层L1#1a交换包，第一存储装置1200的M-PHY层L1#1b可以通过端口PORT#1b和PORT#2与第二存储装置1300的M-PHY层L1#2交换包。例如，作为物理层，M-PHY层L1#0、L1#1a、L1#1b和L1#2中的每个可以根据由MIPI联盟支持的M-PHY协议来实现，但不限于此。
PHY适配器层L1.5#0、L1.5#1a、L1.5#1b和L1.5#2可以分别管理M-PHY层L1#0、L1#1a、L1#1b和L1#2的通信环境。例如，对于各个M-PHY层L1#0、L1#1a、L1#1b、L1#2，PHY适配器层L1.5#0、L1.5#1a、L1.5#1b和L1.5#2可以处理数据符号或者可以控制电功率。数据链路层L2#0、L2#1a、L2#1b和L2#2中的每个可以管理数据的物理传输和组成。网络层L3#0、L3#1a、L3#1b和L3#2中的每个可以管理通信路径或者可以处理通信时序。传输层L4#0、L4#1a、L4#1b和L4#2中的每个可以检测数据的错误并且可以恢复错误的数据，但不限于此。
因此，PHY适配器层L1.5#0、L1.5#1a、L1.5#1b和L1.5#2、数据链路层L2#0、L2#1a、L2#1b和L2#2、网络层L3#0、L3#1a、L3#1b和L3#2以及传输层L4#0、L4#1a、L4#1b和L4#2可以执行通过M-PHY层L1#0、L1#1a、L1#1b和L1#2交换的包的传输和转换。例如，PHY适配器层L1.5#0、L1.5#1a、L1.5#1b和L1.5#2、数据链路层L2#0、L2#1a、L2#1b和L2#2、网络层L3#0、L3#1a、L3#1b和L3#2以及传输层L4#0、L4#1a、L4#1b和L4#2可以根据由MIPI联盟支持的UniPro协议实现为链路层，但不限于此。
应用层LA#0、LA#1和LA#2可以基于通过链路层传送的包在操作处理器装置1100与存储装置1200和1300上提供通信服务。作为上层的应用层LA#0、LA#1和LA#2可以处理来自操作处理器装置1100与存储装置1200和1300的用户的请求。同时，作为下层的M-PHY层L1#0、L1#1a、L1#1b和L1#2、PHY适配器层L1.5#0、L1.5#1a、L1.5#1b和L1.5#2、数据链路层L2#0、L2#1a、L2#1b和L2#2、网络层L3#0、L3#1a、L3#1b和L3#2以及传输层L4#0、L4#1a、L4#1b和L4#2可以与用于应用层LA#0、LA#1和LA#2的外部装置通信，但不限于此。
根据至少一个示例实施例，层之间的通信可以基于具有不同的数据格式的包，但不限于此。例如，在应用层LA#0和LA#1之间交换的包的数据格式可以不同于在PHY适配器层L1.5#0和L1.5#1a之间交换的包的数据格式。例如，在数据链路层L2#1b和L2#2之间交换的包的数据格式可以不同于在传输层L4#1b和L4#2之间交换的包的数据格式。然而，根据其它示例实施例，一个或更多个应用层之间的数据格式可以是相同的。
例如，根据由MIPI联盟支持的接口协议，应用层LA#0、LA#1和LA#2中的每个可以传送和处理具有UFS协议信息单元(UPIU)格式的包。例如，PHY适配器层L1.5#0、L1.5#1a、L1.5#1b和L1.5#2中的每个可以传送和处理包括PHY适配器控制协议(PACP)框架的数据格式的包。UPIU格式和PACP框架的配置是本领域普通技术人员很好理解的，这里将不重复对其的详细的描述。
在下面将要描述的一些示例实施例中，可以假定存储系统1000采用UFS协议。然而，提供该假设以帮助理解示例性实施例，并且本发明构思的示例实施例不限于此。根据本发明构思的其它示例实施例，也可以基于下面的描述来利用除了UFS协议之外的其它接口协议。
图4是简单示出根据本发明构思的至少一个示例实施例的采用串行接口协议的存储系统2000的框图。参照图4，存储系统2000可以包括操作处理器装置2100、第一存储装置2200和第二存储装置2300，但不限于此，例如存储系统2000中可以包括三个或更多个存储装置和/或其它串行装置。根据至少一个示例性实施例，存储系统2000可以以级联方式发送对发送和/或接收的数据和/或控制信号进行串行化和/或去串行化的参考时钟RCK。
操作处理器装置2100可以管理和处理存储系统2000的总体操作。操作处理器装置2100的一般功能与参照图1描述的操作处理器装置1100的一般功能基本相同。因此，省略了操作处理器装置2100的控制功能。然而，根据本发明构思的至少一个示例实施例，操作处理器装置2100可以生成参考时钟RCK_1。串行化器/去串行化器电路(SerDes)2140可以基于参考时钟RCK_1对数据进行串行化/去串行化。另外，操作处理器装置2100可以通过单独提供的时钟端口(CK_PT0)2130来发送所生成的参考时钟RCK_1，以与第一存储装置2200共享该参考时钟RCK_1，但不限于此。为此，操作处理器装置2100可以包括核心逻辑2100、时钟发生器2120以及串行化器/去串行化器电路2140。
为了利用高速串行接口的数据传输，时钟发生器2120可以利用具有高精度的振荡器来生成参考时钟RCK_1。时钟发生器2120可以利用所生成的参考时钟RCK_1、锁相环路PLL等来生成各种目标频率的时钟信号。所生成的时钟信号(也被称为时钟)CK0可以提供到操作处理器装置2100中的核心逻辑2110。这里，核心逻辑2110可以包括操作处理器装置2100中的与各种处理功能有关的各种电路、功能块和/或知识产权块(IP)。即，核心逻辑2110可以包括用于生成、存储和处理数据的所有的功能(例如，功能块、IP、电路)，或者换而言之，可以包括除了生成参考时钟之外的其它功能。
由核心逻辑2110生成和/或处理的数据可以被发送到第一存储装置2200和/或第二存储装置2300。在这种情况下，发送数据可以被串行化器/去串行化器电路2140转换成串行数据。为了高速串行传输，串行化器/去串行化器电路2140可以通过利用参考时钟RCK_1把发送数据串行化成适合于高速传输的形式。
另外，由时钟发生器2120生成的参考时钟RCK_1可以通过时钟端口2130被发送到第一存储装置2200。时钟端口2130可以是操作处理器装置2100的用于输出参考时钟RCK_1的唯一时钟输出端口。即，根据至少一个示例实施例，操作处理器装置2100不会(例如，通过专用时钟端口)向除了第一存储装置2200的时钟输入端口(CK_PT1a)2230之外的任何其它端口发送参考时钟RCK_1，但不限于此。
第一存储装置2200通过利用由操作处理器装置2100提供的参考时钟RCK_1在操作处理器装置2100和第二存储装置2300之间执行高速串行数据传输。另外，第一存储装置2200可以将参考时钟RCK_1从操作处理器装置2100旁路到第二存储装置2300，或者可以在调谐之后将参考时钟RCK_1发送到第二存储装置2300。这里，发送到第二存储装置2300的参考时钟RCK_2可以具有与参考时钟RCK_1的时钟参数(例如，频率、幅度、占空比、转换速率(slew rate)等)相同的时钟参数。可选择地，参考时钟RCK_2可以是通过对参考时钟RCK_1进行放大和/或调谐来调整幅度、占空比和/或转换速率的时钟信号。
第一存储装置2200可以包括核心逻辑2210、时钟控制逻辑2220、时钟端口2230和2235以及串行化器/去串行化器电路2242和2244等。这里，核心逻辑2210可以包括对发送到操作处理器装置2100和/或第二存储装置2300的数据和从操作处理器装置2100和/或第二存储装置2300接收的数据进行处理、存储和转换的所有功能和/或功能块。核心逻辑2210包括在数据、命令和控制信号被发送到串行化器/去串行化器电路2242和2244之前不久对它们进行处理的所有功能和/或功能块。例如，核心逻辑2210可以包括存储器块、存储控制器等。时钟控制逻辑2220可以通过利用从操作处理器装置2100提供的参考时钟RCK_1来生成时钟信号CK1。时钟控制逻辑2220可以向串行化器/去串行化器电路2242和2244发送参考时钟RCK_2和/或可以向时钟端口2235发送参考时钟RCK_2以用于向第二存储装置2300的传送。
第二存储装置2300可以通过利用从第一存储装置2200提供的参考时钟RCK_2来与第一存储装置2200交换数据。第二存储装置2300可以包括核心逻辑2310、时钟控制逻辑2320、时钟端口2330和串行化器/去串行化器电路2340。这里，核心逻辑2310可以包括对与第一存储装置2200交换的数据进行处理、存储和转换的所有功能和/或功能块。时钟控制逻辑2320可以通过利用从第一存储装置2200提供的参考时钟RCK_2来生成时钟信号CK2。时钟控制逻辑2320可以将参考时钟RCK_2发送到串行化器/去串行化器电路2340。
在存储系统2000的上述结构中，不存在将参考时钟RCK_1不经过第一存储装置2200而直接发送到第二存储装置2300的路径。即，以级联和/或串行的方式将参考时钟发送到存储装置2200和2300。
图5是根据至少一个示例实施例示出包括在图4的操作处理器装置2100中的时钟发生器2120的结构的框图。参照图5，操作处理器装置2100的时钟发生器2120可以包括生成参考时钟RCK_1的振荡器2121以及锁相环路PLL等。
振荡器2121生成参考时钟RCK_1。振荡器2121可以在各种环境中生成具有稳定频率的振荡信号。为此，可以利用温度补偿晶体振荡器TCXO来实现振荡器2121。然而，振荡器2121可以不限于本公开。例如，可以利用电压控制温度补偿晶体振荡器(VC-TCXO)、数字TCXO(DTCXO)、锁相环路晶体振荡器(PLXO)、简单封装晶体振荡器(SPXO)以及电压控制晶体振荡器(VCXO)等中的至少一种来实现振荡器2121。
锁相环路PLL通过利用参考时钟RCK_1和分频输出时钟dCK0生成具有固定频率的输出时钟CK0。锁相环路PLL可以包括相位频率检测器(PFD)2122、电荷泵(CP)2123、环路滤波器(LF)2124、压控振荡器(VCO)2125和分频器2126等。
相位频率检测器2122检测参考时钟RCK_1与通过分频器2126反馈的信号之间的相位误差(phase error)。相位频率检测器2122可以比较参考时钟RCK_1的相位和分频输出时钟dCK0的相位，以输出与两个信号RCK_1和dCK0之间的相位误差(和/或频率差)对应的信号。例如，相位频率检测器2122还可以输出具有与两个信号RCK_1和dCK0之间的相位误差对应的宽度的脉冲。
电荷泵2123通过利用相位频率检测器2122的输出脉冲来产生电压。例如，电荷泵2123可以基于相位频率检测器2122的输出脉冲的宽度来调整将要提供到电荷泵的输出节点的电荷量。因此，通过调整将要提供到输出节点的电流来确定输出节点的电压电平。环路滤波器2124可以从电荷泵2123输出的电压信号中去除高频分量。即，根据至少一个示例实施例，环路滤波器2124可以对应于低通滤波器，但不限于此。压控振荡器2125可以输出根据输入信号的电平而确定的频率的信号。压控振荡器2125的输出可以用作具有稳定相位(和/或频率)的时钟信号。
分频器2126可以是将压控振荡器2125的输出信号反馈到相位频率检测器2122的元件。由于与参考时钟信号相比，压控振荡器2125的输出信号的频率非常高，所以难以将输出信号与参考时钟RCK_1进行比较。因此，分频器2126可以以适当的比率(例如，期望的比率)对输出时钟CK0的频率进行分频，以使输出时钟CK0容易与参考时钟RCK_1进行比较。
包括在操作处理器装置2100中的时钟发生器2120可以生成参考时钟RCK_1。可以通过利用生成的参考时钟RCK_1作为源来生成用于操作处理器装置2100的内部操作的时钟CK0。此外，可以以级联方式将由时钟发生器2120生成的参考时钟RCK_1发送到第一存储装置2200。
图6A和图6B是根据一些示例实施例示出包括在图4的第一存储装置2200中的时钟控制逻辑2220的配置的框图。图6A示出将参考时钟RCK_1旁路到第二存储装置2300(例如，将参考时钟直接传递到第二存储装置2300而不经过第一存储装置)的时钟控制逻辑2220a。图6B示出在对参考时钟RCK_1进行调谐之后，将参考时钟RCK_1发送到第二存储装置2300的时钟控制逻辑2220b。
参照图6A，根据本发明构思的至少一个示例实施例，时钟控制逻辑2220a可以基于参考时钟RCK_1通过锁相环路PLL生成内部时钟CK1。通过利用锁相环路PLL生成内部时钟CK的过程与参照图5描述的过程类似，因此省略对其的描述。另外，根据至少一个示例实施例，时钟控制逻辑2220a可以将参考时钟RCK_1发送到时钟端口2235以在不进行任何单独处理的情况下将参考时钟RCK_1发送到第二存储装置2300。另外，时钟控制逻辑2200a可以将由操作处理器装置2100提供的参考时钟RCK_1旁路到第二存储装置2300，或者换而言之，参考时钟RCK_1可以不经过时钟控制逻辑2200a的PLL电路而从操作处理器装置2100直接发送到第二存储装置2300作为参考时钟RCK_2。根据一些示例实施例，还可以包括延迟控制电路(未示出)以将参考时钟RCK_1旁路到第二存储装置2300，但不限于此。
参照图6B，根据另一示例实施例，时钟控制逻辑2220b可以通过利用锁相环路PLL基于参考时钟RCK_1来生成内部时钟CK1。具体地，时钟控制逻辑2220b可以包括对参考时钟RCK_1进行调谐的参考时钟(RCK)调谐器2227，或者换而言之，参考时钟调谐器2227可以基于一个或更多个期望的时钟参数来调整参考时钟信号。参考时钟调谐器2227可以调整参考时钟RCK_1的参数(诸如电压电平、频率、振幅、转换速率、占空比、驱动强度等)以适合于第二存储装置2300所期望的要求。即，参考时钟调谐器2227可以基于诸如第二存储装置2300所期望的参数的各种期望的参数，通过参考波形控制信号Waveform CNTL来对参考时钟RCK_1进行调谐，以生成参考时钟RCK_2。另外，参考时钟调谐器2227可以响应于(和/或基于)使能信号EN来减少和/或防止参考时钟RCK_1被发送到第二存储装置2300。
图7是根据一些示例实施例示出包括在第二存储装置2300中的时钟控制逻辑2320的框图。参照图6A，第二存储装置2300的时钟控制逻辑2320可以通过利用(和/或基于)参考时钟RCK_2来生成内部时钟CK2。时钟控制逻辑2320可以利用锁相环路PLL来实现。即，时钟控制逻辑2320可以包括相位频率检测器2322、电荷泵2323、环路滤波器2324、压控振荡器2325和分频器2326等，但不限于此。锁相环路PLL的操作可以与图5的PLL类似，因此，省略描述。
图8是根据至少一个示例实施例示出图4的存储系统2000的第一存储装置2200中如何处理参考时钟RCK_1的流程图。参照图8，在第二存储装置2300的访问模式的基础上，第一存储装置2200可以将参考时钟RCK_1发送到第二存储装置2300和/或可以阻止参考时钟RCK_1向第二存储装置2300的传送。
在操作S110中，第一存储装置2200从操作处理器装置2100接收命令CMD和/或查询。这里，假定操作处理器装置2100还向第一存储装置2200提供参考时钟RCK_1，但示例实施例不限于此。
在操作S120中，第一存储装置2200可以参考从操作处理器装置2100接收的命令CMD和/或查询来确定第二存储装置2300的访问模式。例如，第一存储装置2200可以对命令CMD和/或查询进行解码，并且可以基于解码的结果来确定是否存在操作处理器装置2100到第二存储装置2300的访问和/或确定访问模式。
在操作S130中，可以确定是否存在对第二存储装置2300的访问。即，第一存储装置2200可以确定操作处理器装置2100是否将数据写入第二存储装置2300中和/或请求存储在第二存储装置2300中的数据。如果操作处理器装置2100请求对第二存储装置2300进行访问(即，Yes)，则步骤进行到操作S140。如果不存在对第二存储装置2300进行访问的请求(即，No)，则步骤进行到操作S160。
在操作S140中，第一存储装置2200可以确定对第二存储装置2300进行访问的模式是否为高速模式。如果对第二存储装置2300进行访问的模式是高速模式(即，Yes)，则步骤进行到操作S150。如果对第二存储装置2300进行访问的模式不是高速模式(即，No)，则步骤进行到操作S160。
在操作S150中，根据至少一个示例实施例，第一存储装置2200可以将由操作处理器装置2100提供的参考时钟RCK_1旁路到第二存储装置2300和/或可以向第二存储装置2300发送通过对参考时钟RCK_1进行调谐而生成的参考时钟RCK_2。这里，参考时钟RCK_2与参考时钟RCK_1可以是同一时钟。另外，参考时钟RCK_2可以是参考时钟RCK_1的延迟版本。此外，参考时钟RCK_2可以是通过(例如，通过利用波形控制信号等)对参考时钟RCK_1的波形进行调谐而生成的时钟信号。
在操作S160中，第一存储装置2200基于低速模式对第二存储装置2300进行访问。例如，第一存储装置2200在不发送参考时钟RCK_1的情况下对第二存储装置2300进行访问。在这种情况下，第一存储装置2200和第二存储装置2300的时钟端口2235和2330可以被去激活(例如，断电)。
图9是示出根据本发明构思的至少一个其它示例实施例的存储系统3000的框图。参照图9，存储系统3000可以包括操作处理器装置3100、第一存储装置3200以及第二存储装置3300等。根据本发明构思的至少一个示例实施例，第一存储装置3200可以生成与由操作处理器装置3100提供的参考时钟RCK_1无关的参考时钟RCK_2(也称为驱动时钟信号)，并且可以将参考时钟RCK_2发送到第二存储装置3300。
操作处理器装置3100可以生成参考时钟RCK_1并且可以以级联方式将参考时钟RCK_1供应到第一存储装置3200和第二存储装置3300。操作处理器装置3100可以包括用于向第一存储装置3200供应生成的参考时钟RCK_1的时钟端口(例如，CK_PT0)3130。操作处理器装置3100可以包括核心逻辑3110、时钟发生器3120和时钟端口3130等，但不限于此。在操作处理器装置3110与第一存储装置3200和/或第二存储装置3300之间的数据传输不限于串行接口方式。核心逻辑3110、时钟发生器3120和时钟端口3130的配置可以与参照图4描述的配置类似，因此，省略对其的描述。操作处理器装置3100可以基于访问模式向第一存储装置3200选择性地提供参考时钟RCK_1。例如，在低速模式下，操作处理器装置3100不向第一存储装置3200提供参考时钟RCK_1，相反，在高速模式下，操作处理器装置3100向第一存储装置3200提供参考时钟RCK_1，但示例实施例不限于此。
第一存储装置3200可以通过利用由操作处理器装置3100提供的参考时钟RCK_1与操作处理器装置3100和第二存储装置3300交换数据。另外，即使操作处理器装置3100没有提供参考时钟RCK_1，第一存储装置3200也可以与第二存储装置3300执行高速串行数据传输。第一存储装置3200可以包括生成参考时钟RCK_2的振荡器(OSC)3222或其它组件。因此，第一存储装置3200可以以低速模式和/或脉宽调制(PWM)信号方式与操作处理器装置3100交换数据，并且可以以高速串行接口方式与第二存储装置3300交换数据。
为此，第一存储装置3200可以包括核心逻辑3210、时钟控制逻辑3220和时钟端口3230和3235等。这里，核心逻辑3210可以包括对第一存储装置3200的数据进行处理、存储和/或转换的所有功能和/或功能块。核心逻辑3210还可以包括处理数据DATA、命令CMD和/或控制信号CNTL的所有功能和/或功能块。另外，核心逻辑3210可以包括存储器块或存储控制器等。
时钟控制逻辑3220可以通过利用从操作处理器装置3100发送的参考时钟RCK_1来生成时钟信号CK1。时钟控制逻辑3220可以通过利用参考时钟RCK_1来生成在与操作处理器装置3100和/或第二存储装置3300的数据交换中使用的时钟信号。然而，即使在没有从操作处理器装置3100接收到参考时钟RCK_1的情况下，第一存储装置3200也可以以高速串行接口方式继续与第二存储装置3300交换数据。在这种情况下，时钟控制逻辑3220可以通过利用由包括在时钟控制逻辑3220中的振荡器3222生成的参考时钟RCK_2来生成在与第二存储装置3300的数据交换中使用的参考时钟信号。此外，第一存储装置3200可以通过时钟端口3235向第二存储装置3300提供生成的参考时钟RCK_2，但不限于此。
第二存储装置3300可以通过利用从第一存储装置3200发送的参考时钟RCK_2以高速串行接口方式与第一存储装置3200交换数据。第二存储装置3300可以包括核心逻辑3310、时钟控制逻辑3320和时钟端口3330等。这里，核心逻辑3310可以包括对与第一存储装置3200交换的数据进行处理、存储和/或转换的所用功能和/或功能块。时钟控制逻辑3320可以通过利用(和/或基于)从第一存储装置3200发送的参考时钟RCK_2来生成时钟信号CK2。时钟控制逻辑3320可以利用参考时钟RCK_2来针对与第一存储装置3200的数据交换而执行串行化/去串行化，但不限于此。
在存储系统3000的上述结构中，即使没有将参考时钟RCK_1从操作处理器装置3100发送到第一存储装置3200，第一存储装置3200也可以以高速与第二存储装置3300交换串行数据。即，例如，即使当第一存储装置3200没有从操作处理器装置3100接收参考时钟信号，第一存储装置3200也可以独立于操作处理器装置3100而自动生成与第二存储装置3300进行高速数据交换的参考时钟RCK_2。即，在操作处理器装置3100、第一存储装置3200和第二存储装置3300之间可以形成参考时钟信号传输路径，所述参考时钟信号传输路径可以是级联拓扑。尽管图9中未示出，但是可以理解的是，以级联方式将参考时钟RCK_2提供到与第二存储装置3300结合的任意其它存储装置并且可以利用参考时钟RCK_2在存储装置之间交换数据。
图10是根据至少一个示例实施例示出包括在图9的第一存储装置3200中的时钟控制逻辑3220的配置的框图。参照图10，时钟控制逻辑3220可以包括锁相环路3221、振荡器3222和选择逻辑3223等，但不限于此。
锁相环路(PLL)3221生成在第一存储装置3200的核心逻辑3210中利用的时钟信号CK1。锁相环路3221可以利用由操作处理器装置3100提供的参考时钟RCK_1与由振荡器3222本身生成的参考时钟RCK'中的任意一个来生成时钟信号CK1。在从操作处理器装置3100发送参考时钟RCK_1的操作模式下，锁相环路3221可以利用参考时钟RCK_1来生成时钟信号CK1。在这种情况下，锁相环路3221可以响应于指示操作模式的选择信号SEL来选择参考时钟RCK_1和参考时钟RCK'中的任意一个。
振荡器3222生成参考时钟RCK'。振荡器3222可以是提供时钟信号CK1和参考时钟RCK_2的元件，其中，参考时钟RCK_2在操作处理器装置3100没有提供参考时钟RCK_1的操作模式下被提供到第二存储装置3300。振荡器3222可以包括温度补偿晶体振荡器TCXO或其它组件以生成具有高精度的参考时钟RCK'。然而，可以理解的是，振荡器3222不限于本公开。
选择逻辑3223可以选择参考时钟RCK_1和参考时钟RCK'中的任意一个并且可以将被选择的时钟设置为将要发送到第二存储装置3300的参考时钟RCK_2。根据至少一个示例性实施例，选择逻辑3223可以响应于根据对第二存储装置3300进行访问的模式而确定的选择信号SEL来选择参考时钟RCK_1或参考时钟RCK'。根据至少一个示例实施例，当在低速模式下进行操作处理器装置3100与第一存储装置3200之间的数据交换和/或在高速模式下进行第一存储装置3200与第二存储装置3300之间的数据交换时，选择逻辑3223可以选择参考时钟RCK'。另外，选择逻辑3223还可以接收使能信号EN，该使能信号EN可以控制是否将参考时钟RCK_2发送到第二存储装置3300。例如，如果第一存储装置3200和第二存储装置3300之间的数据传输没有发生和/或被阻挡，则该使能信号EN可以指示RCK_2信号的传输被选择逻辑3223所阻挡。
根据至少一个示例实施例，参照图10来描述包括在第一存储装置3200中的时钟控制逻辑3220的配置。在时钟控制逻辑3220的控制下，即使没有从操作处理器装置3100发送参考时钟RCK_1，第一存储装置3200也可以与第二存储装置3300执行高速串行数据传输。
图11是根据至少一个示例实施例示出图9的第一存储装置3200中如何处理参考时钟的流程图。参照图11，在没有从操作处理器装置3100发送参考时钟RCK_1的情况下，第一存储装置3200可以生成用于支持与第二存储装置3300进行高速数据交换的参考时钟RCK_2。由于第一存储装置3200生成参考时钟RCK_2，所以第一存储装置3200可以与第二存储装置3300进行高速串行数据传输，而不管操作处理器装置3100是否提供参考时钟RCK_1。
在操作S210中，第一存储装置3200从操作处理器装置3100接收命令CMD和/或查询。操作处理器装置3100可以以利用了参考时钟RCK_1的高速串行传输方式与第一存储装置3200通信。例如，访问模式被称作为“高速模式HS”，但不限于此。操作处理器装置3100可以以没有利用参考时钟RCK_1的低速模式LS与第一存储装置3200通信。例如，操作处理器装置3100可以在不向第一存储装置3200发送参考时钟RCK_1的情况下利用PWM协议来将数据发送到第一存储装置3200。另外，第一存储装置3200和第二存储装置3300之间的访问模式包括利用参考时钟RCK_1或RCK_2的高速模式HS和不利用参考时钟RCK_1或RCK_2的低速模式LS。
在操作S220中，第一存储装置3200可以基于是否从操作处理器装置3100接收了命令CMD、查询和/或参考时钟RCK_1来确定访问模式。即，可以基于接收的输入来由第一存储装置3200确定操作处理器装置3100和第一存储装置3200之间的第一访问模式以及第一存储装置3200和第二存储装置3300之间的第二访问模式。
在操作S230中，第一存储装置3200可以确定是否存在对第二存储装置3300进行访问的请求。如果来自操作处理器装置3100的数据传输中不存在对第二存储装置3300进行访问的请求，则步骤进行到操作S270。如果存在对第二存储装置3300进行访问的请求，则步骤进行到操作S240。
在操作S240中，第一存储装置3200基于操作处理器装置3100与第一存储装置3200之间的第一访问模式以及第一存储装置3200与第二存储装置3300之间的第二访问模式来执行操作分支。如果第一访问模式和第二访问模式中的每个为高速模式HS，则步骤进行到操作S250。如果第一访问模式(例如，操作处理器装置3100与第一存储装置3200之间的访问模式)为低速模式LS并且第二访问模式(例如，第一存储装置3200和第二存储装置3300之间的访问模式)为高速模式HS，则步骤进行到操作S260。如果不论第一访问模式的访问模式设定如何而第二访问模式为低速模式(例如，HS/LS或LS/LS)，则步骤进行到操作S270。
在操作S250中，第一存储装置3200可以向第二存储装置3300发送由操作处理器装置3100提供的参考时钟RCK_1。在这种情况下，第一存储装置3200可以将参考时钟RCK_1旁路到第二存储装置3300和/或在调谐后发送参考时钟RCK_1。
在操作S260中，第一存储装置3200向第二存储装置3300提供用于高速数据传输的参考时钟RCK_2。参考时钟RCK_2是由第一存储装置3200生成的时钟信号，例如，由第一存储装置3200中包括的振荡器3222生成的时钟信号。
在操作S270中，第一存储装置3200可以阻挡向第二存储装置3300发送参考时钟RCK_2。因此，可以阻挡第一存储装置3200和第二存储装置3300之间的数据交换，和/或可以利用低速模式LS进行数据交换，诸如利用PWM协议或其它低速数据传输协议的数据交换。
根据至少一个示例实施例，参照图11来描述基于操作处理器装置3100和第一存储装置3200之间的访问模式以及第一存储装置3200和第二存储装置3300之间的访问模式发送参考时钟的方法。根据上述方法，可以在应用级联方式的存储系统3000中提供具有高可靠性和高效率的参考时钟。
图12是示意性示出根据至少一个示例实施例的图9的存储系统3000的装置之间的参考时钟传输过程的图。参照图12，不论是否由操作处理器装置3100提供参考时钟RCK_1，第一存储装置3200都可以向第二存储装置3300提供参考时钟RCK_2。
在操作S10中，操作处理器装置(OPD)3100可以向第一存储装置3200传输命令CMD和/或参考时钟RCK_1。通过命令CMD，操作处理器装置3100可以仅直接访问第一存储装置3100，或者可以通过第一存储装置3200间接访问第二存储装置3300和/或其它附加的存储装置(未示出)。
在操作S20中，第一存储装置3200可以通过利用由操作处理器装置3100提供的命令CMD和/或参考时钟RCK_1来确定存储系统3000的装置之间的访问模式。这里，操作处理器装置3100和第一存储装置3200之间的访问模式被称为“第一访问模式”，第一存储装置3200和第二存储装置3300之间的访问模式被称为“第二访问模式”，但是示例实施例不限于此，可以基于包括在以级联、菊花链、链和/或串行配置的系统中的存储装置和/或其它装置的数量而存在三种或更多种的访问模式。
在操作S22中，示出了当第一访问模式和第二访问模式为高速模式(HS/HS)时处理参考时钟的方法。即，第一存储装置3200可以向第二存储装置3300发送由操作处理器装置3100提供的参考时钟RCK_1。
在操作S24中，示出了当第一访问模式处于低速模式LS和第二访问模式为高速模式HS时处理参考时钟的方法。即，第一存储装置3200可以向第二存储装置3300发送由第一存储装置3200生成和/或在第一存储装置3200内的参考时钟RCK'。
在操作S26中，示出了以不与操作S22和操作S24对应的任意其它访问模式来处理参考时钟的方法。即，根据至少一个示例实施例，如果不存在对第二存储装置3300进行访问的请求，则不管第一访问模式如何都可以阻挡向第二存储装置3300发送参考时钟(例如，利用发送到选择逻辑3223的使能EN信号)。
图13是示出根据本发明构思的至少一个其它示例实施例的存储系统4000的框图。参照图13，存储系统4000可以包括第一存储装置4100和第二存储装置4200，但不限于此。根据至少一个示例实施例，第一存储装置4100可以生成参考时钟RCK_1，并且可以将参考时钟RCK_1发送到第二存储装置4200。
第一存储装置4100可以生成参考时钟RCK_1，并且可以以级联方式(例如，串行等)向第二存储装置4200供应参考时钟RCK_1。第一存储装置4100可以包括向第二存储装置4200供应生成的参考时钟RCK_1的时钟端口(例如，CK_PT0)4140。第一存储装置4100可以包括核心逻辑4110、振荡器4120、锁相环路4130和时钟端口4140等。
这里，核心逻辑4110可包括对第一存储装置4100的数据进行处理、存储和/或转换的所有功能和/或功能块。核心逻辑4110包括处理数据、命令和/或控制信号的所有功能和/或功能块。例如，核心逻辑4110可以包括存储器块或存储控制器等。
振荡器4120生成第一存储装置4100内的参考时钟RCK_1。锁相环路4130通过利用参考时钟RCK_1来生成用于驱动核心逻辑4110的时钟信号CK0。第一存储装置4100以级联方式(例如，串行等)通过时钟端口4140向第二存储装置4200提供参考时钟RCK_1。
第二存储装置4200可以通过利用由第一存储装置4100提供的参考时钟RCK_1以高速串行接口方式与第一存储装置4100交换数据。第二存储装置4200可以包括核心逻辑4210、参考时钟调谐电路4230以及时钟端口4240和4250等。
这里，核心逻辑4210可以包括处理、存储和/或转换数据的所有功能和/或功能块。时钟控制逻辑4220可以通过利用由第一存储装置4100提供的参考时钟RCK_1来生成时钟信号CK1。由第一存储装置4100提供的参考时钟RCK_1可以在调谐过程之后通过时钟端口4250输出到外部。任何其它装置可以以级联方式(例如，串行等)与时钟端口4250结合。
根据存储系统4000的上述结构，能够在具有级联(例如，串行)拓扑的多个存储装置中的任意一个存储装置中生成参考时钟。可以将生成的参考时钟发送到与之交换数据的级联拓扑的另一存储装置。
图14是示出根据本发明构思的至少一个其它示例实施例的利用级联方式的存储系统5000的示例的框图。参照图14，从操作处理器装置5100供应的参考时钟RCK以链形式(例如，菊花链构造)顺序地发送到其它存储装置。
操作处理器装置5100可以对应于根据一些示例实施例参照图1、图4或图9描述的操作处理器装置1100、2100和/或3100，但不限于此。操作处理器装置5100可以包括生成稳定频率的参考时钟RCK的振荡器5150。存储装置5200至5500中的每个可以对应于根据一些示例实施例参照图1、图4或图9描述的第一存储装置1200、2200和/或3200或者第二存储装置1300、2300和/或3300。
操作处理器装置5100和存储装置5200至5500可以以链形式(和/或菊花链形式、串行形式等)通过其输入/输出(I/O)端口彼此连接。另外，操作处理器装置5100以及存储装置5200至5500可以以级联的方式来传输参考时钟RCK。生成参考时钟RCK的操作处理器装置5100可以对应于级联的起始点。最后接收参考时钟RCK的存储装置5500可以位于级联的尾端。存储装置中的每个还可以包括对参考时钟RCK的信号电平进行放大和/或对诸如转换速率等的其它时序参数进行调谐的调谐电路。
图15是示出根据本发明构思的至少一个示例实施例的利用级联方式的存储系统6000的另一示例的框图。参照图15，能够在多个存储装置6200至6500中的任意一个中生成参考时钟RCK，而不管是否从操作处理器装置6100供应参考时钟。
操作处理器装置6100和存储装置6200至6500可以以链形式(例如，菊花链形式、级联形式、串行形式等)通过数据输入/输出端口而彼此连接。另外，操作处理器装置6100与存储装置6200至6500可以以级联方式传输参考时钟RCK。具体地，即使没有从操作处理器装置6100提供参考时钟，第一存储装置6200也可以生成参考时钟RCK并且向下一个存储装置发送参考时钟RCK。存储装置中的每个还可以包括对参考时钟RCK的信号电平进行放大和/或对诸如转换速率等的其它时序参数进行调谐的调谐电路。
根据本发明构思的一些示例实施例，存储装置可以以链方式(例如，菊花链方式、串行方式、级联方式等)提供参考时钟。存储装置或主机可以被配置为仅向另一存储装置(例如，第二存储装置)发送参考时钟，从而能够简化参考时钟的参数管理。另外，可以通过减少参考时钟路径的反射分量和/或泄漏分量和/或使参考时钟路径的反射分量和/或泄漏分量最小化来改善参考时钟的质量。
虽然已经参考各种示例性实施例描述了本发明构思，但是对于本领域技术人员来说明显的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解的是，上述示例实施例不是限制性的而是举例说明性的。

Claims (25)

1.一种电子装置，所述电子装置包括：
至少一个应用处理器，被配置为生成参考时钟信号；
第一存储装置，被配置为通过第一时钟输入端口从应用处理器接收参考时钟信号，向第一时钟输出端口输出参考时钟信号，并且基于参考时钟信号与应用处理器通信；以及
第二存储装置，被配置为通过第二输出端口从第一时钟输出端口接收参考时钟信号，并且利用参考时钟信号与第一存储装置通信。
2.根据权利要求1所述的电子装置，其中，第一存储装置包括：
第一时钟控制逻辑，被配置为向第一时钟输出端口发送通过第一时钟输入端口接收的参考时钟信号。
3.根据权利要求2所述的电子装置，其中，第一时钟控制逻辑被配置为：
将通过第一时钟输入端口接收的参考时钟信号旁路到第一时钟输出端口；或者
在基于第二存储装置的期望格式对参考时钟信号进行调谐之后，向第一时钟输出端口发送参考时钟信号。
4.根据权利要求2所述的电子装置，其中，第一时钟控制逻辑包括：
锁相环路，被配置为基于参考时钟信号生成驱动第一存储装置的第二时钟信号。
5.根据权利要求1所述的电子装置，其中，第一存储装置包括：
串行化器/去串行化器电路，被配置为基于通过第一时钟输入端口接收的参考时钟信号，对与应用处理器或第二存储装置进行通信的数据执行串行化/去串行化。
6.根据权利要求1所述的电子装置，其中，第一存储装置被配置为当应用处理器不提供参考时钟信号时，阻挡第一时钟输出端口。
7.根据权利要求1所述的电子装置，其中，
第一存储装置是嵌入式存储装置；
第一存储装置是可拆装的存储装置。
8.根据权利要求1所述的电子装置，其中，应用处理器、第一存储装置和第二存储装置利用被配置为执行串行数据通信的级联结构进行连接。
9.一种电子装置，所述电子装置包括：
至少一个应用处理器；
第一存储装置，被配置为与应用处理器通信，利用振荡器生成参考时钟信号，并且向时钟输出端口输出参考时钟信号；以及
第二存储装置，被配置为从时钟输出端口接收参考时钟信号，并且利用参考时钟信号与第一存储装置通信，
其中，应用处理器被配置为通过第一存储装置与第二存储装置通信。
10.根据权利要求9所述的电子装置，其中，
应用处理器被配置为基于数据传输速度以第一通信模式或第二通信模式与第一存储装置交换数据；
第二通信模式对应于比第一通信模式的数据传输速度低的数据传输速度。
11.根据权利要求10所述的电子装置，其中，在第一通信模式下，应用处理器被配置为向第一存储装置发送第一参考时钟信号。
12.根据权利要求11所述的电子装置，其中，在第二通信模式下，应用处理器被配置为不提供第一参考时钟信号。
13.根据权利要求12所述的电子装置，其中，在第二通信模式下，第一存储装置被配置为向第二存储装置提供由振荡器生成的参考时钟信号。
14.根据权利要求12所述的电子装置，所述电子装置还包括：
参考时钟信号传输路径，位于应用处理器、第一存储装置和第二存储装置之间，所述参考时钟信号传输路径为级联拓扑。
15.根据权利要求9所述的电子装置，其中，
第一存储装置是嵌入式存储装置；
第二存储装置是可拆装的存储装置。
16.根据权利要求9所述的电子装置，所述电子装置还包括：
至少一个装置，被配置为从第二存储装置接收参考时钟信号，所述参考时钟信号为从第二存储装置级联的参考时钟信号。
17.一种电子装置，所述电子装置包括：
第一存储装置，被配置为基于参考时钟生成驱动时钟信号，并且向第一时钟输出端口发送驱动时钟信号，所述生成的步骤包括当不向第一时钟输入端口提供参考时钟时生成驱动时钟信号；以及
第二存储装置，被配置为利用通过第一时钟输出端口输出的驱动时钟信号与第一存储装置通信。
18.根据权利要求17所述的电子装置，其中，第一存储装置和第二存储装置中的每个包括：
串行化器/去串行化器电路，被配置为基于利用驱动时钟信号来发送串行数据。
19.根据权利要求17所述的电子装置，其中，第一存储装置和第二存储装置中的每个被配置为利用级联拓扑来发送驱动时钟信号。
20.根据权利要求17所述的电子装置，其中，
第一存储装置是嵌入式存储装置；
第二存储装置是可拆装的存储装置。
21.一种电子装置，所述电子装置包括：
至少一个处理器，被配置为生成第一参考时钟信号；以及
第一存储装置，串行地连接到处理器和至少一个第二存储装置，第一存储装置被配置为从所述至少一个处理器接收命令或查询，基于接收的命令或查询来确定与所述至少一个第二存储装置有关的访问模式，并且基于确定的结果向所述至少一个第二存储装置发送第二参考时钟信号，所述至少一个第二存储装置被配置为基于接收的第二参考时钟信号执行数据通信。
22.根据权利要求21所述的电子装置，其中，确定访问模式的步骤包括确定访问模式是高速访问模式还是低速访问模式。
23.根据权利要求21所述的电子装置，其中，第一存储装置还被配置为：
基于波形控制信号和第一参考时钟信号生成调谐的参考时钟信号；
发送第一参考时钟信号和调谐的参考时钟信号中的至少一个作为第二参考时钟信号。
24.根据权利要求21所述的电子装置，其中，
确定访问模式的步骤包括确定所述至少一个处理器是否请求与所述至少一个第二存储装置通信；
当所述至少一个处理器不请求与所述至少一个第二存储装置通信时，阻挡向所述至少一个第二存储装置发送第二参考时钟信号。
25.根据权利要求23所述的电子装置，其中，生成调谐的参考时钟信号的步骤包括对第一参考时钟信号的多个参数中的至少一个参数进行调整，所述多个参数包括电压电平、频率、振幅、转换速率、占空比和驱动强度。
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