CN105518639B - 一种数据处理装置及飞行器 - Google Patents

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Abstract

一种数据处理装置及飞行器，装置包括：探测器(1)，处理器(2)，以及时钟转换器，探测器(1)的数据信号输出引脚与处理器(2)的数据信号输入引脚相连；探测器(1)包括至少两个时钟输出引脚，探测器(1)的每一个时钟输出引脚与时钟转换器的一输入引脚相连；时钟转换器的输出引脚与处理器(2)的时钟输入引脚相连；时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将单端时钟信号通过输出引脚输出至处理器(2)。在不增加单片FPGA构成的处理器的尺寸、重量及成本的情况下，扩展了探测器(1)的接入量，也低成本地扩展了飞行器的功能。

Description

一种数据处理装置及飞行器
技术领域
本发明涉及电子技术领域，尤其涉及一种数据处理装置及飞行器。
背景技术
FPGA(Field-Programmable Gate Array，可编程逻辑门阵列)是一种半定制的集成电路，用户通过编程可以把FPGA设计成任意的数字集成电路芯片，因为其灵活性，FPGA是数字信号接口的最佳选择。
基于LVDS(Low Voltage Differential Signaling，低压差分信号)接口的数据传输方式以其可高速率传输数据，低噪声、低功耗等优点，已在包括图像传感器等装置中得到广泛的应用。LVDS的时钟输出通道包括两个，相关引脚为差分时钟信号正端和差分时钟信号负端。
LVDS在与FPGA配合进行数据处理时，一个LVDS链路就需要占用FPGA上的一个PLL和一对专用时钟管脚。图1示出了一种现有的连接方式，在只有一对专用时钟管脚的FPGA中，就只能接入一个图像传感器。在两路LVDS的差分时钟信号分别输入后，FPGA会对其进行融合计算，得到用于对输入的数据信号进行采样的时钟信号，并基于该时钟信号对数据信号进行采样。
在FPGA中，PLL和专用时钟管脚都是紧缺的资源，目前采用的将具有双时钟信号的链路接入FPGA时钟管脚的方式，限制了单片FPGA可以接入的具有双时钟信号的摄像头等探测器的数量。
发明内容
本发明实施例提供了一种数据处理装置及飞行器，能够在原有FPGA的基础上增加接入相应探测器的数量。
本发明实施例提供了一种数据处理装置，包括：用于感测数据信号的探测器，用于基于时钟信号处理所述数据信号的处理器，以及时钟转换器，
所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；
所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；
所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；
所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器。
其中可选地，所述探测器为基于差分时钟信号的探测器；
所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；
所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；
所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。
其中可选地，所述探测器的差分时钟信号正端到所述时钟转换器的第一输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离；和/或所述探测器的差分时钟信号负端到所述时钟转换器的第二输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离。
其中可选地，所述探测器包括采用低压差分信号接口的图像传感器；所述处理器包括可编程逻辑门阵列FPGA构成的处理器。
其中可选地，所述装置还包括：数据执行器；
所述数据执行器的数据输入引脚与所述处理器的数据输出引脚；
所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器处理后的数据。
相应地，本发明实施例还提供了一种飞行器，包括：探测器、处理器及时钟转换器，其中：
所述探测器，用于在飞行过程中，感测相关的数据信号；
所述处理器，用于基于时钟信号处理所述数据信号；
所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；
所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；
所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；
所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器。
其中可选地，所述探测器为基于差分时钟信号的探测器；
所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；
所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；
所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。
其中可选地，所述探测器的差分时钟信号正端到所述时钟转换器的第一输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离；和/或所述探测器的差分时钟信号负端到所述时钟转换器的第二输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离。
其中可选地，所述探测器包括采用低压差分信号接口的图像传感器；所述处理器包括可编程逻辑门阵列FPGA构成的处理器。
其中可选地，所述飞行器还包括：数据执行器；
所述数据执行器的数据输入引脚与所述处理器的数据输出引脚；
所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器处理后的数据。
其中可选地，所述数据执行器为飞行控制器，或者为用于传输视觉数据的通信模块。
本发明实施例能够在原有的由单片FPGA构成的处理器的基础上，使该由单片FPGA构成的处理器能够接入更多的带两路时钟信号的探测器或者其他的带多路时钟信号的探测器，低成本地扩展了探测器的接入量。
附图说明
图1是现有的摄像头和FPGA构成的处理器的连接示意图；
图2是本发明实施例的一种数据处理装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例采用时钟转换器，可以直接在时钟信号接入到FPGA构成的处理器之前，将两路时钟信号按照需要进行处理，变为一路信号输入到FPGA构成的处理器中。例如，对于上述涉及的LVDS对应的两路差分时钟信号，所述时钟转换器对差分时钟信号的正端LVDS_CLK_P信号和差分时钟信号的负端LVDS_CLK_N信号直接融合转换，得到一路用于指示数据信号采样的时钟信号输入给FPGA。
请参见图2，是本发明实施例的一种数据处理装置的结构示意图，该装置可以应用在图像采集处理等场景中，具体可设置在无人机中，完成如航拍图像的采集与处理功能，当然也可以是诸如遥控汽车、机器人等设备中。
具体的，所述装置包括：用于感测数据信号的探测器1，用于基于时钟信号处理所述数据信号的处理器2，以及时钟转换器3，其中，所述探测器1的数据信号输出引脚与所述处理器2的数据信号输入引脚相连；所述探测器1的第一时钟输出引脚与所述时钟转换器3的第一输入引脚相连，所述探测器1的第二时钟输出引脚与所述时钟转换器3的第二输入引脚相连；
所述时钟转换器3的输出引脚与所述处理器2的时钟输入引脚相连；
所述时钟转换器3，用于将从第一输入引脚和第二输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号输出至所述处理器2。
具体如图2所示，所述探测器1具体可以为摄像头等图像传感器，其采用LVDS接口与所述处理器2相连。所述处理器2基于FPGA构成，在本发明实施例中，该由FPGA构成的处理器2至少包括一对时钟接口。
具体的，在本发明实施例中，所述探测器1为基于差分时钟信号的探测器1；所述探测器1的差分时钟信号正端与所述时钟转换器3的第一输入引脚相连；所述探测器1的差分时钟信号负端与所述时钟转换器3的第二输入引脚相连；
所述时钟转换器3，具体用于将所述探测器1输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器2。所述图2中，LVDS_data_P/N为探测器1的数据输出接口，探测器1在采集到图像等原始数据信号后，将数据信号通过LVDS_data_P/N输出引脚输出至所述处理器2中。LVDS_CLK_P差分时钟信号的正端接口，LVDS_CLK_N差分时钟信号的负端接口，分别传输一路差分时钟信号至时钟转换器3。
时钟转换器3具体可以是差分信号到单端信号的转换器，其在对两路信号进行融合后，得到一路时钟信号，接入到所述处理器2的一时钟引脚上，所述处理器2直接根据时钟转换器3转换得到的一路时钟信号，对从LVDS_data_P/N引脚接收到的数据信号进行采样，得到相应的如数字图像信号等数字信号。具体的，该时钟转换器3也可以为一个比较器，对于输入的两路时钟信号进行比较，当比较结果大于0时，输出电平值为1的信号，而小于等于0时，则输出电平值为0的信号。
当然，由FPGA构成的所述处理器2除了可以进行采样等处理得到原始数据的数字数据的处理外，还可以根据需要配置其他的功能，例如图片像素补偿等处理功能，在此不具体描述。
进一步地，所述探测器1的差分时钟信号正端到所述时钟转换器3的第一输入引脚之间的距离大于所述时钟转换器3的输出引脚到所述处理器2的输入引脚之间的距离；和/或所述探测器1的差分时钟信号负端到所述时钟转换器3的第二输入引脚之间的距离大于所述时钟转换器3的输出引脚到所述处理器2的输入引脚之间的距离。
由于LVDS的两路差分时钟信号的摆幅较小，产生的干扰也比较小，所以可以让探测器1到时钟转换器3之间信号传输线的长度大于时钟转换器3到所述处理器2之间信号传输线的长度，以降低信号干扰。
进一步可选地，本发明实施例的所述装置还可以包括一数据执行器，所述数据执行器的数据输入引脚与所述处理器2的数据输出引脚；所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器2处理后的数据。
该数据执行器具体可以为控制器，显示器，通信模块等。在所述处理器2得到想要的数字信号后，发送给控制器，以使控制器根据该数字信号执行相应的控制处理，例如，在飞行控制中，控制器可以基于摄像头探测到的障碍物，控制完成避障飞行操作；或者在所述处理器2得到想要的数字信号后，发送给显示器，由显示器直接解析并显示数字信号对应的图像；或者在所述处理器2得到想要的数字信号后，发送给通信模块，由通信模块发送给对应的用户终端。
本发明实施例能够在不增加单片FPGA构成的处理器2的尺寸、重量以及成本的情况下，使由单片FPGA构成的处理器2能够接入更多的LVDS等带两路或者其他的带多路时钟信号的探测器1，低成本地扩展了探测器1的接入量。
本发明实施例还提供了一种飞行器，包括固定翼飞行器、旋翼飞行器等，具体的，所述飞行器包括：探测器、处理器及时钟转换器，其中：
所述探测器，用于在飞行过程中，感测相关的数据信号；
所述处理器，用于基于时钟信号处理所述数据信号；
所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；
所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；
所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；
所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器。
进一步可选地，所述探测器为基于差分时钟信号的探测器；
所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；
所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；
所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。
进一步可选地，所述探测器的差分时钟信号正端到所述时钟转换器的第一输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离；和/或所述探测器的差分时钟信号负端到所述时钟转换器的第二输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离。
进一步可选地，所述探测器包括采用低压差分信号接口的图像传感器；所述处理器包括可编程逻辑门阵列FPGA构成的处理器。
进一步可选地，所述飞行器还可以包括：数据执行器；
所述数据执行器的数据输入引脚与所述处理器的数据输出引脚；
所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器处理后的数据。
进一步可选地，所述数据执行器为飞行控制器，或者为用于传输视觉数据的通信模块。
飞行器中各个组件的具体实现可对应地在参考图2对应的数据处理装置实施例中相关结构的描述。
本发明实施例能够在不增加单片FPGA构成的处理器的尺寸、重量以及成本的情况下，使由单片FPGA构成的处理器能够接入更多的LVDS等带两路或者其他的带多路时钟信号的探测器，低成本地扩展了探测器的接入量，也低成本地扩展了飞行器的功能。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (11)

1.一种数据处理装置，其特征在于，包括：用于感测数据信号的探测器，用于基于所述探测器输出的时钟信号处理所述数据信号的处理器，以及时钟转换器，
所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；
所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；
所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；
所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器，
所述探测器包括采用低压差分信号接口的图像传感器。
2.如权利要求1所述的装置，其特征在于，所述探测器为基于差分时钟信号的探测器；
所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；
所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；
所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。
3.如权利要求2所述的装置，其特征在于，
所述探测器的差分时钟信号正端到所述时钟转换器的第一输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离；
和/或
所述探测器的差分时钟信号负端到所述时钟转换器的第二输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离。
4.如权利要求1所述的装置，其特征在于，
所述处理器包括可编程逻辑门阵列FPGA构成的处理器，并且所述时钟转换器为比较器。
5.如权利要求3所述的装置，其特征在于，还包括：数据执行器；
所述数据执行器的数据输入引脚与所述处理器的数据输出引脚；
所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器处理后的数据。
6.一种飞行器，其特征在于，包括：探测器、处理器及时钟转换器，其中：
所述探测器，用于在飞行过程中，感测相关的数据信号；
所述处理器，用于基于所述探测器输出的时钟信号处理所述数据信号；
所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；
所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；
所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；
所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器，
所述探测器包括采用低压差分信号接口的图像传感器。
7.如权利要求6所述的飞行器，其特征在于，所述探测器为基于差分时钟信号的探测器；
所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；
所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；
所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。
8.如权利要求7所述的飞行器，其特征在于，所述探测器的差分时钟信号正端到所述时钟转换器的第一输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离；
和/或
所述探测器的差分时钟信号负端到所述时钟转换器的第二输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离。
9.如权利要求8所述的飞行器，其特征在于，
所述处理器包括可编程逻辑门阵列FPGA构成的处理器，并且所述时钟转换器为比较器。
10.如权利要求8所述的飞行器，其特征在于，还包括：数据执行器；
所述数据执行器的数据输入引脚与所述处理器的数据输出引脚；
所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器处理后的数据。
11.如权利要求8所述的飞行器，其特征在于，所述数据执行器为飞行控制器，或者为用于传输视觉数据的通信模块。
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