CN105099443A - 采样电路模块、存储器控制电路单元及数据采样方法 - Google Patents

Abstract

本发明提供一种采样电路模块、存储器控制电路单元及数据采样方法。采样电路模块包括状态机电路、第一延迟线电路、第二延迟线电路及延迟信号输出电路。状态机电路反应于第一控制信号而输出第二控制信号及/或第三控制信号。第一延迟线电路用以接收参考时脉信号与第二控制信号以输出第一延迟时脉信号。第二延迟线电路用以接收参考时脉信号与第三控制信号以输出第二延迟时脉信号。延迟信号输出电路用以接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号。

Description

采样电路模块、存储器控制电路单元及数据采样方法

技术领域

本发明是有关于一种时脉延迟技术，且特别是有关于一种采样电路模块、存储器控制电路单元及数据采样方法。

背景技术

在存储器系统中，经常会使用时脉信号来作为电路动作时序的基准。一般来说，时脉信号是由振荡器产生，并且通过连接线将时脉信号送至存储器系统中的各个芯片。然而，时脉信号在传递的过程中可能会发生相位偏移。温度与系统的供给电压变化也可能会是造成相位偏移的原因。相位偏移可能会使得存储器系统在读取或写入数据时的错误率上升。

延迟锁定回路(delaylockedloop,DLL)就是用来解决传送至各芯片的时脉信号不同步的问题。延迟锁定回路主要可分为模拟延迟电路与数字延迟电路。模拟延迟电路是利用电压来控制延迟线的延迟时间，并且模拟延迟电路的输出时脉较容易受电源噪声与温度的干扰。数字延迟电路则是通过发送指示信号来动态改变延迟线的延迟量或延迟级数，并且数字延迟电路抗干扰的能力较强。在输出时脉信号时，若数字延迟电路的延迟线的延迟量或延迟级数被改变，则往往会发生时脉抖动(jitter)。

特别是，对于使用数字延迟电路的存储器系统来说，当一笔数据正在被写入至存储器系统或者从存储器系统中读取时，若时脉信号的相位偏移过大且没有被即时地修正，则读取或写入的数据的正确性可能会下降。

发明内容

有鉴于此，本发明提供一种采样电路模块、存储器控制电路单元及数据采样方法，可提升数据采样的正确性。

本发明的一范例实施例提出一种采样电路模块，其包括延迟锁定回路与采样电路。延迟锁定回路包括控制电路与延迟电路。控制电路用以接收参考时脉信号以输出第一控制信号。延迟电路电性连接至控制电路，并且包括状态机电路、第一延迟线电路、第二延迟线电路及延迟信号输出电路。状态机电路用以接收第一控制信号，并且反应于第一控制信号而输出第二控制信号及/或第三控制信号。第一延迟线电路电性连接至状态机电路，并且用以接收参考时脉信号与第二控制信号以输出第一延迟时脉信号。第二延迟线电路电性连接至状态机电路，并且用以接收参考时脉信号与第三控制信号以输出第二延迟时脉信号。延迟信号输出电路电性连接至第一延迟线电路、第二延迟线电路及状态机电路，并且用以接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号。采样电路电性连接至延迟锁定回路，并且用以接收第三延迟时脉信号，并且根据第三延迟时脉信号来采样(sampling)数据信号以获得采样数据。

在一范例实施例中，所述第二控制信号用以控制第一延迟线电路的第一延迟级数，并且第三控制信号用以控制第二延迟线电路的第二延迟级数。

在一范例实施例中，所述状态机电路还用以输出第四控制信号，并且延迟信号输出电路接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号的操作包括：接收第一延迟时脉信号、第二延迟时脉信号及第四控制信号以输出第三延迟时脉信号。

在一范例实施例中，所述延迟信号输出电路包括第一开关电路与第二开关电路，第四控制信号包括第一使能信号与第二使能信号，第一使能信号用以控制第一开关电路的第一开关状态，并且第二使能信号用以控制第二开关电路的第二开关状态。

在一范例实施例中，所述延迟信号输出电路还包括相位内插(phaseinterpolation)电路，相位内插电路用以接收第一开关电路的第一输出信号及/或第二开关电路的第二输出信号以形成第三延迟时脉信号。

在一范例实施例中，所述第一延迟线电路包括多个第一延迟单元，第二延迟线电路包括多个第二延迟单元，相位内插电路包括至少一第三延迟单元与至少一第四延迟单元。所述第三延迟单元的一输入端电性连接至第一开关电路的一输出端，所述第四延迟单元的一输入端电性连接至第二开关电路的一输出端，并且所述第三延迟单元的一输出端与所述第四延迟单元的一输出端电性连接至相位内插电路的一输出端。

在一范例实施例中，所述第一延迟线电路的第一延迟级数仅在第一开关电路处于非导通状态时被改变，并且第二延迟线电路的第二延迟级数仅在第二开关电路处于非导通状态时被改变。

本发明的一范例实施例提出一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元包括主机接口、存储器接口、采样电路模块及存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。采样电路模块包括延迟锁定回路与采样电路。延迟锁定回路包括控制电路与延迟电路。控制电路用以接收参考时脉信号以输出第一控制信号。延迟电路电性连接至控制电路，并且包括状态机电路、第一延迟线电路、第二延迟线电路及延迟信号输出电路。状态机电路用以接收第一控制信号，并且反应于第一控制信号而输出第二控制信号及/或第三控制信号。第一延迟线电路电性连接至状态机电路，并且用以接收参考时脉信号与第二控制信号以输出第一延迟时脉信号。第二延迟线电路电性连接至状态机电路，并且用以接收参考时脉信号与第三控制信号以输出第二延迟时脉信号。延迟信号输出电路电性连接至第一延迟线电路、第二延迟线电路及状态机电路，并且用以接收第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号。采样电路电性连接至延迟锁定回路，并且用以接收第三延迟时脉信号，并且根据第三延迟时脉信号来采样数据信号以获得采样数据。存储器管理电路电性连接至主机接口、存储器接口及采样电路模块，并且用以发送写入指令序列，其中写入指令序列用以将对应于采样数据的数据写入至可复写式非易失性存储器模块。

本发明的一范例实施例提出一种数据采样方法，其包括：接收第一控制信号，并且反应于第一控制信号而输出第二控制信号及/或第三控制信号；根据参考时脉信号与第二控制信号以输出第一延迟时脉信号；根据参考时脉信号与第三控制信号以输出第二延迟时脉信号；根据第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号；根据第三延迟时脉信号来采样数据信号以获得采样数据；以及发送写入指令序列，其中写入指令序列用以将对应于采样数据的数据写入至可复写式非易失性存储器模块。

在一范例实施例中，所述数据采样方法还包括：输出一第四控制信号。其中根据第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号的步骤包括：根据第一延迟时脉信号、第二延迟时脉信号及第四控制信号以输出第三延迟时脉信号。

在一范例实施例中，所述根据第一延迟时脉信号、第二延迟时脉信号及第四控制信号以输出第三延迟时脉信号的步骤包括：根据第一开关电路的第一输出信号及/或第二开关电路的第二输出信号以形成第三延迟时脉信号。

基于上述，反应于第一控制信号，状态机电路可以分别通过第二控制信号与第三控制信号来控制第一延迟线电路与第二延迟线电路，并且延迟信号输出电路可以根据第一延迟线电路输出的第一延迟时脉信号与第二延迟线电路输出的第二延迟时脉信号来产生第三延迟时脉信号。藉此，通过始终维持至少一个延迟线电路的正常输出以及在后台更新闲置中的(idling)延迟线电路的延迟量或延迟级数，延迟时脉信号可以持续地被输出，并且输出的延迟时脉信号的相位也可以持续地被锁定。此外，发生时脉抖动的机率也会相对减少。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明的一范例实施例的延迟锁定回路的示意图；

图2示出本发明的一范例实施例的控制电路的示意图；

图3示出本发明的一范例实施例的延迟电路的示意图；

图4示出本发明的一范例实施例的调整延迟级数的时序示意图；

图5示出本发明的另一范例实施例的延迟电路的示意图；

图6示出本发明的一范例实施例的相位内插的示意图；

图7示出本发明的另一范例实施例的调整延迟级数的时序示意图；

图8示出本发明的一范例实施例的主机系统与存储器存储装置的示意图；

图9示出本发明的一范例实施例的电脑系统与输入/输出装置的示意图；

图10示出本发明的一范例实施例的主机系统与存储器存储装置的示意图；

图11示出图8的存储器存储装置的概要方块图；

图12示出本发明的一范例实施例的存储器控制电路单元的概要方块图；

图13示出本发明的一范例实施例的采样电路模块的示意图；

图14示出本发明的一范例实施例的延迟时脉信号产生方法的流程图；

图15示出本发明的一范例实施例的数据采样方法的流程图。

附图标记说明：

10：延迟锁定回路；

11：控制电路；

112：延迟线电路；

114、122：状态机电路；

12、52：延迟电路；

124：第一延迟线电路；

126：第二延迟线电路；

128、328、528：延迟信号输出电路；

21、31、32、532、534：延迟单元；

330：第一开关电路；

332：第二开关电路；

530：相位内插电路；

CS_1：第一控制信号；

CS_2：第二控制信号；

CS_3：第三控制信号；

CS_4：第四控制信号；

DCS_1：第一延迟时脉信号；

DCS_2：第二延迟时脉信号；

DCS_3：第三延迟时脉信号；

EN_1：第一使能信号；

EN_2：第二使能信号；

ICS：内部时脉信号；

RCS：参考时脉信号；

S_1、S_2：信号；

T1、T2、T3、T4：时间点；

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：U盘；

1214：记忆卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：记忆棒；

1318：CF卡；

1320：嵌入式存储装置；

100：存储器存储装置；

1002：连接接口单元；

1004：存储器控制电路单元；

1006：可复写式非易失性存储器模块；

304(0)～304(R)：实体抹除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：采样电路模块；

252：缓冲存储器；

254：电源管理电路；

256：错误检查与校正电路；

2082：采样电路；

DS：数据信号；

SD：采样数据；

S1402、S1404、S1406、S1408、S1502、S1504、S1506、S1508、S1510、S1512：步骤。

具体实施方式

为了使本发明的内容可以被更容易明了，以下特举范例实施例作为本发明确实能够据以实施的范例。然而，本发明不仅限于所例示的多个范例实施例，其中范例实施例之间也允许有适当的结合。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤，是代表相同或类似部件。

图1示出本发明的一范例实施例的延迟锁定回路的示意图。

请参照图1，延迟锁定回路(delaylockedloop,DLL)10包括控制电路11与延迟电路12。在一范例实施例中，延迟锁定回路10也可称为主从式(master-slave)延迟锁定回路，控制电路11也可称为是此主从式延迟锁定回路中的主延迟电路，并且延迟电路12也可称为是此主从式延迟锁定回路中的从延迟电路。一般来说，在一个延迟锁定回路10中，控制电路11的数量是一个，而延迟电路12的数量则可以是一或多个。在本范例实施例中，延迟锁定回路10是数字(digital)的延迟锁定回路。然而，在另一范例实施例中，延迟锁定回路10也可以是模拟(analog)的延迟锁定回路。

控制电路11用以接收参考时脉(clock)信号RCS以输出第一控制信号CS_1。其中，参考时脉信号RCS例如是由一个振荡器(oscillator)产生的。

图2示出本发明的一范例实施例的控制电路的示意图。

请参照图2，在一范例实施例中，控制电路11包括延迟线电路112与状态机电路114。

延迟线电路112包括多个延迟单元21。延迟单元21可以相互串接或者以任意方式连接，并且每一个延迟单元21可以是一个正向延迟元件或一个反向(inverse)延迟元件。当参考时脉信号RCS通过延迟线电路112时，延迟线电路112会输出内部时脉信号ICS。

状态机电路114用以接收参考时脉信号RCS与内部时脉信号ICS，并且根据参考时脉信号RCS与内部时脉信号ICS之间的相位差来产生第一控制信号CS_1。第一控制信号CS_1用以控制延迟线电路112的延迟量，以使内部时脉信号ICS与参考时脉信号RCS之间的相位差尽可能的趋近于一预设值(例如，内部时脉信号ICS的相位落后参考时脉信号RCS的相位1/4个时脉周期)。当内部时脉信号ICS的相位领先参考时脉信号RCS的相位太多时，第一控制信号CS_1会指示增加延迟线电路112的延迟量；当内部时脉信号ICS的相位落后参考时脉信号RCS的相位太多时，第一控制信号CS_1会指示减少延迟线电路112的延迟量。在一范例实施例中，延迟线电路112的延迟量也可以延迟级数来表示。例如，当延迟线电路112的延迟级数越大，表示延迟线电路112的延迟量越大；当延迟线电路112的延迟级数越小，表示延迟线电路112的延迟量越小。关于如何控制延迟线电路112的延迟量或延迟级数应属本领域的通常知识，故在此不加以赘述。特别是，当内部时脉信号ICS与参考时脉信号RCS之间的相位差成功地趋近且维持在此预设值时，表示已达成相位锁定。此外，状态机电路114可以包括相位检测器(未示出)与微控制器(未示出)。相位检测器用以检测内部时脉信号ICS与参考时脉信号RCS之间的相位差，并且微控制器用以根据相位检测器的检测结果产生第一控制信号CS_1。

请再次参照图1，延迟电路12电性连接至控制电路11。延迟电路12包括状态机电路122、第一延迟线电路124、第二延迟线电路126及延迟信号输出电路128。

状态机电路122电性连接至控制电路11。状态机电路122用以接收第一控制信号CS_1，并且反应于第一控制信号CS_1而输出第二控制信号CS_2及/或第三控制信号CS_3。具体而言，第二控制信号CS_2用以控制第一延迟线电路124的延迟级数(也称为第一延迟级数)，并且第三控制信号CS_3用以控制第二延迟线电路126的延迟级数(也称为第二延迟级数)。在本范例实施例中，状态机电路122会持续发送第二控制信号CS_2至第一延迟线电路124，并且持续发送第三控制信号CS_3至第二延迟线电路126。然而，在另一范例实施例中，只有当需要改变第一延迟线电路124的第一延迟级数时，状态机电路122才会发送第二控制信号CS_2，并且只有当需要改变第二延迟线电路126的第二延迟级数时，状态机电路122才会发送第三控制信号CS_3。

第一延迟线电路124电性连接至状态机电路122，并且用以接收参考时脉信号RCS与第二控制信号CS_2以输出第一延迟时脉信号DCS_1。具体来说，第一延迟线电路124的输入端会接收参考时脉信号RCS。第一延迟线电路124的控制端会接收第二控制信号CS_2，并且反应于第二控制信号CS_2来调整第一延迟级数。随着第一延迟级数被调整，第一延迟线电路124的长度也会被调整。根据调整后的第一延迟级数，第一延迟线电路124会对参考时脉信号RCS进行延迟，并且从第一延迟线电路124的输出端输出第一延迟时脉信号DCS_1。

第二延迟线电路126电性连接至状态机电路122，并且用以接收参考时脉信号RCS与第三控制信号CS_3以输出第二延迟时脉信号DCS_2。具体来说，第二延迟线电路126的输入端会接收参考时脉信号RCS。第二延迟线电路126的控制端会接收第三控制信号CS_3，并且反应于第三控制信号CS_3来调整第二延迟级数。随着第二延迟级数被调整，第二延迟线电路126的长度也会被调整。根据调整后的第二延迟级数，第二延迟线电路126会对参考时脉信号RCS进行延迟，并且从第二延迟线电路126的输出端输出第二延迟时脉信号DCS_2。

延迟信号输出电路128电性连接至状态机电路122、第一延迟线电路124、第二延迟线电路126，并且用以接收第一延迟时脉信号DCS_1与第二延迟时脉信号DCS_2以输出第三延迟时脉信号DCS_3。例如，在接收到第一延迟时脉信号DCS_1与第二延迟时脉信号DCS_2之后，延迟信号输出电路128可以直接或者经过一或多个电路元件(例如，开关电路、正向延迟元件或反向延迟元件)来输出第一延迟时脉信号DCS_1及/或第二延迟时脉信号DCS_2，以作为第三延迟时脉信号DCS_3。特别是，第三延迟时脉信号DCS_3的相位可以是与第一延迟时脉信号DCS_1的相位相同、与第二延迟时脉信号DCS_2的相位相同、或者是与第一延迟时脉信号DCS_1与第二延迟时脉信号DCS_2经由相位内插(phaseinterpolation)等方式结合而产生的信号的相位相同。

在一范例实施例中，反应于第一控制信号CS_1，状态机电路122还用以输出第四控制信号CS_4，并且延迟信号输出电路128会接收第一延迟时脉信号DCS_1、第二延迟时脉信号DCS_2及第四控制信号CS_4以输出第三延迟时脉信号DCS_3。

图3示出本发明的一范例实施例的延迟电路的示意图。

请参照图3，第一延迟线电路124包括多个延迟单元31(也称为第一延迟单元)。第二延迟线电路126包括多个延迟单元32(也称为第二延迟单元)。延迟单元31可以相互串接，并且延迟单元32可以相互串接。每一个延迟单元31及/或每一个延迟单元32可以是一个正向延迟元件或一个反向延迟元件。

在此范例实施例中，延迟信号输出电路328包括第一开关(switch)电路330与第二开关电路332。第一开关电路330与第二开关电路332分别包括一或多个开关。第四控制信号CS_4包括第一使能信号EN_1与第二使能信号EN_2。第一使能信号EN_1用以控制第一开关电路330的开关状态(也称为第一开关状态)，并且第二使能信号EN_2用以控制第二开关电路332的开关状态(也称为第二开关状态)。然而，在另一范例实施例中，第一开关电路330与第二开关电路332也可以合并为一个开关，而可选择导通第一延迟线电路124至延迟信号输出电路328的输出端之间的路径，或者导通第二延迟线电路126至延迟信号输出电路328的输出端之间的路径，并且此开关可由第四控制信号CS_4来控制。

在此范例实施例中，状态机电路122不会使第一开关电路330与第二开关电路332同时处于导通状态。当第一开关电路330处于非导通状态时，可视为第一延迟线电路124处于闲置状态。当第一延迟线电路124处于闲置状态时，可于后台更新第一延迟线电路124的第一延迟级数。类似地，当第二开关电路332处于非导通状态时，可视为第二延迟线电路126处于闲置状态。当第二延迟线电路126处于闲置状态时，可于后台更新第二延迟线电路126的第二延迟级数。换言之，在任何时间点，第一延迟线电路124与第二延迟线电路126的至少其中之一会正常输出信号。此外，第一延迟线电路124的第一延迟级数仅在第一开关电路330处于非导通状态时被改变，并且第二延迟线电路126的第二延迟级数也仅在第二开关电路126处于非导通状态时被改变。

假设目前第一开关电路330处于导通状态，第二开关电路332处于非导通状态，并且第一控制信号CS_1指示需要调整延迟线电路的延迟级数。此时，状态机电路122会根据第一控制信号CS_1来调整第二延迟线电路126的第二延迟级数。等到第二延迟线电路126的第二延迟级数调整完毕且输出的第二延迟时脉信号DCS_2趋于稳定(例如，经过1～2个时脉周期)之后，状态机电路122会通过第一使能信号EN_1来将第一开关电路330从导通状态切换至非导通状态，并且同时通过第二使能信号EN_2来将第二开关电路332从非导通状态切换至导通状态。藉此，延迟信号输出电路328可以即时地从输出第一延迟时脉信号DCS_1切换至输出第二延迟时脉信号DCS_2以作为第三延迟时脉信号DCS_3。

图4示出本发明的一范例实施例的调整延迟级数的时序示意图。

请参照图4，假设在时间点T1之前，第一使能信号EN_1为高电位且第二使能信号EN_2为低电位，因此，第一开关电路330处于导通状态，第二开关电路332处于非导通状态，并且状态机电路122通过带有旧的延迟信息的第二控制信号CS_2与第三控制信号CS_3来控制第一延迟线电路124与第二延迟线电路126(例如，第一延迟线电路124与第二延迟线电路126的延迟级数皆是“9”)。在时间点T1，反应于指示需要调整延迟线电路的延迟级数的第一控制信号CS_1，状态机电路122发送带有新的延迟信息的第三控制信号CS_3至第二延迟线电路126，以调整第二延迟线电路126的第二延迟级数(例如，将第二延迟线电路126的第二延迟级数从“9”调整为“10”)。在经过1～2个时脉周期之后，在时间点T2，状态机电路122将第一使能信号EN_1切换为低电位且同时将第二使能信号EN_2切换为高电位，以使第一开关电路330处于非导通状态，并且同时使第二开关电路332处于导通状态。在时间点T2之后的任一时间点(例如，时间点T3)，状态机电路122发送带有新的延迟信息的第二控制信号CS_2至第一延迟线电路124，以调整第一延迟线电路124的第一延迟级数(例如，将第一延迟线电路124的第一延迟级数从“9”调整为“10”)。至此，完成第一延迟线电路124的第一延迟级数与第二延迟线电路126的第二延迟级数的一次更新。换言之，在时间点T2之前，第三延迟时脉信号DCS_3的相位基本上会与第一延迟时脉信号DCS_1的相位相同。在时间点T2之后，第三延迟时脉信号DCS_3的相位则是会与第二延迟时脉信号DCS_2的相位相同。在时间点T2附近，第三延迟时脉信号DCS_3也不容易发生时脉抖动。

值得一提的是，在图3与图4的范例实施例中，状态机电路122可能要谨慎决定切换第一使能信号EN_1与第二使能信号EN_2的时机(例如，时间点T2)，以使第一延迟时脉信号DCS_1的平坦区与第二延迟时脉信号DCS_2的平坦区可以衔接。例如，在一范例实施例中，时间点T2是在第一延迟时脉信号DCS_1的1/4脉波周期处。若第一延迟时脉信号DCS_1的平坦区与第二延迟时脉信号DCS_2的平坦区没有衔接，则第三延迟时脉信号DCS_3可能会发生时脉抖动。

图5示出本发明的另一范例实施例的延迟电路的示意图。

请参照图5，延迟电路52包括状态机电路122、第一延迟线电路124、第二延迟线电路126及延迟信号输出电路528。其中，状态机电路122、第一延迟线电路124及第二延迟线电路126分别相同或相似于图3的范例实施例中的状态机电路122、第一延迟线电路124及第二延迟线电路126，故在此不重复赘述。

延迟信号输出电路528包括第一开关电路330、第二开关电路332及相位内插(phaseinterpolation)电路530。其中，第一开关电路330与第二开关电路332分别相同或相似于图3的范例实施例中的第一开关电路330与第二开关电路332，故在此不重复赘述。

相位内插电路530用以接收第一开关电路330的输出信号(也称为第一输出信号)及/或第二开关电路332的输出信号(也称为第二输出信号)以形成第三延迟时脉信号DCS_3。具体而言，相位内插电路530包括一或多个第三延迟单元532与一或多个第四延迟单元534。第三延迟单元532相互串接，并且第三延迟单元532的一输入端电性连接至第一开关电路330的输出端。第四延迟单元534也相互串接，并且第四延迟单元534的一输入端电性连接至第二开关电路332的输出端。第三延迟单元532的一输出端与第四延迟单元534的一输出端电性连接至相位内插电路530的输出端。当第一开关电路330与第二开关电路332同时处于导通状态时，相位内插电路530会对第一开关电路330的输出信号与第二开关电路332的输出信号执行相位内插。在执行相位内插后，相位内插电路530的输出信号(即，第三延迟时脉信号DCS_3)的相位会介于第一开关电路330的输出信号的相位与第二开关电路332的输出信号的相位之间，且不容易发生时脉抖动。此外，若使第一延迟线电路124的第一延迟级数与第二延迟线电路126的第二延迟级数逐步切换(例如，逐级增加或逐级减少)，而不是一次跳过好几级的切换(例如，从第三级一次切换到第九级)，则相位内插电路530的输出信号(即，第三延迟时脉信号DCS_3)发生时脉抖动的机率可以更加下降。

图6示出本发明的一范例实施例的相位内插的示意图。

请参照图6，假设第一开关电路330的输出信号是信号S_1，第二开关电路332的输出信号是信号S_2，则经过相位内插后，相位内插电路530的输出信号(即，第三延迟时脉信号DCS_3)的相位会介于信号S_1的相位与信号S_2的相位之间。

也就是说，本范例实施例与图3的范例实施例的主要差别在于，在本范例实施例中，第一开关电路330与第二开关电路332可以同时处于导通状态。换言之，状态机电路122只要注意第一延迟线电路124的第一延迟级数仅在第一开关电路330处于非导通状态时被改变，并且第二延迟线电路126的第二延迟级数也仅在第二开关电路332处于非导通状态时被改变即可，而可以不用那么谨慎的限制第一开关电路330与第二开关电路332的导通状态被切换的时机(如图4所示)，从而可有效减轻状态机电路122的运算负担。

图7示出本发明的另一范例实施例的调整延迟级数的时序示意图。

请参照图7，假设在阶段0，第一使能信号EN_1为高电位且第二使能信号EN_2为低电位，因此，第一开关电路330处于导通状态，第二开关电路332处于非导通状态，并且状态机电路122通过带有旧的延迟信息的第二控制信号CS_2与第三控制信号CS_3来控制第一延迟线电路124与第二延迟线电路126(例如，第一延迟线电路124与第二延迟线电路126的延迟级数皆是“9”)。在阶段1(例如，时间点T1)，反应于指示需要调整延迟线电路的延迟级数的第一控制信号CS_1，状态机电路122发送带有新的延迟信息的第三控制信号CS_3至第二延迟线电路126，以调整第二延迟线电路126的第二延迟级数(例如，将第二延迟线电路126的第二延迟级数从“9”调整为“10”)。等到第二延迟线电路126的第二延迟级数调整完毕且输出的第二延迟时脉信号DCS_2趋于稳定(例如，经过1～2个时脉周期)之后，在阶段2(例如，时间点T2)，状态机电路122将第二使能信号EN_2切换为高电位，以使第二开关电路332处于导通状态。接着，在阶段3(例如，时间点T3)，状态机电路122将第一使能信号EN_1切换为低电位，以使第一开关电路330处于非导通状态。也就是说，在时间点T2与T3之间，第一开关电路330与第二开关电路332都是处于导通状态，并且相位内插电路530会对第一开关电路330的输出信号与第二开关电路332的输出信号执行相位内插。在阶段4(例如，时间点T4)，状态机电路122发送带有新的延迟信息的第二控制信号CS_2至第一延迟线电路124，以调整第一延迟线电路124的第一延迟级数(例如，将第一延迟线电路124的第一延迟级数从“9”调整为“10”)。在阶段5，第一延迟线电路124的第一延迟级数与第二延迟线电路126的第二延迟级数都完成更新。藉此，在更新第一延迟线电路124的第一延迟级数与第二延迟线电路126的第二延迟级数的过程中，相位内插电路530的输出信号(即，第三延迟时脉信号DCS_3)都不容易发生时脉抖动。然而，上述阶段0至阶段5仅是为了说明方便而使用，而不是用以限制本发明。

应注意的是，在图1至图7的范例实施例中，所示出的延迟锁定回路10的电路结构仅为范例，而可更进一步地依据延迟锁定回路10的电气特性来增加电子元件。例如，在需要改善电气特性的位置增加电容(capacitance)、电阻(resistance)及/或晶体管(transistors)等。此外，在一范例实施例中，上述提出的延迟锁定回路10是用于存储器存储装置(也称，存储器存储系统)中，或者是用于用以控制此存储器存储装置的存储器控制电路单元中。

一般来说，存储器存储装置包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图8示出本发明的一范例实施例的主机系统与存储器存储装置的示意图。图9示出本发明的一范例实施例的电脑系统与输入/输出装置的示意图。图10示出本发明的一范例实施例的主机系统与存储器存储装置的示意图。

请参照图8，主机系统1000一般包括电脑1100与输入/输出(input/output,I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccessmemory,RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图9的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图9所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图9所示的U盘1212、记忆卡1214或固态硬盘(SolidStateDrive,SSD)1216等的可复写式非易失性存储器存储装置。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memorystick)1316、CF卡1318或嵌入式存储装置1320(如图10所示)。嵌入式存储装置1320包括嵌入式多媒体卡(EmbeddedMMC,eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图11示出图8的存储器存储装置的概要方块图。

请参照图11，存储器存储装置100包括连接接口单元1002、存储器控制电路单元1004与可复写式非易失性存储器模块1006。

在本范例实施例中，连接接口单元1002是兼容于串行高级技术附件(SerialAdvancedTechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1002也可以是符合并行高级技术附件(ParallelAdvancedTechnologyAttachment,PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers,IEEE)1394标准、高速外设连接接口(PeripheralComponentInterconnectExpress,PCIExpress)标准、通用串行总线(UniversalSerialBus,USB)标准、超高速一代(UltraHighSpeed-I,UHS-I)接口标准、超高速二代(UltraHighSpeed-II,UHS-II)接口标准、安全数码(SecureDigital,SD)接口标准、记忆棒(MemoryStick,MS)接口标准、多媒体存储卡(MultiMediaCard,MMC)接口标准、小型快闪(CompactFlash,CF)接口标准、集成式驱动电子接口(IntegratedDeviceElectronics,IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元1004用以执行以硬件形式或固件形式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块1006中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块1006是电性连接至存储器控制电路单元1004，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块1006包括实体抹除单元304(0)～304(R)。实体抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。在本范例实施例中，每一实体抹除单元是由64个实体程序化单元组成。然而，在本发明的其他范例实施例中，每一实体抹除单元是由128、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个实体程序化单元的数据比特区中会包含16个实体存取地址，且一个实体存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一范例实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。

在本范例实施例中，可复写式非易失性存储器模块1006为多阶存储单元(MultiLevelCell，MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块1006也可是单阶存储单元(SingleLevelCell，SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特数据的快闪存储器模块)、复数阶存储单元(TrinaryLevelCell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图12示出本发明的一范例实施例的存储器控制电路单元的概要方块图。

请参照图12，存储器控制电路单元1004包括存储器管理电路202、主机接口204、存储器接口206及采样电路模块208。

存储器管理电路202用以控制存储器控制电路单元1004的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。

在本范例实施例中，存储器管理电路202的控制指令是以固件形式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序码形式存储于可复写式非易失性存储器模块1006的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、唯读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元1004被使能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块1006中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会操作此些控制指令以进行数据的写入、读取与抹除等操作。

此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块1006的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块1006下达写入指令以将数据写入至可复写式非易失性存储器模块1006中；存储器读取电路用以对可复写式非易失性存储器模块1006下达读取指令以从可复写式非易失性存储器模块1006中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块1006下达抹除指令以将数据从可复写式非易失性存储器模块1006中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块1006的数据以及从可复写式非易失性存储器模块1006中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是兼容于PATA标准、IEEE1394标准、PCIExpress标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块1006。也就是说，欲写入至可复写式非易失性存储器模块1006的数据会经由存储器接口206转换为可复写式非易失性存储器模块1006所能接受的格式。

采样电路模块208电性连接至存储器管理电路202，并且用以对数据信号进行采样以输出采样数据。其中，数据信号可以是与主机系统1000欲写入至可复写式非易失性存储器模块1006的数据有关，或者是与从可复写式非易失性存储器模块1006中取读出来的数据有关。

图13示出本发明的一范例实施例的采样电路模块的示意图。

请参照图13，采样电路模块208包括延迟锁定回路10与采样(sampling)电路2082。

延迟锁定回路10用以接收延迟时脉信号RCS，并且对延迟时脉信号RCS进行延迟以提供延迟时脉信号(例如，第三延迟时脉信号DCS_3)至采样电路2082。延迟锁定回路10相同或相似于图1的范例实施例中的延迟锁定回路10，故在此不重复赘述。延迟锁定回路10可以包括一或多个延迟电路12及/或一或多个延迟电路52。此外，在另一范例实施例中，延迟锁定回路10也可以是配置在存储器控制电路单元1004之外，而提供延迟时脉信号(例如，第三延迟时脉信号DCS_3)至存储器控制电路单元1004。在一范例实施例中，延迟锁定回路10也可以提供延迟时脉信号(例如，第三延迟时脉信号DCS_3)至存储器存储装置100中的其他芯片(或电路元件)，本发明不加以限制。

采样电路2082电性连接至延迟锁定回路10，并且用以接收数据信号DS与来自延迟锁定回路10的延迟时脉信号(例如，第三延迟时脉信号DCS_3)。其中，数据信号DS可以是与主机系统1000欲写入至可复写式非易失性存储器模块1006的数据有关，或者是与从可复写式非易失性存储器模块1006中取读出来的数据有关。采样电路2082会根据来自延迟锁定回路10的延迟时脉信号(例如，第三延迟时脉信号DCS_3)来采样数据信号DS，以获得采样数据SD，并且输出采样数据SD。然后，存储器管理电路202可以根据采样数据SD将对应的数据传送至可复写式非易失性存储器模块1006或者传送至主机系统1000。在一范例实施例中，对应于采样数据SD的数据可以是采样数据SD本身所包含的比特数据。在获得采样数据SD之后，存储器管理电路202可以将采样数据SD传送至可复写式非易失性存储器模块1006或者传送至主机系统1000。然而，在另一范例实施例中，对应于采样数据SD的数据则是采样数据SD经过验证及/或转换等操作而获得的比特数据，本发明不加以限制。

具体而言，若数据信号DS是与主机系统1000欲写入至可复写式非易失性存储器模块1006的数据有关，则根据采样数据SD，存储器管理电路202会获得一或多个比特(也称为第一比特)，并且发送一写入指令序列至可复写式非易失性存储器模块1006，其中此写入指令序列用以指示将此第一比特写入至可复写式非易失性存储器模块1006中。写入指令序列可以包括一或多个指令码或程序码。若采样数据SD是与从可复写式非易失性存储器模块1006中取读出来的数据有关，则根据采样数据SD，存储器管理电路202会获得一或多个比特(也称为第二比特)，并且可将此第二比特传送至主机系统1000。特别是，在对数据信号DS进行采样的过程中，若因温度或电压(例如，可复写式非易失性存储器模块1006的写入电压或读取电压)改变而导致延迟线电路的延迟级数需要被改变，则上述第一延迟线电路124与第二延迟线电路126的至少其中之一的延迟级数可以被即时地改变，从而确保采样数据SD的正确性。

在一范例实施例中，存储器控制电路单元1004还包括缓冲存储器252、电源管理电路254及错误检查与校正电路256。

缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块1006的数据。

电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。

错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(ErrorCheckingandCorrectingCode,ECCCode)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块1006中。之后，当存储器管理电路202从可复写式非易失性存储器模块1006中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

本发明另提出一种延迟时脉信号产生方法与数据采样方法。

图14示出本发明的一范例实施例的延迟时脉信号产生方法的流程图。

请参照图14，在步骤S1402中，接收第一控制信号，并且反应于第一控制信号而输出第二控制信号及/或第三控制信号。在步骤S1404中，根据参考时脉信号与第二控制信号以输出第一延迟时脉信号。在步骤S1406中，根据参考时脉信号与第三控制信号以输出第二延迟时脉信号。在步骤S1408中，根据第一延迟时脉信号与第二延迟时脉信号以输出第三延迟时脉信号。此外，图14中各步骤已详细说明如上，在此便不再赘述。

图15示出本发明的一范例实施例的数据采样方法的流程图。

请参照图15，步骤S1502～S1508分别相同或相似于图4的范例实施例的步骤S1402～S1408，故在此不重复说明。在步骤S1510中，根据第三延迟时脉信号采样一数据信号以获得采样数据。在步骤S1512中，发送写入指令序列，其中写入指令序列用以将对应于采样数据的数据写入至可复写式非易失性存储器模块。然而，在另一范例实施例中，步骤S1512也可以是，将对应于采样数据的数据传送至主机系统1000。此外，图15中各步骤也已详细说明如上，在此便不再赘述。

值得一提的是，本发明不限制图14的范例实施例中的步骤S1404与步骤S1406的执行顺序，也不限制图15的范例实施例中的步骤S1504与步骤S1506的执行顺序。图14与图15中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图14与图15的方法可以搭配以上各范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明的一范例实施例通过始终维持至少一个延迟线电路的正常输出以及在后台更新闲置中的(idling)延迟线电路的延迟级数，延迟时脉信号可以持续地被从延迟电路输出，并且输出的延迟时脉信号的相位也可以持续地被锁定。此外，输出的延迟时脉信号发生时脉抖动的机率也会相对减少。在一范例实施例中，在一次对于数据的写入操作或读取操作完成之前，若因温度或电压改变而导致需要更新从延迟电路的延迟级数，从延迟电路的延迟级数也可以即时地被更新，而不需要等到写入操作或读取操作被执行完毕才更新，从而提升对于数据的写入操作或读取操作的正确性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种采样电路模块，其特征在于，包括：

延迟锁定回路，包括：

控制电路，用以接收参考时脉信号以输出第一控制信号；以及

延迟电路，电性连接至该控制电路，并且包括：

状态机电路，用以接收该第一控制信号，并且反应于该第一控制信号而输出第二控制信号及/或第三控制信号；

第一延迟线电路，电性连接至该状态机电路，并且用以接收该参考时脉信号与该第二控制信号以输出第一延迟时脉信号；

第二延迟线电路，电性连接至该状态机电路，并且用以接收该参考时脉信号与该第三控制信号以输出第二延迟时脉信号；以及

延迟信号输出电路，电性连接至该第一延迟线电路、该第二延迟线电路及该状态机电路，并且用以接收该第一延迟时脉信号与该第二延迟时脉信号以输出第三延迟时脉信号；以及

采样电路，电性连接至该延迟锁定回路，用以接收该第三延迟时脉信号，并且根据该第三延迟时脉信号来采样数据信号以获得采样数据。

2.根据权利要求1所述的采样电路模块，其特征在于，该第二控制信号用以控制该第一延迟线电路的第一延迟级数，并且该第三控制信号用以控制该第二延迟线电路的第二延迟级数。

3.根据权利要求2所述的采样电路模块，其特征在于，该状态机电路还用以输出第四控制信号，并且该延迟信号输出电路接收该第一延迟时脉信号与该第二延迟时脉信号以输出该第三延迟时脉信号的操作包括：

接收该第一延迟时脉信号、该第二延迟时脉信号及该第四控制信号以输出该第三延迟时脉信号。

4.根据权利要求3所述的采样电路模块，其特征在于，该延迟信号输出电路包括第一开关电路与第二开关电路，该第四控制信号包括第一使能信号与第二使能信号，该第一使能信号用以控制该第一开关电路的第一开关状态，并且该第二使能信号用以控制该第二开关电路的第二开关状态。

5.根据权利要求4所述的采样电路模块，其特征在于，该延迟信号输出电路还包括相位内插电路，该相位内插电路用以接收该第一开关电路的第一输出信号及/或该第二开关电路的第二输出信号以形成该第三延迟时脉信号。

6.根据权利要求5所述的采样电路模块，其特征在于，该第一延迟线电路包括多个第一延迟单元，该第二延迟线电路包括多个第二延迟单元，该相位内插电路包括至少一第三延迟单元与至少一第四延迟单元，该至少一第三延迟单元的输入端电性连接至该第一开关电路的输出端，该至少一第四延迟单元的输入端电性连接至该第二开关电路的输出端，并且该至少一第三延迟单元的输出端与该至少一第四延迟单元的输出端电性连接至该相位内插电路的输出端。

7.根据权利要求4所述的采样电路模块，其特征在于，该第一延迟线电路的该第一延迟级数仅在该第一开关电路处于非导通状态时被改变，并且该第二延迟线电路的该第二延迟级数仅在该第二开关电路处于该非导通状态时被改变。

8.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块包括多个实体抹除单元，其特征在于，该存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至该可复写式非易失性存储器模块；

采样电路模块，包括：

延迟锁定回路，包括：

控制电路，用以接收参考时脉信号以输出第一控制信号；以及

延迟电路，电性连接至该控制电路，并且包括：

状态机电路，用以接收该第一控制信号，并且反应于该第一控制信号而输出第二控制信号及/或第三控制信号；

第一延迟线电路，电性连接至该状态机电路，并且用以接收该参考时脉信号与该第二控制信号以输出第一延迟时脉信号；

第二延迟线电路，电性连接至该状态机电路，并且用以接收该参考时脉信号与该第三控制信号以输出第二延迟时脉信号；以及

延迟信号输出电路，电性连接至该第一延迟线电路、该第二延迟线电路及该状态机电路，并且用以接收该第一延迟时脉信号与该第二延迟时脉信号以输出第三延迟时脉信号；以及

采样电路，电性连接至该延迟锁定回路，用以接收该第三延迟时脉信号，并且根据该第三延迟时脉信号来采样数据信号以获得采样数据；以及

存储器管理电路，电性连接至该主机接口、该存储器接口及该采样电路模块，并且用以发送写入指令序列，其中该写入指令序列用以将对应于该采样数据的数据写入至该可复写式非易失性存储器模块。

9.根据权利要求8所述的存储器控制电路单元，其特征在于，该第二控制信号用以控制该第一延迟线电路的第一延迟级数，并且该第三控制信号用以控制该第二延迟线电路的第二延迟级数。

10.根据权利要求9所述的存储器控制电路单元，其特征在于，该状态机电路还用以输出第四控制信号，并且该延迟信号输出电路接收该第一延迟时脉信号与该第二延迟时脉信号以输出该第三延迟时脉信号的操作包括：

接收该第一延迟时脉信号、该第二延迟时脉信号及该第四控制信号以输出该第三延迟时脉信号。

11.根据权利要求10所述的存储器控制电路单元，其特征在于，该延迟信号输出电路包括第一开关电路与第二开关电路，该第四控制信号包括第一使能信号与第二使能信号，该第一使能信号用以控制该第一开关电路的第一开关状态，并且该第二使能信号用以控制该第二开关电路的第二开关状态。

12.根据权利要求11所述的存储器控制电路单元，其特征在于，该延迟信号输出电路还包括相位内插电路，该相位内插电路用以接收该第一开关电路的第一输出信号及/或该第二开关电路的第二输出信号以形成该第三延迟时脉信号。

13.根据权利要求12所述的存储器控制电路单元，其特征在于，该第一延迟线电路包括多个第一延迟单元，该第二延迟线电路包括多个第二延迟单元，该相位内插电路包括至少一第三延迟单元与至少一第四延迟单元，该至少一第三延迟单元的输入端电性连接至该第一开关电路的输出端，该至少一第四延迟单元的输入端电性连接至该第二开关电路的输出端，并且该至少一第三延迟单元的输出端与该至少一第四延迟单元的输出端电性连接至该相位内插电路的输出端。

14.根据权利要求11所述的存储器控制电路单元，其特征在于，该第一延迟线电路的该第一延迟级数仅在该第一开关电路处于非导通状态时被改变，并且该第二延迟线电路的该第二延迟级数仅在该第二开关电路处于该非导通状态时被改变。

15.一种数据采样方法，其特征在于，包括：

接收第一控制信号，并且反应于该第一控制信号而输出第二控制信号及/或一第三控制信号；

根据参考时脉信号与该第二控制信号以输出第一延迟时脉信号；

根据该参考时脉信号与该第三控制信号以输出第二延迟时脉信号；

根据该第一延迟时脉信号与该第二延迟时脉信号以输出第三延迟时脉信号；

根据该第三延迟时脉信号来采样数据信号以获得采样数据；以及

发送写入指令序列，其中该写入指令序列用以将对应于该采样数据的数据写入至可复写式非易失性存储器模块。

16.根据权利要求15所述的数据采样方法，其特征在于，该第二控制信号用以控制第一延迟线电路的第一延迟级数，并且该第三控制信号用以控制第二延迟线电路的第二延迟级数。

17.根据权利要求16所述的数据采样方法，其特征在于，还包括：

输出第四控制信号，

根据该第一延迟时脉信号与该第二延迟时脉信号以输出该第三延迟时脉信号的步骤包括：

根据该第一延迟时脉信号、该第二延迟时脉信号及该第四控制信号以输出该第三延迟时脉信号。

18.根据权利要求17所述的数据采样方法，其特征在于，该第四控制信号包括第一使能信号与第二使能信号，该第一使能信号用以控制第一开关电路的第一开关状态，并且该第二使能信号用以控制第二开关电路的第二开关状态。

19.根据权利要求18所述的数据采样方法，其特征在于，根据该第一延迟时脉信号、该第二延迟时脉信号及该第四控制信号以输出该第三延迟时脉信号的步骤包括：

根据该第一开关电路的第一输出信号及/或该第二开关电路的第二输出信号以形成该第三延迟时脉信号。

20.根据权利要求18所述的数据采样方法，其特征在于，该第一延迟线电路的该第一延迟级数仅在该第一开关电路处于非导通状态时被改变，并且该第二延迟线电路的该第二延迟级数仅在该第二开关电路处于该非导通状态时被改变。