KR100560616B1 - 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법 - Google Patents

메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법 Download PDF

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Abstract

본 발명은 메모리 자동 테스트 장치로부터 생성되는 ADDRESS, CLOCK, CONTROL, DATA신호를 하이픽스부에 고정된 다수의 테스트 대상장치들에 제공하여 다수의 테스트 대상장치들의 양부를 테스트함에 있어, 상기 메모리 자동 테스트 장치로부터 하이픽스부로 전송되는 CLOCK 및 DQS DATA의 전송라인과 핀은 두 배로 추가하고, 상기 메모리 자동 테스트 장치로부터 하이픽스부로 전송되는 ADDRESS 및 CONTROL의 전송라인은 하이픽스부에서 2분기시켜, ADDRESS, CLOCK, CONTROL, DATA 신호들이 하이픽스부에 고정된 테스트 대상장치들에 각각 공급하도록 한 것이다.
따라서 본 발명은 메모리 자동 테스트장치 내의 패턴 메모리 크기와, 메모리 자동 테스트장치와 테스트 대상 장치들을 연결해 주는 전송라인과 핀의 수를 최소화할 수 있으며, 병렬로 테스트하고자 하는 테스트 대상 장치들의 개수가 늘더라도 하드웨어 부담이 최소화될 수 있다.
메모리, ATE, 고속 테스트, 분기, PIN.

Description

메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법{A Divergence Method for High Speed Test in Auto test Equipment of Memory}
도1은 종래의 메모리 자동 테스트장치를 나타낸 구성도이다.
도2는 도1의 메모리 자동 테스트장치에 의한 1분기 타이밍도이다.
도3은 고속 테스트를 위한 종래의 메모리 자동 테스트장치를 나타낸 구성도이다.
도4는 도3의 고속 테스트를 위한 메모리 자동 테스트장치에 의한 2분기 타이밍도이다.
도5는 고속 테스트를 위한 본 발명에 의한 메모리 자동 테스트장치를 나타낸 구성도이다.
도6은 도5의 고속 테스트를 위한 메모리 자동 테스트장치에 의한 2분기 타이밍도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 메모리 자동 테스트장치 20 : 하이픽스부
30a, 30b : 테스트 대상장치
본 발명은 메모리 자동 테스트장치에서 고속 테스트를 위한 분기방법에 관한 것이다. 특히, 본 발명은 메모리 자동 테스트를 위해 ADDRESS, CLOCK, CONTROL, DATA(DQ, DQS) 등의 신호를 출력하는 메모리 자동 테스트장치와 하이픽스부에 고정된 테스트 대상장치인 반도체집적회로들과 연결시켜 주는 전송라인 및 핀의 수를 최소화할 수 있도록 하는 메모리 자동 테스트장치에서 고속 테스트를 위한 분기방법에 관한 것이다.
통상적으로 반도체 집적회로의 양부를 테스트하기 위한 메모리 자동 테스트장치(Memory Automatic Test Equipment)는 고가이다. 이에 종래에는 고가인 메모리 자동 테스트장치를 보다 효율적으로 사용하기 위하여 대부분의 반도체 집적회로를 생산하는 회사가 기존 500 MBPS 이하에서는 제한된 메모리 자동 테스트장치 핀 수를 이중으로 사용하여 분기하므로 메모리 자동 테스트장치가 가지고 있는 동시에 테스트 가능한 테스트 대상 장치(제품)가 2배에서 4배까지 증가된다.
그러나 최근 메모리 자동 테스트장치의 성능이 고속(high speed)화됨에도 불구하고 분기할 경우, TR(Time Rising)특성이나 TF(Time Falling)특성 등과 같은 SI(signal integrity) 특성의 저하로 인하여 고속(high speed) 테스트가 불가능해진다.
특히, 고속용 메모리 자동 테스트장치는 기존의 메모리 자동 테스트장치에 비해 고가이면서도 동시에 테스트할 수 있는 테스트 대상장치의 수가 제한적이다. 즉, 고속용 메모리 자동 테스트장치는 고속 테스트에서의 SI 특성의 저하로 인해 분기하기가 어렵다.
도1은 64핀(PIN)의 테스트 대상장치(103)를 테스트하기 위한 종래의 메모리 자동 테스트장치(101)를 나타낸 것으로서, 메모리 자동 테스트장치(101)에서 출력되는 ADDRESS, CONTROL, CLOCK, DATA(DQ, DQS) 신호들이 전송라인과 핀을 통해 1분기, 즉 그대로 하이픽스부(103)에 고정된 테스트 대상장치(103)에 일대일로 공급되고 있음을 알 수 있다.
이때 메모리 자동 테스트장치(101)는 64핀의 테스트 대상장치(103)(SDRAM) 하나를 테스트하기 위해, 20개의 ADDRESS 라인과 핀, 10개의 CONTROL 라인과 핀, 2개의 CLOCK 라인과 핀, 16(8)개의 DQ DATA 라인과 핀 및 4개의 DQS DATA 라인과 핀을 갖는다. 여기서, DQ DATA 라인과 핀이 테스트 대상장치(103)의 DQ 핀과 관계없이 16개의 라인과 핀으로 설정됨은 서로 다른 특성을 갖는 테스트 대상장치(103)가 가지는 최대 DQ 핀의 수를 감안한 것이다.
따라서 메모리 자동 테스트장치(101)는 하이픽스부(102)에 고정된 64개의 테스트 대상장치(103)를 동시에 테스트하기 위해서는 위에서 말한 전송라인과 핀 수의 64배 해당하는 3,200 개의 전송라인과 핀을 갖추어야 한다.
즉, 도1에서와 같이 ADDRESS, CONTROL, CLOCK, DATA(DQ, DQS) 신호들을 전송하는 전송라인과 핀을 분기하지 않았을 경우, 도2에서와 같이 ADDRESS, CONTROL, CLOCK, DATA(DQ, DQS) 신호들의 마진(margin)이 확보되어 하이픽스부(102)에 고정된 테스트 대상장치(103)의 양부를 보다 정확하게 테스트할 수 있다.
도3은 도1과 동일하게 64핀(PIN)의 테스트 대상장치(203)를 테스트하기 위한 종래의 메모리 자동 테스트장치(201)를 나타낸 것으로서, 메모리 자동 테스트장치(201)에서 출력되는 ADDRESS, CONTROL, CLOCK, DATA(DQ, DQS) 신호들이 전송라인과 핀을 통해 2분기되어 하이픽스부(202)에 고정된 복수의 테스트 대상장치(203)에 공급되고 있음을 알 수 있다.
물론, 위의 각 신호들의 전송라인과 핀 중 DQ DATA 라인과 핀은 메모리 자동 테스트장치(201)에 연결된 DQ DATA 라인과 핀이 하이픽스부(202)에 고정된 복수(두 개)의 테스트 대상장치(203)가 필요로 하는 DQ DATA 라인과 핀을 만족하기 때문에 분기하지 않고 그대로 일대일로 연결될 수 있다.
그러나 메모리 자동테스트장치가 제공하는 신호들이 2분기되는 경우에는 TR/TF가 500PS(PICO SECOND)이면 2분기시 특성이 저하되어 200PS가 늘어나 700PS로 되면서 도4에서와 같이 타이밍 마진(Timing Margin)이 중복되는 경우가 발생함에 따라 메모리 자동 테스트장치에 의한 테스트 대상장치의 테스트가 불가능한 경우가 발생한다.
특히, 메모리 자동테스트장치가 제공하는 신호들이 4분기되는 경우에는 200PS가 더늘어난 4분기시 최종 900PS가 되므로 1GBPS(GIGA BIT PER SECOND)로 동작하는 고속 테스트 대상장치(제품)는 2NS의 주기를 가지고, DATA는 1NS의 주기를 가지고 있으나, 900PS의 TR과 900PS의 TF를 감안하였을 때 타이밍 마진의 중복으로 메모리 자동 테스트장치에 의한 테스트 대상장치의 테스트가 불가능하다.
또한, 하나의 제품, 즉 테스트 대상장치를 테스트하는데 50핀 정도의 신호들이 사용되어진다면, 2분기하였을 때 전체 핀을 2배로 증가시켜 100핀을 제공한다면 위에서 언급한 바와 같은 문제가 발생하지 않으나, 이는 메모리 자동 테스트장치를 2대를 도입한 효과로 전체 도입금액이 두 배로 증가하므로 의미가 없다. 또한 전체를 분기하면 물리적으로 수많은 핀들을 하이픽스부에 고정된 테스트 대상장치까지 연결할 수 없어, 이 역시 효과적이지 못하다.
본 발명의 목적은 메모리 자동 테스트장치 내의 패턴 메모리 크기와, 메모리 자동 테스트장치와 테스트 대상 장치들을 연결해주는 전송라인 및 핀의 수를 최소화하고, 병렬로 테스트되는 테스트 대상 장치들의 개수를 늘리더라도 하드웨어 부담을 최소화할 수 있는 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법을 제공하는데 있다.
본 발명에 의한 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법은, 메모리 자동 테스트 장치로부터 생성되는 ADDRESS, CLOCK, CONTROL, DATA신호를 하이픽스부에 고정된 다수의 테스트 대상장치들에 제공하여 다수의 테스트 대상장치들의 양부를 테스트하도록 하는 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법에 있어서, 상기 메모리 자동 테스트 장치로부터 하이픽스부로 전송되는 CLOCK 및 DQS DATA의 전송라인과 핀은 두 배로 추가하고, 상기 메모리 자동 테스트 장치로부터 하이픽스부로 전송되는 ADDRESS 및 CONTROL의 전송라인은 하이픽스부에서 2분기시켜, ADDRESS, CLOCK, CONTROL, DATA 신호들이 하이픽스부에 고정된 테스트 대상장치들에 각각 공급하도록 하는 것을 특징으로 한다.
또한 본 발명에 있어서, 상기 메모리 자동 테스트 장치의 DQ DATA 전송라인과 핀은 X16이고, 상기 테스트 대상장치의 DQ 단자는 X8인 것이 바람직하다.
또한 본 발명에 있어서, 상기 테스트 대상장치가, DRAM인 것이 바람직하다.
또한 본 발명에 있어서, 상기 ADDRESS, CONTROL 신호들은 하이픽스부에서 2분기되고, 상기 CLOCK, DQ 및 DQS DATA 신호들은 하이픽스부에서 1분기되어, 하이픽스부에 고정된 테스트 대상장치들에 각각 공급하도록 하는 것이 바람직하다.
이하, 본 발명을 상세히 설명한다.
이하의 상세한 설명이나 도면에서는 핀수나 타임(timing)을 500P, 200P로 한정해서 기재하고 있으나 본 발명은 이에 한정되지 않고 다양하게 변형 가능함은 물론이다.
도5의 본 발명에 의한 고속 테스트를 위한 메모리 자동테스트장치에 개시된 테스트 대상장치(30a)(30b)의 하나인 DRAM은 특성을 고려하여 테스트 대상 핀을 ADDRESS, CLOCK, CONTROL, DATA(DQ, DQS) 등과 같이 4가지 그룹으로 분류할 수 있다.
위의 DATA 중 DQ DATA의 경우에는 메모리 자동 테스트장치의 전송라인과 핀이 X16이 기준이고 테스트 대상장치가 X8인 경우 메모리 자동 테스트장치에서 두 배로 제공하게 되어 굳이 분기할 필요가 없고, DQS DATA의 경우에는 DQ DATA와 동기되는 고속 클럭(high speed clock)성이므로 반드시 마진(margin)의 확보가 이루어져야 한다. 또한 CONTROL 및 ADDRESS는 저속(low speed)으로 동작하므로 분기할 때에도 타이밍 마진의 확보가 가능하다. 하지만, CLOCK은 DQS DATA와 마찬가지로 고속 기준이므로 반드시 마진 확보가 이루어져야 한다.
다시 말해, 분기할 때 DQS DATA 및 CLOCK만이 마진 확보가 필요하고, 나머지 DQ DATA, CONTROL, ADDRESS 등은 분기할 때 핀을 고려하지 않고도 원래의 메모리 자동 테스트장치가 제공하는 사양 한도 내에서 특성이 저하되지 않고도 고속테스트가 가능하다.
그 일 예는 도5에 도시한 바와 같다.
도5는 위와 같은 특성을 감안한 본 발명에 의한 고속 테스트를 위한 메모리 자동테스트장치를 나타낸 것으로서, 메모리 자동 테스트장치(10)에 4개의 전송라인과 핀을 추가한 2분기의 일 예다.
즉, 본 발명에 의한 고속 테스트를 위한 메모리 자동 테스트장치는, 메모리 자동 테스트 장치(10)로부터 하이픽스부(20)로 전송되는 CLOCK 및 DQS DATA의 전송라인과 핀은 두 배로 추가하고, 메모리 자동 테스트 장치(10)로부터 하이픽스부(20)로 전송되는 ADDRESS 및 CONTROL의 전송라인은 하이픽스부(20)에서 2분기시켜, ADDRESS, CLOCK, CONTROL, DATA 신호들이 하이픽스부(20)에 고정된 테스트 대상장치(30a)(30b)들에 각각 공급하도록 한다.
단, 메모리 자동 테스트 장치(10)의 DQ DATA 전송라인과 핀은 X16이고, 테스트 대상장치(30a)(30b)의 DQ 단자는 X8이다.
따라서 본 발명에 의하면 도6에서와 같이, ADDRESS, CONTROL, CLOCK, DATA(DQ, DQS) 신호들의 마진(margin)이 확보되어 하이픽스부(20)에 고정된 테스트 대상장치(30a)(30b)의 양부를 보다 정확하게 테스트할 수 있다. 다시 말해 고속 테 스트의 규정에 부합, 즉 고속테스트에서의 “Valid Area”를 메모리 자동 테스트장치가 제공하는 성능만큼만 사용하므로 당연히 규정에 부합한다.
도면으로 도시하지는 않았으나, 총 4핀만을 메모리 자동 테스트장치에서 추가하고, 4분기할 때에는 추가된 4핀이 하이픽스부에 고정된 2개의 테스트 대상장치 당 하나씩 분기하여 약간의 특성 저하는 감수하고 특성이 저하된 범위 내에서의 속도만 테스트할 수 있다.
또한, 4분기시에는 총12핀을 메모리 자동 테스트장치에 추가하는 방안도 있으나, 이 경우에는 추가되는 핀의 수가 과도하게 많아지므로 메모리 자동 테스트장치와 하이픽스부의 구성 및 연결이 불가능해진다. 더 나아가 이는 2분기할 때까지만 해도 특성 고려대상이 아니었던 기타 핀들도 특성 저하가 심해지고, DQ의 경우 메모리 자동 테스트장치로부터의 핀이 모자라서 부득이하게 분기해야 하므로 CLOCK, DQS 만을 분기하지 않는다고 해서 전체 특성을 유지할 수 없으므로 4분기할 때에는 CLOCK, DQS만 2분기하여 특성저하를 감안해야 한다.
즉, 4분기했을 때에는 종래의 2분기했을 때만큼의 특성저하와 함께만 생산효과도 얻을 수 있다.
따라서 본 발명은 메모리 자동 테스트장치 내의 패턴 메모리 크기와, 메모리 자동 테스트장치와 테스트 대상 장치들을 연결해주는 전송라인 및 핀의 수를 최소화할 수 있으며, 병렬로 테스트되는 테스트 대상 장치들의 개수를 늘리더라도 하드웨어 부담을 최소화할 수 있는 효과가 있다.

Claims (4)

  1. 메모리 자동 테스트 장치에서 생성되는 ADDRESS, CLOCK, CONTROL, DATA 신호를 하이픽스부에 고정된 다수의 테스트 대상장치들에 제공하여 다수의 테스트 대상장치들의 양부를 테스트하도록 하는 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법에 있어서,
    상기 메모리 자동 테스트 장치에서 생성되는 CLOCK과 DQS DATA를 하이픽스부로 전송하기 위한 전송라인을 두 배로 추가시켜 인출하고, 상기 메모리 자동 테스트 장치에서 생성되는 ADDRESS, CONTROL 신호를 하이픽스부로 전송하기 위한 전송라인은 2분기되어 두 개의 테스트 대상장치의 접속단자와 전기적으로 접속되는 핀에 접속되고, 상기 메모리 자동 테스트 장치에서 생성되는 CLOCK, DQ DATA 및 DQS DATA를 하이픽스부로 전송하기 위한 전송라인은 두 개의 테스트 대상장치의 접속단자와 전기적으로 접속되는 핀에 각각 접속되는 것을 특징으로 하는 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법.
  2. 제1항에 있어서,
    상기 메모리 자동 테스트 장치의 DQ DATA 전송라인과 핀은 X16이고, 상기 테스트 대상장치의 DQ 단자는 X8인 것을 특징으로 하는 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법.
  3. 제1항 또는 제2항에 있어서,
    상기 테스트 대상장치가, DRAM인 것을 특징으로 하는 메모리 자동 테스트 장 치에서 고속 테스트를 위한 분기방법.
  4. 제1항에 있어서,
    상기 ADDRESS, CONTROL 신호들은 하이픽스부에서 4분기되고, 상기 CLOCK, DQ 및 DQS DATA 신호들은 하이픽스부에서 2분기되어, 하이픽스부에 고정된 테스트 대상장치들에 각각 공급하도록 하는 것을 특징으로 하는 메모리 자동 테스트 장치에서 고속 테스트를 위한 분기방법.
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* Cited by examiner, † Cited by third party
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