CN205179007U - 减小芯片输入端口所需建立保持时间的电路 - Google Patents
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Abstract
本实用新型涉及减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依次连接且位于时钟路径，时钟开关电路的输出端与输入信号采样电路连接，还包括正向时钟冗余单元、反向时钟冗余单元和判断电路。本实用新型利用时钟路径的clk_latch分别采样正向时钟信号vclk和反向时钟vclk_n对采样结果进行判断自动调节信号路径上的延迟单元。解决了现有的芯片的建立时间和保持时间易受到影响的技术问题，本实用新型可以自动调整内部延迟已达到最优的建立时间和保持时间。
Description
技术领域
本实用新型涉及半导体芯片设计领域，具体涉及一种减小芯片输入端口所需建立保持时间的电路。
背景技术
计算机以及各种电子设备广泛的应用于现代生活的各个方面，对半导体芯片需求越来越大。人们对速度要求越来越快，芯片时钟就越来越小，而系统给与芯片输入端口的建立和保持时间越来越小。这就需要设计出更小建立和保持时间的芯片。
如图1所示，建立时间(setuptime)是指在芯片时钟信号上升沿到来以前，输入信号稳定不变的时间，如果建立时间不够，输入信号将不能在这个时钟被芯片正确接收；
保持时间(holdtime)是指在芯片时钟信号上升沿到来以后，输入信号稳定不变的时间，如果保持时间不够，输入信号同样不能在这个时钟被芯片正确接收。
如图2所示，现代高速芯片时钟信号通常都是差分信号(vclk/vclk_n),而需要采样的输入信号都为单端信号(通常与某基准电位vref比较判断高低)。这样使得基准电位vref发生抖动会导致输入信号延迟发生变化，从而导致芯片需要的建立保持时间发生变化。如图3所示，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及采样电路，单端接收器和可变延迟位于信号路径，差分接收器和时钟开关电路位于时钟路径。差分接收器的输入端接收差分信号(vclk/vclk_n)，输出时钟信号clk_i进入时钟开关电路输出内部采样时钟clk_latch，采样电路在内部采样时钟clk_latch的触发下对输入信号进行采样。差分时钟信号和单端输入信号需要不同片内接收器，再加上芯片工作温度、制造工业以及工作电压等等都会影响芯片的建立时间和保持时间。可变延迟单元是在产品设计或者生产阶段调好的，无法根据应用自动调节。
发明内容
为了解决现有的芯片的建立时间和保持时间易受到影响的技术问题，本实用新型提供一种减小芯片输入端口所需建立保持时间的电路。
本实用新型的技术解决方案：
一种减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依次连接且位于时钟路径，所述时钟开关电路的输出端与输入信号采样电路连接，其特殊制之处在于：还包括正向时钟冗余单元、反向时钟冗余单元和判断电路，
所述正向时钟冗余单元用于对正向时钟信号vclk进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给判断电路；
所述反向时钟冗余单元用于对反向时钟信号vclk_n进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_n_sig_o给判断电路；
所述判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o同步调整可变延迟单元、正向时钟冗余单元中的可变延迟单元和反向时钟冗余单元中的反向时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生翻转。
上述正向时钟冗余单元包括依次连接的正向时钟单端接收器、正向时钟可变延迟单元和正向时钟采样电路，所述正向时钟单端接收器的输入端接收正向时钟信号vclk，正向时钟采样电路输出采样结果clk_sig_o给判断电路，所述时钟开关电路的输出端与正向时钟采样电路连接。
上述反向时钟冗余单元包括依次连接的反向时钟单端接收器、反向时钟可变延迟单元和反向时钟采样电路，所述反向时钟单端接收器的输入端接收反向时钟信号vclk_n，反向时钟采样电路输出采样结果clk_n_sig_o给判断电路；所述时钟开关电路的输出端与反向时钟采样电路连接。
一种减小芯片输入端口所需建立保持时间的电路，其特殊之处在于：包括差分接收器、单端接收器、时钟开关电路、输入信号采样电路、时钟可变延迟单元、正向时钟冗余单元、反向时钟冗余单元和判断电路，
单端接收器和输入信号采样电路依次连接且位于信号路径上，差分接收器、时钟可变延迟单元和时钟开关电路依次连接且位于时钟路径，所述时钟开关电路的输出端与输入信号采样电路连接，
所述正向时钟冗余单元用于在内部采样时钟clk_latch的触发下对正向时钟信号vclk进行采样，输出采样结果clk_sig_o给判断电路；
所述反向时钟冗余单元用于在内部采样时钟clk_latch的触发下对反向时钟信号vclk_n进行采样，输出采样结果clk_n_sig_o给判断电路；
所述判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o调整时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生变化。
上述正向时钟冗余单元包括依次连接的正向时钟单端接收器和正向时钟采样电路，所述正向时钟单端接收器的输入端接收正向时钟信号vclk，正向时钟采样电路输出采样结果clk_sig_o给判断电路，所述时钟开关电路的输出端与正向时钟采样电路连接。
上述反向时钟冗余单元包括依次连接的反向时钟单端接收器反向时钟采样电路，所述反向时钟单端接收器的输入端接收反向时钟信号vclk_n，反向时钟采样电路输出采样结果clk_n_sig_o给判断电路；所述时钟开关电路的输出端与反向时钟采样电路连接。
减小芯片输入端口所需建立保持时间的方法，包括以下步骤：
1】将可变延迟单元、正向时钟可变延迟单元和反向时钟可变延迟单元的可变延迟设置为最小值；
2】上电采样：
对正向时钟信号vclk进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给判断电路；
同时对反向时钟信号vclk_n进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_n_sig_o给判断电路；
3】基于采样结果进行判断调整：
根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o同步调整可变延迟单元、正向时钟冗余单元中的可变延迟单元和反向时钟冗余单元中的反向时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生翻转。
减小芯片输入端口所需建立保持时间的方法，包括以下步骤：
1】将时钟可变延迟单元的可变延迟设置为最小值；
2】上电采样：
对正向时钟信号vclk进行接收并在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给判断电路；
同时对反向时钟信号vclk_n进行接收并在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_n_sig_o给判断电路；
3】基于采样结果进行判断调整：
根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o调整时钟路径中的时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生翻转。
本实用新型所具有的优点：
1、本实用新型可以自动调整内部延迟已达到最优的建立时间和保持时间。
2、本实用新型利用时钟路径的clk_latch分别采样正向时钟信号(vclk)和反向时钟(vclk_n)对采样结果进行判断自动调节信号路径上的延迟单元。由于本实用新型的设计不需要系统提供额外的功能(只要有时钟就行)，自调整可以在芯片上电过程实现也可以在芯片空闲状态下实现。
3、本实用新型另一种减小芯片输入端口所需建立保持时间的方式，把可变延迟放在时钟路径上，它的额外好处是可以减少可变延迟的个数，从而优化芯片的面积。
附图说明
图1为建立时间和保持时间的定义过程示意图；
图2为差分时钟对单端输入信号的建立时间和保持时间的时序示意图；
图3为现有的芯片接收器和采样电路结构示意图；
图4为本实用新型减小输入端口需要建立保持时间的接口电路示意图；
图5为判断电路工作过程示意图；
图6本实用新型另一种可变延迟在时钟路径的接口电路示意图。
具体实施方式
如图4所示利用时钟路径的clk_latch分别采样正向时钟信号(vclk)和反向时钟(vclk_n)对采样结果进行判断自动调节信号路径上的延迟单元。由于本实用新型的设计不需要系统提供额外的功能(只要有时钟就行)，自调整可以在芯片上电过程实现也可以在芯片空闲状态下实现。
具体结构实现为：一种减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依次连接且位于时钟路径，时钟开关电路的输出端与输入信号采样电路连接，还包括正向时钟冗余单元、反向时钟冗余单元和判断电路，正向时钟冗余单元用于对正向时钟信号vclk进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给判断电路；反向时钟冗余单元用于对反向时钟信号vclk_n进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_n_sig_o给判断电路；判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o同步调整可变延迟单元、正向时钟冗余单元中的可变延迟单元和反向时钟冗余单元中的反向时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生变化。
一般正向时钟冗余单元包括依次连接的正向时钟单端接收器、正向时钟可变延迟单元和正向时钟采样电路，正向时钟单端接收器的输入端接收正向时钟信号vclk，正向时钟采样电路输出采样结果clk_sig_o给判断电路，时钟开关电路的输出端与正向时钟采样电路连接。反向时钟冗余单元包括依次连接的反向时钟单端接收器、反向时钟可变延迟单元和反向时钟采样电路，所述反向时钟单端接收器的输入端接收反向时钟信号vclk_n，反向时钟采样电路输出采样结果clk_n_sig_o给判断电路；时钟开关电路的输出端与反向时钟采样电路连接。
其工作过程为：
1、所有信号接收器可变延迟设为最小值；
2、基于采样结果clk_sig_o/clk_n_sig_o增加可变延迟，直到采样结果发生改变，如图5所示；
3、将采样结果发生翻转时的可变延迟大小设置给单端输入信号路径上的可变延迟
这样就能保证输入信号在外部给很小的建立时间和保持时间，内部也能被真确的采样。从而达到减小芯片输入端口需要建立和保持时间的目的。
同样图4电路是把可变延迟放在信号路径上，我们也可以把可变延迟放在时钟路径上，如图6所示。它的额外好处是可以减少可变延迟的个数，从而优化芯片的面积。
Claims (6)
1.一种减小芯片输入端口所需建立保持时间的电路，包括差分接收器、单端接收器、时钟开关电路、可变延迟单元以及输入信号采样电路，单端接收器和可变延迟单元依次连接位于信号路径上，差分接收器和时钟开关电路依次连接且位于时钟路径，所述时钟开关电路的输出端与输入信号采样电路连接，其特征在于：还包括正向时钟冗余单元、反向时钟冗余单元和判断电路，
所述正向时钟冗余单元用于对正向时钟信号vclk进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_sig_o给判断电路；
所述反向时钟冗余单元用于对反向时钟信号vclk_n进行接收并经过延迟调整后在内部采样时钟clk_latch的触发下进行采样，输出采样结果clk_n_sig_o给判断电路；
所述判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o同步调整可变延迟单元、正向时钟冗余单元中的可变延迟单元和反向时钟冗余单元中的反向时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生翻转。
2.根据权利要求1所述的减小芯片输入端口所需建立保持时间的电路，其特征在于：所述正向时钟冗余单元包括依次连接的正向时钟单端接收器、正向时钟可变延迟单元和正向时钟采样电路，所述正向时钟单端接收器的输入端接收正向时钟信号vclk，正向时钟采样电路输出采样结果clk_sig_o给判断电路，所述时钟开关电路的输出端与正向时钟采样电路连接。
3.根据权利要求1或2所述的减小芯片输入端口所需建立保持时间的电路，其特征在于：所述反向时钟冗余单元包括依次连接的反向时钟单端接收器、反向时钟可变延迟单元和反向时钟采样电路，所述反向时钟单端接收器的输入端接收反向时钟信号vclk_n，反向时钟采样电路输出采样结果clk_n_sig_o给判断电路；所述时钟开关电路的输出端与反向时钟采样电路连接。
4.一种减小芯片输入端口所需建立保持时间的电路，其特征在于：包括差分接收器、单端接收器、时钟开关电路、输入信号采样电路、时钟可变延迟单元、正向时钟冗余单元、反向时钟冗余单元和判断电路，
单端接收器和输入信号采样电路依次连接且位于信号路径上，差分接收器、时钟可变延迟单元和时钟开关电路依次连接且位于时钟路径，所述时钟开关电路的输出端与输入信号采样电路连接，
所述正向时钟冗余单元用于在内部采样时钟clk_latch的触发下对正向时钟信号vclk进行采样，输出采样结果clk_sig_o给判断电路；
所述反向时钟冗余单元用于在内部采样时钟clk_latch的触发下对反向时钟信号vclk_n进行采样，输出采样结果clk_n_sig_o给判断电路；
所述判断电路根据接收到的采样结果clk_sig_o和采样结果clk_n_sig_o调整时钟可变延迟单元，直至采样结果clk_sig_o和采样结果clk_n_sig_o发生变化。
5.根据权利要求4所述的减小芯片输入端口所需建立保持时间的电路，其特征在于：所述正向时钟冗余单元包括依次连接的正向时钟单端接收器和正向时钟采样电路，所述正向时钟单端接收器的输入端接收正向时钟信号vclk，正向时钟采样电路输出采样结果clk_sig_o给判断电路，所述时钟开关电路的输出端与正向时钟采样电路连接。
6.根据权利要求4或5所述的减小芯片输入端口所需建立保持时间的电路，其特征在于：所述反向时钟冗余单元包括依次连接的反向时钟单端接收器反向时钟采样电路，所述反向时钟单端接收器的输入端接收反向时钟信号vclk_n，反向时钟采样电路输出采样结果clk_n_sig_o给判断电路；所述时钟开关电路的输出端与反向时钟采样电路连接。
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| CN201520911618.3U CN205179007U (zh) | 2015-11-16 | 2015-11-16 | 减小芯片输入端口所需建立保持时间的电路 |
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| CN201520911618.3U CN205179007U (zh) | 2015-11-16 | 2015-11-16 | 减小芯片输入端口所需建立保持时间的电路 |
Publications (1)
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|---|---|
| CN205179007U true CN205179007U (zh) | 2016-04-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201520911618.3U Withdrawn - After Issue CN205179007U (zh) | 2015-11-16 | 2015-11-16 | 减小芯片输入端口所需建立保持时间的电路 |
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| Country | Link |
|---|---|
| CN (1) | CN205179007U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105262464A (zh) * | 2015-11-16 | 2016-01-20 | 西安华芯半导体有限公司 | 减小芯片输入端口所需建立保持时间的电路及方法 |
| CN116879725A (zh) * | 2023-09-06 | 2023-10-13 | 西安紫光国芯半导体股份有限公司 | 一种采样电路、自测试电路以及芯片 |
-
2015
- 2015-11-16 CN CN201520911618.3U patent/CN205179007U/zh not_active Withdrawn - After Issue
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| CN105262464B (zh) * | 2015-11-16 | 2018-05-08 | 西安紫光国芯半导体有限公司 | 减小芯片输入端口所需建立保持时间的电路及方法 |
| CN116879725A (zh) * | 2023-09-06 | 2023-10-13 | 西安紫光国芯半导体股份有限公司 | 一种采样电路、自测试电路以及芯片 |
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