JP2005294947A - 出力バッファ回路および半導体集積回路 - Google Patents
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Abstract
【解決手段】 出力バッファ180と同一の入出力特性を有するレプリカ出力バッファ120、121は、テストパルス生成回路110が生成したTEST信号の立ち上がりに応答し、SL_SET信号の電圧に応じたスルーレートで出力信号を立ち上げ、CNT信号の電圧に応じたスルーレートで出力信号を立ち下げる。位相比較回路150は、レプリカ出力バッファ120、121から出力された信号の位相を比較し、位相の違いに応じた長さのUP信号あるいはDOWN信号を遅延制御回路160に出力する。遅延制御回路160はUP信号およびDOWN信号に応じてCNT信号の電圧を変化させ、出力バッファ180が出力する信号の立ち下がり時のスルーレートを調整する。
【選択図】 図1
Description
図示するように、送信側LSI2は、ラッチ470、471と出力バッファ480、481とを備え、受信側LSI3は、入力バッファ490、491とラッチ500とを備える。
ラッチ471は、Dポートから入力されたストローブ(STROBE)信号を取り込み、Lポートから入力されるクロック(CLK)信号の立ち下がり時(LポートにCLK信号の反転入力がなされていることに注意すること)から、CLK信号の次の立ち下がり時まで、先の立ち下がり時点のSTROBE信号の状態をQポートから出力バッファ481に出力する。
出力バッファ481は、ラッチ471のQポートから出力された信号をバッファリングし、出力端子からストローブ出力(STROBE_OUT)信号を出力する。
入力バッファ491は、送信側LSI2から送信されたSTROBE_OUT信号の入力電圧と閾値電圧Vrefとを比較し、入力電圧が閾値電圧より高ければHighレベルのストローブ受信(STROBE_IN)信号を出力し、閾値電圧より低ければLowレベルのSTROBE_IN信号を出力する。
STROBE_IN信号は、STROBE_OUT信号の電圧が閾値電圧Vrefを超えたことに応答して、入力バッファ491の動作により、その信号レベルがLowからHighに変更される。
以下、DATA_IN信号が立ち上がってから、STROBE_IN信号が立ち上がるまでの時間をセットアップ時間、STROBE_IN信号が立ち上がってから、立ち下がるまでの時間をホールド時間と称する。
タイミングT0、T2は、図7と同じく、通常時にDATA_OUT信号が閾値電圧Vrefを下回るタイミングである。タイミングT3、T4は、DATA_OUT信号の立ち下がり時間が立ち上がり時間と比較して長くなった場合の、DATA_OUT信号が閾値電圧Vrefを下回るタイミングである。
タイミングT0、T2は、図7と同じく、通常時にDATA_OUT信号が閾値電圧Vrefを下回るタイミングである。タイミングT5、T6は、DATA_OUT信号の立ち上がり時間が立ち下がり時間と比較して短くなった場合の、DATA_OUT信号が閾値電圧Vrefを下回るタイミングである。
テストパルスを発生させるパルス発生手段と、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する2つのレプリカバッファと、
前記2つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記2つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整すること、
を特徴とする。
前記テスト信号をバッファリングするレプリカバッファ手段と、
前記レプリカバッファ手段が出力する信号レベルが所望の閾値電圧を横切る位相差を検出して、その位相差を示す結果信号をバッファスルーレート制御手段に出力する位相比較手段と、
をさらに具備してもよい。
この場合、前記バッファスルーレート制御手段は、前記位相比較手段が出力する結果信号が示す位相差に応じて出力する制御電圧値を変動させる。
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する2つのレプリカバッファと、
前記2つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記2つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整する、
出力バッファ回路を半導体基板上に集積することを特徴とする。
遅延回路202は、例えば、多段に接続された遅延回路により構成され、CNT端子から入力される電圧に応じた遅延時間で、入力された信号を出力する。CNT端子から入力される電圧が変動すると、それに応じて、各遅延回路での遅延時間が変動する。
出力プリバッファ204は、例えば、複数のNORゲートにより構成され、遅延回路202に設定されている遅延時間に応じて、IN端子から入力される信号INの立ち下がり部分を段階的に出力メインバッファ205に伝達する。
出力メインバッファ205のトランジスタの内、出力プリバッファ203側と接続されているトランジスタの各ソースは正の電源に接続されており、各ゲートは出力プリバッファ203の対応するNANDゲートの出力に接続されており、各ドレインは出力端子OUTと出力プリバッファ204側と接続されているトランジスタのドレインとに接続されている。また、出力プリバッファ204側と接続されているトランジスタの各ゲートは出力プリバッファ204の対応するNORゲートの出力に接続されており、各ソースは負の電源に接続されている。
レプリカ入力バッファ141は、出力が反転されることを除けば図6に示した入力バッファ490と同一の入出力特性を有する。レプリカ入力バッファ141は、レプリカ出力バッファ121から入力されるOUTf信号の入力電圧と閾値電圧Vrefとを比較し、入力電圧が閾値電圧より高ければLowレベルの出力信号CMPfを出力し、閾値電圧より低ければHighレベルのCMPf信号を出力する。
ラッチ171は、Dポートから入力されたSTROBE信号を取り込み、Lポートから入力されるクロック信号CLKの立ち下がり時(LポートにCLK信号の反転入力がなされていることに注意すること)から、CLK信号の次の立ち下がり時まで、先の立ち下がり時点のSTROBE信号の状態をQポートから出力バッファ181に向けて出力する。
出力バッファ181は、ラッチ171から入力される信号をバッファリングし、出力端子からストローブ出力(STROBE_OUT)信号を出力する。
例えば、図5に示すように、テストパルス生成回路110、レプリカ出力バッファ120、121、遅延制御回路160、等を送信側LSI2に構成し、レプリカ入力バッファ140と位相比較回路150とを受信側LSI3に構成するようにしてもよい。このように構成することにより、受信側の入力バッファの動作の変動を補償することができ、さらに高速化の余地が増大する。
2 送信側LSI
3 受信側LSI
110 テストパルス生成回路
120、121 レプリカ出力バッファ
201、202 遅延回路
203、204 出力プリバッファ
205 出力メインバッファ
130、131 出力パッド
140、141 レプリカ入力バッファ
150 位相比較回路
160 遅延制御回路
170、171、470、471、500 ラッチ
180、181、480、481 出力バッファ
490、491 入力バッファ
Claims (3)
- テストパルスを発生させるパルス発生手段と、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する2つのレプリカバッファと、
前記2つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記2つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整すること、
を特徴とする出力バッファ回路。 - 前記テスト信号をバッファリングするレプリカバッファ手段と、
前記レプリカバッファ手段が出力する信号レベルが所望の閾値電圧を横切る位相差を検出して、その位相差を示す結果信号をバッファスルーレート制御手段に出力する位相比較手段と、
をさらに具備し、
前記バッファスルーレート制御手段は、前記位相比較手段が出力する結果信号が示す位相差に応じて出力する制御電圧値を変動させること
を特徴とする請求項1に記載の出力バッファ回路。 - テストパルスを発生させるパルス発生手段と、
それぞれ、出力バッファと同一の入出力特性を有し、パルス発生手段が発生させたテストパルスの入力を受けて、テスト信号を出力する、互いに逆位相で動作する2つのレプリカバッファと、
前記2つのバッファが出力するテスト信号の位相差に応じて制御電圧を変動させて出力するバッファスルーレート制御手段と、
前記バッファスルーレート制御手段が出力する制御電圧に応じて出力するデータ信号のスルーレートを調整するデータバッファ手段と、
を具備し、
前記2つのレプリカバッファは、バッファスルーレート制御手段が出力する制御電圧に応じて出力するテスト信号のスルーレートを調整する、
出力バッファ回路を半導体基板上に集積すること
を特徴とする半導体集積回路。
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