CN107425829B - 受限的占空比校正电路 - Google Patents

Abstract

一种占空比校正电路具有包括串联耦合到一起的多个电流饥饿型反相器的延迟线。第一电流饥饿型反相器的输入接收输入时钟信号。相对较弱的反相器与电流饥饿型反相器中的每一个电流饥饿型反相器并联耦合。具有运算放大器的低通滤波器具有耦合到延迟线的输出的差分输入，以接收输出时钟信号。运算放大器的单端输出耦合到电流饥饿型反相器中的每一个电流饥饿型反相器的电流源和电流吸收器晶体管，以控制由延迟线提供的延迟量。低通滤波器校正所述输入时钟信号的所述占空比，以使得输出时钟信号具有50％占空比。相对较弱的并联连接的反相器确保在电流饥饿型反相器无法转变的情况下没有时钟脉冲被跳过。

Description

受限的占空比校正电路

技术领域

本发明大体上涉及电子电路，且更具体来说，涉及在占空比偏差上具有界限的占空比校正电路。

背景技术

占空比是有源或周期性信号的周期的百分比。通常希望时钟信号的占空比是50％。占空比校正器接收具有不同于所要占空比的占空比的输入时钟信号，并产生具有相同频率的时钟信号，而所述始终信号的占空比更接近所要占空比，例如，50％。一个占空比校正器包括具有充当延迟单元的多个串联连接的电流饥饿型反相器的延迟线，以及在从一连串中的最后反相器的输出到第一反相器的反馈回路中的基于差分运算放大器的低通滤波器。电流饥饿型反相器具有含电流源和电流吸收器的反相器，以响应于偏置电压而控制从电源到反相器的电流。偏置电压由低通滤波器提供。如果降低电源电压，例如在低功率操作模式中，那么延迟单元的电流流出和吸收(sourcing and sinking)晶体管切断得过多，这可完全切断电流饥饿型反相器的电流源和/或电流吸收器，从而使得时钟脉冲被跳过。跳过的脉冲的问题有时称为脉冲吞咽(pulse swallowing)。跳过的脉冲将产生损坏的输出时钟信号。

图1以示意图形式示出了根据现有技术的占空比校正电路8。占空比校正电路8包括延迟线11、低通滤波器14、缓冲器58和60，以及反相器62。延迟线11包括电流饥饿型反相器17、19和21，以及反相器32、44和56。低通滤波器14包括运算放大器64、电阻器66和68，以及电容器70和72，并具有连接到占空比校正电路8的输出的差分输入，以及连接到延迟线11的电流源和电流吸收器晶体管中的每一个的单端输出。在延迟线11中，电流饥饿型反相器与简单的双晶体管反相器串联连接，其中一个双晶体管反相器在每一个电流饥饿型反相器之后。电流饥饿型反相器中的每一个电流饥饿型反相器具备来自低通滤波器14的输出的反馈偏置电压VBIAS。反馈偏置电压VBIAS控制用于每一脉冲的延迟量，以使得被标记为“CLKOUT”的输出时钟信号具有50％占空比。然而，如果偏置电压VBIAS偏斜得过于接近电源电压VDD，或由于高度偏斜的输入时钟占空比而接近接地VSS，或如果电源电压下降得过低，那么电流饥饿型反相器可能无法从一个状态转变成另一状态。在图2中，被标记为“CLK IN”的输入时钟信号具有不同于50％的占空比。输入时钟信号CLK IN的一个时钟周期开始于时间t0并结束于时间t2。在时间t0和时间t8之间示出了四个时钟周期。输出时钟信号应该具有相同频率，其中占空比为50％。图2示出了跳过的反相器的转变，以使得由于反相器中的一个或多个缺乏足以转变的电流而跳过时钟循环中的一些。损坏的输出时钟可导致数据错误和/或系统故障。

因此，需要一种解决上述问题的占空比校正电路。

发明内容

本发明提供一种占空比校正电路，其特征在于，包括：多个串联耦合的电流饥饿型反相器，所述多个串联耦合的电流饥饿型反相器具有用于接收具有第一占空比的周期性输入信号的开始反相器和用于提供具有第二占空比的输出时钟信号的结束反相器；反馈电路，所述反馈电路在所述多个串联耦合的电流饥饿型反相器中的最后电流饥饿型反相器和开始电流饥饿型反相器之间耦合；以及多个反相器，所述多个反相器中的一反相器与所述多个串联连接的电流饥饿型反相器中的一电流饥饿型反相器并联耦合。

所述电流饥饿型反相器中的每一个电流饥饿型反相器包括：第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、用于接收输入时钟信号的控制电极，和第二电流电极；第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述反馈电路的输出端的控制电极，和第二电流电极；第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

所述反馈电路的输出耦合到所述电流饥饿型反相器中的每一个电流饥饿型反相器的所述第一P沟道晶体管和所述第二N沟道晶体管的所述电流电极。

所述反馈电路包括低通滤波器。

所述低通滤波器包括具有差分输入和单端输出的运算放大器。

所述第二占空比等于约50％。

所述反馈电路提供负反馈。

所述多个反相器中的每一个反相器包括P沟道晶体管和N沟道晶体管。

所述多个反相器中的一反相器具有比所述多个电流饥饿型反相器中的一电流饥饿型反相器弱的驱动强度。

本发明还提供一种占空比校正电路，其特征在于，包括：延迟线，所述延迟线包括多个电流饥饿型反相器，所述延迟线具有用于接收具有第一占空比的输入时钟信号的输入和用于提供具有第二占空比的输出时钟信号的输出；放大器，所述放大器具有耦合到所述延迟线的所述输出的输入和耦合到所述多个电流饥饿型反相器中的每一个电流饥饿型反相器的输出；以及多个反相器，所述多个反相器中的一反相器与所述多个串联连接的电流饥饿型反相器中的一电流饥饿型反相器并联耦合。

所述多个电流饥饿型反相器中的每一个电流饥饿型反相器包括：第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、用于接收所述输入时钟信号的控制电极，和第二电流电极；第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述反馈电路的输出端的控制电极，和第二电流电极；第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

所述多个反相器中的每一个反相器具有比所述多个电流饥饿型反相器中的每一个电流饥饿型反相器弱的驱动强度。

所述放大器表征为具有差分输入和单端输出的运算放大器。

所述多个电流饥饿型反相器中的每一个电流饥饿型反相器包括：第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、耦合到所述放大器的输出端的控制电极，和第二电流电极；第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极的第一电流电极、经耦合以接收输入时钟信号的控制电极，和第二电流电极；第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

所述第二占空比等于约50％。

本发明还提供一种占空比校正电路，其特征在于，包括：延迟线，所述延迟线包括串联耦合到一起的多个延迟单元，所述延迟线具有用于接收输入时钟信号的输入和用于提供输出时钟信号的输出，所述多个延迟单元中的每一个延迟单元包括：电流饥饿型反相器，所述电流饥饿型反相器具有用于接收时钟信号的第一输入、用于接收偏置电压的第二输入，和输出；第一反相器，所述第一反相器具有耦合到所述电流饥饿型反相器的所述输出的输入，和输出；以及第二反相器，所述第二反相器具有耦合到所述电流饥饿型反相器的所述输入的输入，和耦合到所述电流饥饿型反相器的所述输出的输出；以及反馈放大器，所述反馈放大器具有耦合到所述延迟线的所述输出的输入，和耦合到所述多个延迟单元中的每一个延迟单元的所述电流饥饿型反相器的第二输入的输出。

所述电流饥饿型反相器包括：第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、用于接收所述输入时钟信号的控制电极，和第二电流电极；第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极的第一电流电极、用于接收所述偏置电压的控制电极，和第二电流电极；第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

所述第二反相器具有比所述电流饥饿型反相器弱的驱动强度。

所述输入时钟信号具有不同于50％的第一占空比，且所述输出时钟信号具有被校正为约50％的第二占空比。

所述反馈放大器包括具有差分输入和单端输出的运算放大器。

附图说明

本发明通过举例得以示出，且不受附图限制，在附图中类似参考指示各种实施例之间的相同或类似元件。图式中的元件为简单和清楚起见而示出，并且未必按比例绘制。

图1以示意图形式示出了根据现有技术的占空比校正电路。

图2示出了用于示出在图1的现有技术占空比校正电路情况下的时钟吞咽问题的时序图。

图3以示意图形式示出了根据实施例的占空比校正电路。

图4以示意图形式示出了用于图3的占空比校正电路的电流饥饿型反相器的另一实施例。

图5示出了用于图3的占空比校正电路的输入和输出时钟信号的时序图。

图6示出了占空比校正与用于图1和图3的占空比校正电路的偏置电压的比较图。

具体实施方式

大体上提供一种具有延迟线的占空比校正电路，所述延迟线包括串联耦合在一起的多个电流饥饿型反相器。第一电流饥饿型反相器的输入接收输入时钟信号。相对较弱的反相器与电流饥饿型反相器中的每一个电流饥饿型反相器并联耦合。基于运算放大器的低通滤波器具有耦合到延迟线的输出的差分输入，以接收输出时钟信号。运算放大器的单端输出耦合到电流饥饿型反相器中的每一个电流饥饿型反相器的电流源和电流吸收器晶体管，以控制由延迟线提供的延迟量。低通滤波器提供偏置电压以校正输入时钟信号的占空比，从而使得输出时钟信号具有50％占空比。如果被提供到电流饥饿型反相器的偏置电压下降得过低，或可替换的是，对于电流饥饿型反相器的可靠操作来说增加得过高，那么相对较弱的并联连接的反相器确保由于电流饥饿型反相器无法转变而没有时钟脉冲被跳过。并且，并联连接的反相器提供占空比校正界限，以使得输出时钟信号不会变成DC信号。

在一个实施例中，提供占空比校正电路，其包括：多个串联耦合的电流饥饿型反相器，其具有用于接收具有第一占空比的周期性输入信号的开始反相器和用于提供具有第二占空比的输出时钟信号的结束反相器；反馈电路，其在多个串联耦合的电流饥饿型反相器中的最后电流饥饿型反相器和开始电流饥饿型反相器之间耦合；以及多个反相器，多个反相器中的一反相器与多个串联连接的电流饥饿型反相器中的一电流饥饿型反相器并联耦合。电流饥饿型反相器中的每一个电流饥饿型反相器可包括：第一P沟道晶体管，其具有耦合到第一电源电压端的第一电流电极、用于接收输入时钟信号的控制电极，和第二电流电极；第二P沟道晶体管，其具有耦合到第一P沟道晶体管的第二电流电极的第一电流电极、耦合到反馈电路的输出端的控制电极，和第二电流电极；第一N沟道晶体管，其具有耦合到第二P沟道晶体管的第二电流电极的第一电流电极、耦合到第二P沟道晶体管的控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，其具有耦合到第一N沟道晶体管的第二电流电极的第一电流电极、耦合到第一P沟道晶体管的控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。反馈电路的输出可耦合到电流饥饿型反相器中的每一个电流饥饿型反相器的第一P沟道晶体管和第二N沟道晶体管的电流电极。反馈电路可包括低通滤波器。低通滤波器可包括具有差分输入和单端输出的运算放大器。第二占空比可等于约50％。反馈电路可提供负反馈。多个反相器中的每一个反相器可包括P沟道晶体管和N沟道晶体管。多个反相器中的一反相器可具有比多个电流饥饿型反相器中的一电流饥饿型反相器弱的驱动强度。

在另一实施例中，提供占空比校正电路，其包括：包括多个电流饥饿型反相器的延迟线，所述延迟线具有用于接收具有第一占空比的输入时钟信号的输入和用于提供具有第二占空比的输出时钟信号的输出；放大器，其具有耦合到延迟线的输出的输入和耦合到多个电流饥饿型反相器中的每一个电流饥饿型反相器的输出；以及多个反相器，多个反相器中的一反相器与多个串联连接的电流饥饿型反相器中的一电流饥饿型反相器并联耦合。多个电流饥饿型反相器中的每一个电流饥饿型反相器可包括：第一P沟道晶体管，其具有耦合到第一电源电压端的第一电流电极、用于接收输入时钟信号的控制电极，和第二电流电极；第二P沟道晶体管，其具有耦合到第一P沟道晶体管的第二电流电极的第一电流电极、耦合到反馈电路的输出端的控制电极，和第二电流电极；第一N沟道晶体管，其具有耦合到第二P沟道晶体管的第二电流电极的第一电流电极、耦合到第二P沟道晶体管的控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，其具有耦合到第一N沟道晶体管的第二电流电极的第一电流电极、耦合到第一P沟道晶体管的控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。多个反相器中的每一个反相器可具有比多个电流饥饿型反相器中的每一个电流饥饿型反相器弱的驱动强度。放大器可表征为具有差分输入和单端输出的运算放大器。多个电流饥饿型反相器中的每一个电流饥饿型反相器可包括：第一P沟道晶体管，其具有耦合到第一电源电压端的第一电流电极、耦合到放大器的输出端的控制电极，和第二电流电极；第二P沟道晶体管，其具有耦合到第一P沟道晶体管的第二电流电极的第一电流电极、经耦合以接收输入时钟信号的控制电极，和第二电流电极；第一N沟道晶体管，其具有耦合到第二P沟道晶体管的第二电流电极的第一电流电极、耦合到第二P沟道晶体管的控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，其具有耦合到第一N沟道晶体管的第二电流电极的第一电流电极、耦合到第一P沟道晶体管的控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。第二占空比可等于约50％。

在又一实施例中，提供占空比校正电路，其包括：包括串联耦合在一起的多个延迟单元的延迟线，所述延迟线具有用于接收输入时钟信号的输入和用于提供输出时钟信号的输出，多个延迟单元中的每一个延迟单元包括：电流饥饿型反相器，其具有用于接收时钟信号的第一输入、用于接收偏置电压的第二输入，和输出；第一反相器，其具有耦合到电流饥饿型反相器的输出的输入，和输出；以及第二反相器，其具有耦合到电流饥饿型反相器的输入的输入，和耦合到电流饥饿型反相器的输出的输出；以及反馈放大器，其具有耦合到延迟线的输出的输入，和耦合到多个延迟单元中的每一个延迟单元的电流饥饿型反相器的第二输入的输出。电流饥饿型反相器可包括：第一P沟道晶体管，其具有耦合到第一电源电压端的第一电流电极、用于接收输入时钟信号的控制电极，和第二电流电极；第二P沟道晶体管，其具有耦合到第一P沟道晶体管的第二电流电极的第一电流电极、用于接收偏置电压的控制电极，和第二电流电极；第一N沟道晶体管，其具有耦合到第二P沟道晶体管的第二电流电极的第一电流电极、耦合到第二P沟道晶体管的控制电极的控制电极，和第二电流电极；以及第二N沟道晶体管，其具有耦合到第一N沟道晶体管的第二电流电极的第一电流电极、耦合到第一P沟道晶体管的控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。第二反相器可具有比电流饥饿型反相器弱的驱动强度。输入时钟信号可具有不同于50％的第一占空比，输出时钟信号可具有被校正为约50％的第二占空比。反馈放大器可包括具有差分输入和单端输出的运算放大器。

图3以示意图形式示出了根据实施例的占空比校正电路10。占空比校正电路10包括延迟线12、低通滤波器14、缓冲器58和60，以及反相器62。延迟线12包括延迟单元16、18和20。延迟单元16包括电流饥饿型反相器17和反相器30与32。延迟单元18包括电流饥饿型反相器19和反相器42与44。延迟单元20包括电流饥饿型反相器21和反相器54与56。电流饥饿型反相器17包括P沟道晶体管22和24，以及N沟道晶体管26和28。电流饥饿型反相器19包括P沟道晶体管34和36，以及N沟道晶体管38和40。电流饥饿型反相器21包括P沟道晶体管46和48，以及N沟道晶体管50和52。低通滤波器14包括运算放大器64、电阻器66和68，以及电容器70和72。

在延迟线12中，延迟单元16、18和20串联连接在一起。在延迟单元16中，电流饥饿型反相器17与反相器32串联连接，并与反相器30并联连接。在延迟单元18中，电流饥饿型反相器19与反相器44串联连接，并与反相器42并联连接。在延迟单元20中，电流饥饿型反相器21与反相器56串联连接，并与反相器54并联连接。延迟单元16的输入用于接收输入时钟信号CLK IN，且延迟单元20的输出提供输出时钟信号，所述输出时钟信号通过缓冲器58和60缓冲，且接着作为具有50％占空比的输出时钟信号CLK OUT提供。反相器32的输出连接到电流饥饿型反相器19的输入，且反相器44的输出连接到电流饥饿型反相器19的输入，以此类推，一直到最后一个延迟单元。

在电流饥饿型反相器17中，P沟道晶体管22具有连接到电源电压端VDD的第一电流电极(源极)、连接到运算放大器14的输出的控制电极(栅极)和第二电流电极(漏极)。P沟道晶体管24具有连接到P沟道晶体管22的第二电流电极的第一电流电极、用于接收输入时钟信号CLK IN的控制电极，和第二电流电极。N沟道晶体管26具有连接到P沟道晶体管24的第二电流电极的第一电流电极(漏极)、连接到P沟道晶体管24的控制电极的控制电极，和第二电流电极。N沟道晶体管28具有连接到N沟道晶体管26的第二电流电极的第一电流电极、连接到运算放大器14的输出端的控制电极，和连接到电源电压端VSS的第二电流电极。在一个实施例中，VDD经耦合以接收正供应电压，例如，一伏，并且VSS耦合到接地。在其它实施例中，电压可为不同的。反相器30具有连接到P沟道晶体管24和N沟道晶体管26的控制电极的输入，以及连接到P沟道晶体管24的第二电流电极和N沟道晶体管26的第一电流电极的输出。反相器32具有连接到P沟道晶体管24的第二电流电极和N沟道晶体管26的第一电流电极的输入。与延迟单元16相同，延迟单元18和20连接在一起。

在操作中，电流饥饿型反相器17接收可具有不同于50％的占空比的输入时钟信号CLK IN。响应于偏置电压VBIAS，P沟道晶体管22为包括P沟道晶体管24和N沟道晶体管26的反相器提供电流源。同样地，响应于偏置电压VBIAS，N沟道晶体管28提供电流吸收器。反相器17切换逻辑状态的快速程度取决于被提供到晶体管24和26的反相器电路对的电流的量。延迟线12中的电流饥饿型反相器的数目确定可将占空比调整多少。增加电压VBIAS使得N沟道晶体管28、40和52变得更加导电，而P沟道晶体管22、34和46变得更不导电，因此致使反相器更快地下拉电压。降低电压VBIAS使得P沟道晶体管22、34和46变得更加导电，而N沟道晶体管28、40和52变得更不导电，因此致使反相器更快地上拉信号。在延迟单元16、18和20中的每一个延迟单元内，反相器32、44和56提供对传播信号的缓冲，以使得反相器链中的下一电流饥饿型反相器接收更干净的信号。缓冲器60和反相器62向低通滤波器14的放大器64的差分输入提供差分输出时钟信号。低通滤波器14提供负反馈以控制每一个电流饥饿型反相器16、18和20电流源和电流吸收器。运算放大器64用于通过调整输出电压VBIAS来使得负(-)输入和正(+)输入相等。当输出时钟信号CLK OUT的占空比是50％时，放大器64的正输入和负输入将相等。理想地，当偏置电压VBIAS是电源电压的大约一半时，产生50％占空比。如果时钟信号CLK OUT的占空比大于50％，那么偏置电压VBIAS将降低，这将导致电流被晶体管28、40和52吸收得更慢，并因此降低脉冲宽度。如果CLK OUT的占空比小于50％，那么偏置电压VBIAS将增加，这将导致电流从晶体管22、34和46流出得更慢，因此增加每一时钟脉冲的脉冲宽度。

VBIAS可能无法适当地偏置电流饥饿型反相器17、19和21时的例子是当电源电压VDD下降时。如果电源电压VDD从标称电压降低，那么可存在电流饥饿型反相器的电流源和电流吸收器晶体管可能变得完全不导电并切断电流的时间。如果电流被切断，那么电流饥饿型反相器无法响应于时钟信号而切换状态。结果是时钟脉冲被跳过，其中时钟信号停止转变，至少瞬时地停止转变。时钟信号的跳过脉冲可导致可靠性问题、数据损坏，甚至是整个系统出现故障。当VDD较低且电流源和电流吸收器严重饥饿时，输出时钟信号CLK OUT可能仅是消失，而不是被吞咽掉。当偏置电压VBIAS的电压非常接近供应电压VDD或接近接地时，电流源或电流吸收器晶体管可完全断开。反相器30、42和54提供用于时钟信号的与由电流饥饿型反相器17、19和21形成的电路路径平行的电路路径。平行的电路路径绕过停用电流源或电流吸收器，并准许占空比校正活动的继续。

为了防止跳过的时钟脉冲，占空比校正电路10包括反相器30、42和54，其各自分别与电流饥饿型反相器17、19和21并联连接，如图3中所示。反相器30、42和54相对较弱，也就是说，与由电流饥饿型反相器提供的驱动强度相比，包括反相器的晶体管的驱动强度相对较低。如果电流饥饿型反相器17、19和21的适当操作被阻止，那么反相器30、42和54仍将能够操作，并通过延迟线12提供时钟信号传播，且由此避免脉冲吞咽问题。并联的反相器提供在时钟信号的占空比可与50％偏离多远上设置界限的益处。

图4以示意图形式示出了根据另一实施例的用于图3的占空比校正电路10的电流饥饿型反相器80。电流饥饿型反相器80包括P沟道晶体管82和84以及N沟道晶体管86和88。P沟道晶体管82和N沟道晶体管88的栅极连接在一起以接收输入时钟信号。晶体管82和88执行反相器的逻辑功能。P沟道晶体管84是电流源，N沟道晶体管86电流吸收器，两者都响应于偏置电压VBIAS。电流饥饿型反相器80可以类似方式替代电流饥饿型反相器16、18或20中的每一个电流饥饿型反相器和功能。

图5示出了用于图3的占空比校正电路10的输入和输出时钟信号的时序图。在时间t0和t8之间示出了输入时钟信号CLK IN的四个周期。输入时钟信号CLK IN具有不同于50％的占空比。输出时钟信号CLK OUT的四个周期具有50％的占空比。输入时钟信号CLK IN和输出时钟信号CLK OUT具有相同频率。

图6示出了占空比校正与用于图1的现有技术占空比校正电路8和图3的占空比校正电路10的偏置电压VBIAS的比较图。垂直轴上所示出的占空比校正是输出时钟信号CLKOUT的占空比和输入时钟信号CLK IN的占空比之间的差值。相对于水平轴上的偏置电压VBIAS而绘制占空比校正。加号(+)指示图中占空比校正为正的区域，负号(-)指示图中占空比校正为负的区域。曲线90是占空比校正电路8的标绘图，曲线92是占空比校正电路10的标绘图。如图6中可见，曲线92指示占空比校正电路10被限制在某一正占空比校正和某一负占空比校正。这是因为平行的反相器30、42和54防止由于电流源或电流吸收器使反相器发生饥饿而造成时钟停止。相比之下，曲线90示出了占空比校正电路8的占空比校正是不受限的，且电流饥饿型反相器可防止时钟信号在某些条件下转变。

由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路构成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比上文所示出的认为必要的任何更大程度解释电路细节。

虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。例如，上述实施例将占空比校正为50％。其它实施例可通过(例如)在放大器64中包括不对称性，将占空比校正为不同于50％的占空比因此，本说明书和图式被视为是说明性的而不是限制性意义，并且所有此类修改意图包括在本发明的范围内。并不意图将本文中关于具体实施例描述的任何优势、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或要素。通常，在上文所描述的实施例中，电流电极是金属-氧化物半导体(MOS)晶体管的源极或漏极，且控制电极是金属-氧化物半导体(MOS)晶体管的栅极。在其它实施例中可使用其它晶体管类型。

如本文中所使用，并不意图将术语“耦合”限制于直接耦合或机械耦合。

此外，如本文中所使用，术语“一”被限定为一个或多于一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应解释为暗示由不定冠词“一”所引导的另一权利要求要素将包含此引导的权利要求要素的任何特定权利要求限于仅包含一个此要素的发明，即使是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也是如此。对于定冠词的使用也是如此。

除非另外说明，否则如“第一”和“第二”等术语用于任意地区分此类术语所描述的要素。因此，这些术语不一定意图指示此类要素的时间或其它优先级。

Claims (10)

1.一种占空比校正电路，其特征在于，包括：

多个串联耦合的电流饥饿型反相器，所述多个串联耦合的电流饥饿型反相器具有用于接收具有第一占空比的周期性输入信号的开始反相器和用于提供具有第二占空比的输出时钟信号的结束反相器；

反馈电路，所述反馈电路在所述多个串联耦合的电流饥饿型反相器中的最后电流饥饿型反相器和开始电流饥饿型反相器之间耦合；以及

多个反相器，所述多个反相器中的一反相器与所述多个串联连接的电流饥饿型反相器中的一电流饥饿型反相器并联耦合。

2.根据权利要求1所述的占空比校正电路，其特征在于，所述电流饥饿型反相器中的每一个电流饥饿型反相器包括：

第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、用于接收输入时钟信号的控制电极，和第二电流电极；

第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极并提供所述电流饥饿型反相器的输出的第一电流电极、耦合到所述反馈电路的输出端的控制电极，和第二电流电极；

第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及

第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

3.根据权利要求2所述的占空比校正电路，其特征在于，所述反馈电路的输出耦合到所述电流饥饿型反相器中的每一个电流饥饿型反相器的所述第一P沟道晶体管和所述第二N沟道晶体管的所述电流电极。

4.根据权利要求1所述的占空比校正电路，其特征在于，所述反馈电路包括低通滤波器。

5.一种占空比校正电路，其特征在于，包括：

延迟线，所述延迟线包括多个电流饥饿型反相器，所述延迟线具有用于接收具有第一占空比的输入时钟信号的输入和用于提供具有第二占空比的输出时钟信号的输出；

放大器，所述放大器具有耦合到所述延迟线的所述输出的输入和耦合到所述多个电流饥饿型反相器中的每一个电流饥饿型反相器的输出；以及

多个反相器，所述多个反相器中的一反相器与所述多个串联连接的电流饥饿型反相器中的一电流饥饿型反相器并联耦合。

6.根据权利要求5所述的占空比校正电路，其特征在于，所述多个电流饥饿型反相器中的每一个电流饥饿型反相器包括：

第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、用于接收所述输入时钟信号的控制电极，和第二电流电极；

第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极并提供所述电流饥饿型反相器的输出的第一电流电极、耦合到所述放大器的输出的控制电极，和第二电流电极；

第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及

第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

7.根据权利要求5所述的占空比校正电路，其特征在于，所述多个反相器中的每一个反相器具有比所述多个电流饥饿型反相器中的每一个电流饥饿型反相器弱的驱动强度。

8.根据权利要求5所述的占空比校正电路，其特征在于，所述第二占空比等于约50％。

9.一种占空比校正电路，其特征在于，包括：

延迟线，所述延迟线包括串联耦合到一起的多个延迟单元，所述延迟线具有用于接收输入时钟信号的输入和用于提供输出时钟信号的输出，所述多个延迟单元中的每一个延迟单元包括：

电流饥饿型反相器，所述电流饥饿型反相器具有用于接收时钟信号的第一输入、用于接收偏置电压的第二输入，和输出；

第一反相器，所述第一反相器具有耦合到所述电流饥饿型反相器的所述输出的输入，和输出；以及

第二反相器，所述第二反相器具有耦合到所述电流饥饿型反相器的所述输入的输入，和耦合到所述电流饥饿型反相器的所述输出的输出；以及

反馈放大器，所述反馈放大器具有耦合到所述延迟线的所述输出的输入，和耦合到所述多个延迟单元中的每一个延迟单元的所述电流饥饿型反相器的第二输入的输出。

10.根据权利要求9所述的占空比校正电路，其特征在于，所述电流饥饿型反相器包括：

第一P沟道晶体管，所述第一P沟道晶体管具有耦合到第一电源电压端的第一电流电极、用于接收所述输入时钟信号的控制电极，和第二电流电极；

第二P沟道晶体管，所述第二P沟道晶体管具有耦合到所述第一P沟道晶体管的所述第二电流电极并提供所述电流饥饿型反相器的输出的第一电流电极、用于接收所述偏置电压的控制电极，和第二电流电极；

第一N沟道晶体管，所述第一N沟道晶体管具有耦合到所述第二P沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第二P沟道晶体管的所述控制电极的控制电极，和第二电流电极；以及

第二N沟道晶体管，所述第二N沟道晶体管具有耦合到所述第一N沟道晶体管的所述第二电流电极的第一电流电极、耦合到所述第一P沟道晶体管的所述控制电极的控制电极，和耦合到第二电源电压端的第二电流电极。

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