CN1122279C - 用于半导体集成电路的输入缓冲电路 - Google Patents
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Abstract
一种半导体集成电路的输入缓冲电路，其具有：差分放大电路；当加入的测试使能信号为开状态时切断差分放大电路短路电流的电流切断电路；在测试使能信号为关状态时选择差分放大电路的输出并且在该信号为开状态时输出选择的输入信号的选择装置。其还具有一控制电路，它控制差分放大和选择电路使测试使能信号在加入的一输入使能信号是开状态时成为有效，反之则切断差分放大电路的短路电流并将具有给定电平的信号输出到下一级。
Description
技术领域
本发明涉及到一个提供给LSI(大规模集成电路)作为输入部件的输入缓冲电路。
背景技术
最近，随着高速LSI的发明已经需要高速输入输出缓冲器。这种高速输入输出缓冲器通过降低信号的幅度来实现。特别地，作为输入缓冲器，差分电路经常地用于获取噪声界限。另一方面，用于检测LSI泄漏电流的IDDQ测试是LSI测试中有用的一种方法，并且对其需求增加。
通常，采用差分电路的LSI其短路电流不能切断，IDDQ检测是通过附加部分短路电流执行的。然而，因为该短路电流部分明显大于故障情况下流过的泄漏电流，所以问题在于很难区分所测定电流究竟是泄漏电流还是短路电流。再者，当短路电流由输入使能端停止差分电路的操作而被切断时，因为从输入缓冲电路输出逻辑是固定的，所以对于LSI内部电路要获得具有高故障覆盖的测试模式是困难的。
发明内容
因此，本发明的目的是提供一种输入缓冲电路，其在即使短路电流在IDDQ测试中被切断时，也能够为具有获得高故障覆盖的测试模式的半导体集成电路。
根据本发明，一个半导体集成电路的输入缓冲电路包括：
一个放大输入信号的差分放大电路，它具有用于输入测试使能信号的一个使能端；
一个电流切断电路，它串联在差分放大电路的电流通路中，当从外部加入的测试使能信号是在开状态时切断差分放大器电路的短路电流；以及
一个选择装置，它的一个输入端与差分放大器的输出端相连接，它的另一输入端与差分放大器的用于输入信号的输入端相连接，并具有测试使能信号输入端，其当测试使能信号是在关状态时选择差分放大器电路的输出，并且当测试使能信号是在开状态时输出选择的输入信号。
根据本发明的另一个方面，用于半导体集成电路的一种输入缓冲电路还包括：
一个控制电路，它与差分放大器电路的使能端和选择装置的使能信号输入端分别连接，以便在从外部加入的一个输入使能信号是开状态时使测试使能信号为有效，并且当输入使能信号是在关状态时差分放大电路的短路电流被切断以及一个具有给定电平的信号输出到下一级。
附图说明
结合附图将更详细地描述本发明，其中附图包括：
图1是一个根据本发明显示第一实施例结构的方框图；
图2是一个显示图1中差分电路2的详细电路图；
图3是一个显示图1中输入开关电路3的详细电路图，
图4是一个显示图1中电路输入与输出信号的关系表，
图5是一个本发明第二实施例结构的方框图，以及
图6是一个显示图5所示电路的输入与输出信号间的关系表。
具体实施方式
下面参照附图描述本发明的第一最佳实施例。图1是示出第一实施例结构的方框图。这个输入缓冲器电路1由一个差分电路2，一个输入开关电路3和一个反相器4组成。
差分电路2是一个具有一个使能端IT的差分电路，并且能够通过一个测试使能信号TIB切换到正常工作或者输出固定状态(短路电流的切断)。图2一个显示差分电路2的详细电路图。在图2中，7与8是反相器，9，10和11是P-沟道FET(场效应晶体管)，而12，13和14是N-沟道FET。在差分电路2中，当测试使能端IT是“H(高)”电平而测试使能信号TIB是“L(低)”电平时，反相器7的输出变为“L(低)”电平，因此FET 9开启。结果它进入正常差分操作过程，此时有短路电流流动。另一方面，当测试使能端IT是“L(低)”电平而测试使能信号TIB是“H(高)”电平时，FET 9被切断，因此电源被切断且短路电流被切断。同时，N-沟道FET 14开启，因此反相器8的输入端变成“L”电平而反相器8的输出端，即输出信号Q被固定在“H”电平。
输入开关电路3能够输出通过输入选择信号从端子A与端子B选择的一个信号。图3是一个显示输入开关电路3的详细电路图，它是由传输门20，21和一个反相器22组成。当测试使能信号TIB是“H”电平时，传输门20开启，一个来自端子A的信号，即输入信号IN作为输出信号OUT输出。还有，当测试使能信号TIB是“L”电平时，传输门21开启，一个来自端子B的信号，即差分电路2的输出信号Q作为输出信号OUT输出。
接下来，描述输入缓冲器电路1的工作。首先，当测试使能信号TIB是“L”电平时，“H”电平的一个信号输入到差分电路2的使能端IT，因此该差分电路2如一个正常差分电路那样工作。还有，输入开关电路3的传输门20关闭而21是开启，因此差分电路2的输出信号Q作为输出信号OUT输出。即，它进入了正常工作方式。
在执行IDDQ测试中，测试使能信号TIB被置为“H”电平。所以，“L”电平输入到差分电路2的使能端IT，该差分电路2进入输出固定状态，其短路电流被切断。还有，输入开关电路3的传输门20开启而21是关闭，输入缓冲器电路1的输入信号IN作为输出信号OUT输出。在这种情况下，在最大-幅度的输入信号IN输入到输入端时，输入缓冲电路1输出该输入信号IN，即其在旁路该差分电路2的同时作为输出信号OUT。因此，正是这种状态中其功能为一个输入缓冲器。此外，因为差分电路2的短路电流被因此而切断，所以可以进行IDDQ测试(IDDQ测试方式)。
还有，不管正常方式还是IDDQ测试方式，这个输入缓冲器电路1总是能够执行该逻辑作为一个缓冲器电路。因此，一个对于功能测试的正常模式在进行IDDQ测试中可以用做输入模式。图4显示上述信号之间的关系。在图4中，‘VREF’是参考信号REF的一个设定值，而‘X’表示与其他信号无关的任何信号。
接下来，描述本发明的第二最佳实施例。图5是一个显示第二实施例结构的方框图。图5中输入缓冲器电路30与图1中输入缓冲器电路1的区别在于输入使能信号NIB的一输入端和提供了与门31，32。
在这种结构中，当输入使能信号NIB是“H”电平时，与门31和32两者都是开状态，因此进行与图1中输入缓冲器电路1同样的操作。另一方面，当输入使能信号NIB是“L”电平时，与门31的输出端变成“L”电平，因此差分电路2的输出信号Q固定在“H”电平，其短路电流被切断。还有，因为与门32的输出变成“L”电平，所以差分电路2的输出信号Q通过输入开关电路3作为输出信号输出。图6示出了上述输入与输出信号的关系。
由这个发明获得的优点如下：
(1)在IDDQ测试中，因为差分电路的短路电流被切断，所以能够方便地进行在LSI故障中流动的漏电流检测。还有，因为其功能作为一个输入缓冲器，所以该测试能够在给出具有对LSI集成电路高故障覆盖的一种模式的同时进行。结果，能够实现一种精确的IDDQ测试。
(2)通过采用一种在正常使用中不用的测试信号端子作为测试使能端，电路设计者能够如常规电路那样设计而不必改变正常使用的端子。还有，它能够代替常规电路。因此，与常规差分电路比较，从LSI电路设计者的观点看，它将不会带来端子和逻辑方面的任何变化。
(3)通过为正常工作方式与IDDQ测试方式两者提供相同的逻辑，能够导出用于正常功能测试的一个模式。因此，不必为IDDQ测试重新做一特定模式。
虽然已经参照特定实施例对本发明进行了完全与清楚的描述，但是附加的权利要求并不因此所限制，所附的权利要求解释为那些本领域技术熟练的人所能作的落在前面所述内容范围内的所有修改与替代的结构。
Claims (2)
1.一种半导体集成电路的输入缓冲电路，其中包括：
一个放大输入信号的差分放大电路，它具有用于输入测试使能信号的一个使能端；
一个电流切断电路，它串联在差分放大电路的电流通路中，当从外部加入的测试使能信号是在开状态时，电流切断电路切断所述差分放大电路的短路电流；以及
一个选择装置，它的一个输入端与差分放大器的输出端相连接，它的另一输入端与差分放大器的用于输入信号的输入端相连接，并具有测试使能信号输入端，其当测试使能信号是在关状态时选择所述差分放大器电路的输出，并且当所述测试使能信号是在开状态时输出选择的所述输入信号。
2.根据权利要求1所述的半导体集成电路的输入缓冲电路，其特征在于还包括：
一个控制电路，它与所述差分放大器电路的使能端和所述选择装置的使能信号输入端分别连接，致使在从外部加入的一个输入使能信号是开状态时所述测试使能信号成为有效，并且当所述输入使能信号是在关状态时切断所述差分放大器电路的短路电流以及将一个具有给定电平的信号输出到下一级。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP008044/1998 | 1998-01-19 | ||
| JP10008044A JP2950313B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路の入力バッファ回路 |
| JP008044/98 | 1998-01-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1224219A CN1224219A (zh) | 1999-07-28 |
| CN1122279C true CN1122279C (zh) | 2003-09-24 |
Family
ID=11682354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN99100198A Expired - Fee Related CN1122279C (zh) | 1998-01-19 | 1999-01-19 | 用于半导体集成电路的输入缓冲电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6091277A (zh) |
| JP (1) | JP2950313B2 (zh) |
| KR (1) | KR100295115B1 (zh) |
| CN (1) | CN1122279C (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4557342B2 (ja) * | 2000-01-13 | 2010-10-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US6300816B1 (en) * | 2000-10-24 | 2001-10-09 | Rosun Technologies, Inc. | Feedforward-controlled sense amplifier |
| KR100532477B1 (ko) * | 2003-10-24 | 2005-12-01 | 삼성전자주식회사 | 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법 |
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP4221426B2 (ja) | 2006-08-16 | 2009-02-12 | エルピーダメモリ株式会社 | 入出力回路 |
| JP5322457B2 (ja) * | 2008-02-19 | 2013-10-23 | スパンション エルエルシー | 電圧比較装置、電子システム |
| US8476917B2 (en) * | 2010-01-29 | 2013-07-02 | Freescale Semiconductor, Inc. | Quiescent current (IDDQ) indication and testing apparatus and methods |
| US9111795B2 (en) | 2011-04-29 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor connected to memory element through oxide semiconductor film |
| JP2013201526A (ja) | 2012-03-23 | 2013-10-03 | Elpida Memory Inc | 半導体装置および入力信号受信回路 |
| US9841455B2 (en) * | 2015-05-20 | 2017-12-12 | Xilinx, Inc. | Transmitter configured for test signal injection to test AC-coupled interconnect |
| CN105738789B (zh) * | 2016-02-23 | 2018-09-28 | 工业和信息化部电子第五研究所 | Mos管参数退化的失效预警电路 |
| KR102536639B1 (ko) * | 2018-08-14 | 2023-05-26 | 에스케이하이닉스 주식회사 | 메모리 장치의 버퍼 제어 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3207745B2 (ja) * | 1995-03-31 | 2001-09-10 | 東芝マイクロエレクトロニクス株式会社 | コンパレータ回路 |
| US5828236A (en) * | 1997-02-20 | 1998-10-27 | Xilinx, Inc. | Selectable inverter circuit |
-
1998
- 1998-01-19 JP JP10008044A patent/JP2950313B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-18 KR KR1019990001219A patent/KR100295115B1/ko not_active IP Right Cessation
- 1999-01-19 CN CN99100198A patent/CN1122279C/zh not_active Expired - Fee Related
- 1999-01-19 US US09/233,128 patent/US6091277A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990067951A (ko) | 1999-08-25 |
| JPH11202029A (ja) | 1999-07-30 |
| KR100295115B1 (ko) | 2001-07-12 |
| US6091277A (en) | 2000-07-18 |
| JP2950313B2 (ja) | 1999-09-20 |
| CN1224219A (zh) | 1999-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20031015 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20031015 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030924 Termination date: 20140119 |