JP2007108055A - 半導体装置及びそのテスト方法 - Google Patents

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Abstract

【課題】ファンクションテストにより電流源の動作確認を可能とする。
【解決手段】第１、第２の入力信号を差動入力とする第１、第２の差動対を備え、第１、第２の差動対の出力対は共通接続され負荷回路に接続され差動出力端子に接続され、第１乃至第４の電流源と、第１乃至第４のスイッチ対を備え、第１乃至第Ｎのスイッチ対の各一方のスイッチは一端は、それぞれ、前記第１乃至第４の電流源に接続され、他端は前記第１の差動対に共通接続され、第１乃至第４のスイッチ対の各他方のスイッチは一端は、それぞれ、前記第１乃至第４の電流源に接続され、他端は前記第２の差動対に共通接続され、前記第１乃至第Ｎのスイッチ対の制御端子には、制御信号がそれぞれ接続され、制御信号にパタンを印加し、出力信号と期待値を比較するファンクションテストにより電流源の動作確認を可能としている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、テストに好適な構成の装置とテスト方法に関する。
図６に、位相インタポレータの典型的な構成例を示す。位相インタポレータは、二つの入力信号の位相差を、制御信号に基づき内分した位相に対応する位相の出力信号を出力するものである。なお、図６には、２つの入力信号の位相差を４つの区間に分割し、制御信号に応じていずれかの位相に対応する出力信号を出力する構成が示されている。
図６を参照すると、この位相インタポレータは、第１の差動入力信号（位相０度）（ＣＩＢ０、ＣＩＴ０）を差動入力とする第１の差動対（ＮＭＯＳトランジスタ対ＭＮ３１、ＭＮ３２）と、第２の差動入力信号（位相９０度）（ＣＩＢ９０、ＣＩＴ９０）を差動入力とする第２の差動対（ＮＭＯＳトランジスタ対ＭＮ３３、ＭＮ３４）を備え、第１の差動対（ＭＮ３１、ＭＮ３２）と第２の差動対（ＭＮ３３、ＭＮ３４）の出力対は、共通接続され負荷抵抗（「出力抵抗」ともいう）（Ｒ１、Ｒ２）に接続されるとともに、差動出力端子（ＯＵＴＢ、ＯＵＴＴ）に接続されている。さらに、第１乃至第４の電流源（ＮＭＯＳトランジスタＭＮ１〜ＭＮ４）を備えている。第１乃至第４の電流源を構成するＮＭＯＳトランジスタＭＮ１〜ＭＮ４のゲートは、定電流源Ｉ１にドレインとゲートが接続されソースが接地されたＮＭＯＳトランジスタＭＮ０のゲートに共通接続され、カレントミラーを構成している。なお、以下の説明では、第１乃至第４の電流源（ＭＮ１〜ＭＮ４）の電流は、ＮＭＯＳトランジスタＭＮ０のドレイン電流と同一のミラー電流とされるが、第１乃至第４の電流源（ＭＮ１〜ＭＮ４）の電流は重み付けされていてもよい。また、図６では、第１乃至第４の電流源（ＭＮ１〜ＭＮ４）が図示されているが、電流源の数は４個に制限されるものでない。
さらに、位相インタポレータは、第１乃至第４の電流源（ＭＮ１〜ＭＮ４）に、それぞれ、ソースが共通接続されたＮＭＯＳトランジスタ対よりなる第１乃至第４のスイッチ対（ＭＮ１１、ＭＮ２１）、（ＭＮ１２、ＭＮ２２）、（ＭＮ１３、ＭＮ２３）、（ＭＮ１４、ＭＮ２４）を備えている。第１乃至第４のスイッチ対の一方のトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４のドレインは、第１の差動対（ＭＮ３１、ＭＮ３２）の共通ソースに共通に接続され、第１乃至第４のスイッチ対の他方トランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４のドレインは、第２の差動対（ＭＮ３３、ＭＮ３４）の共通ソースに共通に接続されている。
第１乃至第４のスイッチ対の一方のトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４のゲートには、制御信号（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）がそれぞれ接続され、第１乃至第４のスイッチ対の他方のトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４のゲートには、（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）をインバータＩＮＶで反転した信号である制御信号（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）がそれぞれ接続されている。制御信号をそれぞれ差動入力する第１乃至第４のスイッチ対の各々は、スイッチ対の一方がオンのとき他方はオフに制御される。
４ビットの制御信号ＰＩＣ［３：０］（図６では、（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）をＰＩＣ［３：０］で表している）により、第１乃至第４のスイッチ対のトランジスタ対（ＭＮ１１、ＭＮ２１）、（ＭＮ１２、ＭＮ２２）、（ＭＮ１３、ＭＮ２３）、（ＭＮ１４、ＭＮ２４）のオン・オフを制御し（但し、トランジスタ対の一方がオンのとき他方はオフ）、第１の差動対（ＭＮ３１、ＭＮ３２）、第２の差動対（ＭＮ３３、ＭＮ３４）の駆動電流を可変させることで、２つの差動入力信号（ＣＩＴ０、ＣＩＢ０）（ＣＩＴ９０、ＣＩＢ９０）の位相差を内分する。
例えば、（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（１、１、１、１）、したがって（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）のとき、第１の差動対（ＭＮ３１、ＭＮ３２）の共通ソースにのみに駆動電流（電流源ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４の電流の和）が供給され、差動出力信号は、差動入力信号（ＣＩＴ０、ＣＩＢ０）に対応した位相で出力される。（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（１、１、１、１）、（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）のとき、第２の差動対（ＭＮ３３、ＭＮ３４）の共通ソースにのみに駆動電流（電流源ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４の電流の和）が供給され、差動出力信号は、９０度の差動入力信号（ＣＩＴ９０、ＣＩＢ９０）に対応した位相で出力される。制御信号ＰＩＣ［３：０］の他の組合わせの場合、差動入力信号（ＣＩＴ０、ＣＩＢ０）と差動入力信号（ＣＩＴ９０、ＣＩＢ９０）の位相差を内分した位相に対応する差動出力信号が出力される。
すなわち、０度と９０度の入力信号を入力し、４つの電流源（ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４）の重み付けを可変制御することで、２２．５度刻みで０度と９０度を４等分した出力信号が生成される。一例として、（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（１、０、０、０）、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、１、１、１）とすることで、第１の差動対（ＭＮ３１、ＭＮ３２）の共通ソースはオン状態のトランジスタＭＮ１１を介して、電流源ＭＮ１に接続され、第２の差動対（ＭＮ３３、ＭＮ３４）の共通ソースはオン状態のトランジスタＭＮ２２、ＭＮ２３、ＭＮ２４を介して電流源ＭＮ２、ＭＮ３、ＭＮ４に接続される。このため、０度クロックを入力する第１の差動対（ＭＮ３１、ＭＮ３２）の駆動電流（電流源ＭＮ１の電流）と、９０度クロックを入力する第２の差動対（ＭＮ３３、ＭＮ３４）の駆動電流（電流源ＭＮ２、ＭＮ３、ＭＮ４の電流和）の割合（電流の比）は、１：３となり、０度と９０度を１：３に内分した６７．５度のクロックが出力される。
このように、通常動作においては、位相インタポレータでは、複数の電流源の電流パスは、全て常にオンしており（第１乃至第４のスイッチ対の各々についてＮＭＯＳトランジスタ対の一方はオン、他方はオフ）、電流源を構成する個々のトランジスタが、それぞれオンしているか、オフしているかはわからない。すなわち、複数の電流源の１つ１つを個別に動作確認することができない。
そこで、図６に示した位相インタポレータの電流源の動作の確認を行うための構成として、例えば図４に示すような回路構成を想定してみる。なお、図４は、本発明と対比される比較例をなす図であり、対比のため本発明者が作図したものである。図４を参照すると、第１の差動対（ＭＮ３１、ＭＮ３２）の共通ソース・ノード（第１乃至第４のスイッチ対のトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４の共通ドレイン）と、第２の差動対（ＭＮ３３、ＭＮ３４）の共通ソース・ノード（第１乃至第４のスイッチ対のトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４の共通ドレイン）とは、セレクタ１０１の第１、第２の入力端子に接続され、セレクタ１０１で選択された信号線はテスト端子１０２に接続される。図４に示す構成において、例えば電流源ＭＮ１とトランジスタＭＮ１１のパスをテストする場合、例えば（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（１、０、０、０）とし、セレクタ１０１では、第１の差動対（ＭＮ３１、ＭＮ３２）の共通ソース・ノードを選択し、テスト端子１０２に流れる電流を電流計（テストの電流測定回路）で測定する。電流測定を行うとき、差動入力信号（ＣＩＴ０、ＣＩＢ０）は（０、０）とし、第１の差動対のトランジスタ対ＭＮ３１、ＭＮ３２をともにオフ状態とする。電流源ＭＮ１と、トランジスタＭＮ２１のパスをテストする場合、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（１、０、０、０）とし（したがってＰＩＣ［３：０］＝１１１０）、セレクタ１０１では、第２の差動対（ＭＮ３３、ＭＮ３４）の共通ソース・ノードを選択し、テスト端子１０２に流れる電流を電流計（テストの電流測定回路）で測定する。他の電流源ＭＮ２乃至ＭＮ４のテストのときも、同様である。
ところで、図４に示す構成の場合、テスト端子専用のパッド１０２が必要となり、面積が増加する。これは、テストにおいて電流測定を行うため、他のパッドと共用できず、専用のパッドが必要とされるためである。
また、テスト時間が長くなる。すなわち、検査対象の電流源の選択を、制御信号ＰＩＣで行い、テスト用の信号（電流源の電流）を取り出す必要があるためである。そして、電流測定等のＤＣ測定は時間を要する。さらに、１つの回路に対して複数の電流源が設けられており、複数回の電流測定を行う必要があり、テスト時間はさらに増大する。この結果、テストコストの増大を招き、製品コストの低減を困難としている。
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
本発明の１つのアスペクトに係る装置は、複数の電流パスが、入力デジタル信号に応答して電流のオン・オフを制御する複数のスイッチ素子をそれぞれ備え、オン状態の前記電流パスに流れる電流の合成値に対応した信号を出力端子から出力する半導体装置であって、前記複数のスイッチ素子は、前記入力デジタル信号により、それぞれ、個別にオン・オフ制御自在とされ、テスト時には、前記入力デジタル信号により、前記スイッチ素子のオン・オフを制御し、前記出力端子より論理信号を取り出し、該論理信号を期待値と一致するか比較するファンクショナルテストにて、前記電流パスの動作を確認自在としている。
本発明の他のアスペクトに係る半導体装置は、第１の入力信号を差動入力とする第１の差動対と、第２の入力信号を差動入力とする第２の差動対と、負荷回路と、第１乃至第Ｎ（ただし、Ｎは２以上の正整数）の電流源と、それぞれが１対のスイッチを有する第１乃至第Ｎのスイッチ対と、を備え、前記第１及び第２の差動対の出力対は共通接続され、前記負荷回路に接続されるとともに、共通接続された前記出力対の少なくとも一方が出力端子に接続され、前記第１乃至第Ｎのスイッチ対の各一方のスイッチは一端が、それぞれ、前記第１乃至第Ｎの電流源に接続され、他端は前記第１の差動対に共通接続され、前記第１乃至第Ｎのスイッチ対の各他方のスイッチは一端が、それぞれ、前記第１乃至第Ｎの電流源に接続され、他端は前記第２の差動対に共通接続され、前記第１乃至第Ｎのスイッチ対の制御端子には、それぞれ個別に値が設定自在な２Ｎ本の制御信号が供給される。
本発明に係る方法は、上記半導体装置のテスト時に、前記第１乃至第Ｎのスイッチ対の差動入力端子に対して、前記２Ｎ本の制御信号よりテスト装置から印加パタンを供給し、前記出力端子からの出力信号が、期待値と一致するか、前記テスト装置で判定するファンクショナルテスト工程を含み、テスト時に、前記出力端子からの出力信号が、期待値と一致するか判定するファンクショナルテストにて、検査対象の電流源、前記第１及び第２の差動対、前記第１乃至第Ｎのスイッチ対のうちの少なくとも１つの動作確認を可能としている。
本発明の他のアスペクトに係る装置は、入力デジタル信号に応答してオン・オフ制御され、出力が共通接続された複数の電流源と、前記共通接続された前記複数の電流源の出力と第１の電源間に、直列形態に接続されてなる、抵抗及びスイッチと、テスト／通常動作の動作モードを制御するテスト制御信号と前記入力デジタル信号を入力し、前記スイッチのオン・オフを制御する論理回路と、を備え、前記共通接続された前記複数の電流源の出力は出力端子に接続され、テスト時には、前記論理回路は、前記入力デジタル信号の値に応じて、前記スイッチ素子をオン・オフ制御し、前記出力信号として論理レベルの信号を出力し、ファンクショナルテストにより、前記電流源の動作を確認自在とされる。本発明において、前記複数の電流源のそれぞれが、前記入力デジタル信号でオン・オフされるスイッチと、定電流源との直列回路を、前記出力端子と第２の電源間に備えている。本発明において、通常動作時には、前記論理回路は、前記スイッチをオン状態とし、前記出力端子より、前記入力デジタル信号に応じたレベルの信号（アナログ信号）が出力される。
本発明によれば、テストの高速化を可能としている。
本発明によれば、専用テストパッドを不要とし、回路面積の増大、テストコストの削減を可能としている。
上記した本発明についてさらに詳細に説明すべく、添付図面を参照して説明する。図１は、本発明の一実施形態の構成を示す図である。図１において、図６と同一の要素には同一の参照符号が付されている。図１を参照すると、本発明の一実施の形態において、第１乃至第４のスイッチ対の一方のＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４のゲートにそれぞれ接続される制御信号ＰＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３を備え、第１乃至第４のスイッチ対の他方のＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４のゲートにそれぞれ接続される制御信号ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３を備えている。４ビットの制御信号ＰＩＣＴ［３：０］と、４ビットの制御信号ＰＩＣＢ［３：０］により、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４が、それぞれ、個別にオン・オフ制御自在とされる。かかる構成の本発明によれば、図４に示したような、電流測定用の専用パッドを不要としている。
なお、本発明の一実施形態において、通常動作時には、制御信号ＰＩＣＢ［３：０］の各ビットには、ＰＩＣＴ［３：０］の各ビットをそれぞれ反転した信号が供給され、第１乃至第４のスイッチ対（ＭＮ１、ＭＮ２１）、（ＭＮ１２、ＭＮ２２）、（ＭＮ１３、ＭＮ２３）、（ＭＮ１４、ＭＮ２４）は、図６と同様、スイッチ対の一方のトランジスタがオンのとき他方のトランジスタはオフに制御される差動スイッチとして機能する。
通常動作時、例えば（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（１、０、０、０）、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、１、１、１）とすることで、０度クロックと９０度クロックの割合（電流の比）が１：３となり、６７．５度のクロックが出力される（図２参照）。このように、位相インタポレータでは、複数の電流源は全て常にオンしており、電流源を構成する個々のトランジスタがそれぞれオンしているか、オフしているかは確認できない。
そこで、本実施例では、テスト時に、制御信号ＰＩＣＴ［３：０］と制御信号ＰＩＣＢ［３：０］の設定により、下記のような状態をつくり、電流源、及び電流パスの故障を検出することができる。なお、テスタでは、差動出力信号ＯＵＴＴ、ＯＵＴＢの一方又は両方を対応する期待値と比較することで、パス／フェイルを判定する。
［１］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（１、１、１、１）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）の場合、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４がオンし、トランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４はオフし、第１の差動対（ＭＮ３１、ＭＮ３２）は電流源ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４で駆動される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、第１の差動対（ＭＮ３１、ＭＮ３２）の動作確認を行うことができる。
［２］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（１、１、１、１）の場合、トランジスタＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４がオンし、トランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４はオフし、第２の差動対（ＭＮ３３、ＭＮ３４）は電流源ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４で駆動される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、第２の差動対（ＭＮ３３、ＭＮ３４）の動作確認を行うことができる。
［３］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（１、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）の場合、第１のスイッチ対のトランジスタＭＮ１１がオンし、他のスイッチは全てオフする。このとき、第１の差動対（ＭＮ３１、ＭＮ３２）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ１、トランジスタＭＮ１１の動作確認を行うことができる。すなわち、電流源ＭＮ１及び／又はトランジスタＭＮ１１が不良のとき、ファンクショナルテストでフェイルする。
［４］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、１、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）の場合、第２のスイッチ対のトランジスタＭＮ１２がオンし、他のスイッチは全てオフする。このとき、第１の差動対（ＭＮ３１、ＭＮ３２）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ２、トランジスタＭＮ１２の動作確認を行うことができる。
［５］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、１、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）の場合、第３のスイッチ対のトランジスタＭＮ１３がオンし、他のスイッチは全てオフする。このとき、第１の差動対（ＭＮ３１、ＭＮ３２）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ３、トランジスタＭＮ１３の動作確認を行うことができる。
［６］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、１）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）の場合、第４のスイッチ対のトランジスタＭＮ１４がオンし、他のスイッチは全てオフする。このとき、第１の差動対（ＭＮ３１、ＭＮ３２）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ４、トランジスタＭＮ１４の動作確認を行うことができる。
［７］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（１、０、０、０）の場合、第１のスイッチ対のトランジスタＭＮ２１がオンし、他のスイッチは全てオフする。このとき、第２の差動対（ＭＮ３３、ＭＮ３４）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ１、トランジスタＭＮ２１の動作確認を行うことができる。
［８］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、１、０、０）の場合、第２のスイッチ対のトランジスタＭＮ２２がオンし、他のスイッチは全てオフする。このとき、第２の差動対（ＭＮ３３、ＭＮ３４）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ２、トランジスタＭＮ２２の動作確認を行うことができる。
［９］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、１、０）の場合、第３のスイッチ対のトランジスタＭＮ２３がオンし、他のスイッチは全てオフする。このとき、第２の差動対（ＭＮ３３、ＭＮ３４）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ３、トランジスタＭＮ２３の動作確認を行うことができる。
［１０］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、１）の場合、第４のスイッチ対のトランジスタＭＮ２４がオンし、他のスイッチは全てオフする。このとき、第２の差動対（ＭＮ３３、ＭＮ３４）にのみ駆動電流が供給される。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）の値を期待値と比較することで、電流源ＭＮ４、トランジスタＭＮ２４の動作確認を行うことができる。
［１１］（ＰＩＣＴ０、ＰＩＣＴ１、ＰＩＣＴ２、ＰＩＣＴ３）＝（０、０、０、０）、且つ、（ＰＩＣＢ０、ＰＩＣＢ１、ＰＩＣＢ２、ＰＩＣＢ３）＝（０、０、０、０）の場合、第１乃至第４のスイッチ対は全てオフする。第１の差動対（ＭＮ３１、ＭＮ３２）、第２の差動対（ＭＮ３３、ＭＮ３４）には駆動電流は供給されず、非活性化状態となる。差動出力信号（ＯＵＴＴ、ＯＵＴＢ）は、同相でＨｉｇｈレベル（電源電位Ｖｄｄ）となり、電流源ＭＮ１〜ＭＮ４、スイッチＭＮ１１〜１４、ＭＮ２１〜２４の動作確認を行うことができる。例えばスイッチＭＮ１１等が短絡している場合、差動出力信号（ＯＵＴＴ、ＯＵＴＢ）は同相ではなく、差動信号が出力される。このため、ファンクショナルテストにより期待値との比較により、不良を検出することができる。
なお、上記状態［３］乃至［１０］において、第１の差動対（ＭＮ３１、ＭＮ３２）、第２の差動対（ＭＮ３３、ＭＮ３４）に供給される駆動電流の電流値は、通常動作時に供給される電流値の１／４となる。通常状態と比べ出力波形の振幅は１／４となる。すなわち、前述したように、通常動作時には、第１乃至第４のスイッチは差動スイッチとして機能し、第１の差動対（ＭＮ３１、ＭＮ３２）と第２の差動対（ＭＮ３３、ＭＮ３４）に供給される駆動電流の合計は、電流源ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４の電流和となる。一方、上記状態（３）〜（１０）の場合、第１の差動対（ＭＮ３１、ＭＮ３２）、第２の差動対（ＭＮ３３、ＭＮ３４）には、選択された１つの電流源からの電流で駆動される。
そこで、本実施例においては、テスト時における、出力振幅を増やすため、図３に示されるように、カレントミラーの参照電流を供給する電流源Ｉ１の電流量を４倍等に増やす制御を行ってもよい。
本実施例によれば、制御信号ＰＩＣＴ［３：０］と、ＰＩＣＢ［３：０］により、複数のスイッチ対のトランジスタをそれぞれ独立にオン・オフ制御し、位相インタポレータの出力信号を期待値の論理値と比較するファンクショナルテストを行うことで、電流源トランジスタの故障を検出することができる。なお、ファンクショナルテストにおいて、テストサイクルにおけるコンパレータの比較タイミング（ストローブ位置）等を厳密に指定するファンクショナルテストではなく、低速テストレートで、出力信号の論理レベルを比較するテスト（「Loose Functional Test」ともいう）が行われる。
なお、図４に示した比較例の場合、電流源の電流を測定することはできるが、測定レンジの設定、リレーの切替、出力信号の安定化の時間（ＷＡＩＴ時間）等、電流計による測定は、時間を要する。
これに対して、本実施例によれば、制御信号ＰＩＣＴ［３：０］と、ＰＩＣＢ［３：０］に対して、テスタ側で、フォースパタンを用意し、該パタンに対応して、出力信号の期待値を用意し、ファンクショナルテストで、それぞれの電流パスの動作を確認することができる。なお、本実施例において、テスタ側において、ファンクショナルテストのコンパレータの比較タイミングを掃引するマージンテスト等によるＡＣパラメトリックテストを行ってもよいことは勿論である。
次に、本発明の別の実施例について説明する。図５（Ａ）は、ＤＡ変換器（ＤＡＣ）の典型的な構成の一例を示す図である。なお、図５（Ａ）、図５（Ｂ）では、簡単のため３ビットのＤＡＣが示されているが、本発明は３ビットのＤＡＣに限定されるものでないことは勿論である。図５（Ａ）に示すように、ソースが定電流源Ｉ１、Ｉ２、Ｉ３にそれぞれ接続され、ドレインが抵抗Ｒ１の一端に共通接続され、ゲートに３ビットＤＡＣ制御信号（入力デジタル信号）がそれぞれ接続された３つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３を備え、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の共通ドレインから出力信号が取り出される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の共通ドレインは、電圧測定用の専用端子（専用パッド）に接続されている。なお、定電流源Ｉ１、Ｉ２、Ｉ３の電流値は、例えば１：２：４に重み付けされている構成としてもよい。通常動作時には、ＤＡＣ制御信号（入力デジタル信号）により、トランジスタＭＮ１、ＭＮ２、ＭＮ３がオン・オフ制御され、オン状態とされたトランジスタに接続される定電流源の電流が流れ、電源電位から、抵抗Ｒ１に流れる電流和（定電流源Ｉ１、Ｉ２、Ｉ３のうちのトランジスタＭＮ１、ＭＮ２、ＭＮ３のうちオンのトランジスタに接続される定電流源の電流の和）による電圧降下を差し引いた分の電圧が、出力アナログ電圧として出力される。図５（Ａ）のＤＡＣのテスト時には、ＤＡＣ制御信号により、トランジスタＭＮ１、ＭＮ２、ＭＮ３をオン・オフ制御することで、テスト端子より出力される電圧の測定（アナログ電圧測定）が行われる。
図５（Ｂ）は、本発明によるＤＡＣの一実施例の構成を示す図である。図５（Ｂ）を参照すると、このＤＡＣは、図５（Ａ）の構成に加え、抵抗Ｒ１と電源間に、ＰＭＯＳトランジスタＭＰ１を備え、テスト、通常動作の制御を行うテスト制御信号と３ビットＤＡＣ制御信号（入力デジタル信号）を入力し、ＰＭＯＳトランジスタＭＰ１のゲート電位を制御することで、ＰＭＯＳトランジスタＭＰ１のオン・オフを制御するロジック回路（Ｌｏｇｉｃ）を備えている。図５（Ｂ）に示すように、本実施例においては、図５（Ａ）のテスト端子（パッド）は不要とされる。
図５（Ｂ）のＤＡＣにおいて、ロジック回路（Ｌｏｇｉｃ）は、テスト制御信号が通常動作を示すとき時は、ＰＭＯＳトランジスタＭＰ１のゲート電位をＬＯＷレベルとし、ＰＭＯＳトランジスタＭＰ１をオン状態とし、図５（Ａ）のＤＡＣと同様に動作する。
テスト制御信号がテストを示すときは、３ビットＤＡＣ制御信号（入力デジタル信号）の値に基づき、ロジック回路（Ｌｏｇｉｃ）は、ＰＭＯＳトランジスタＭＰ１のオン・オフを制御し、出力信号より、ＨＩＧＨレベル（電源電位）、ＬＯＷレベル（ＧＮＤ電位）が出力されるように制御する。例えばＤＡＣ制御信号の設定値により、トランジスタＭＮ１、ＭＮ２、ＭＮ３が全てオフのときは、ＰＭＯＳトランジスタＭＰ１をオンとすることで、出力信号は、ＨＩＧＨレベル（電源電位）が出力され、不図示のテスタにて、出力信号がＨＩＧＨレベル（期待値）であることを確認する。トランジスタＭＮ１、ＭＮ２、ＭＮ３が不良の場合、出力信号は期待値と一致せず、フェイルする。
また、ＤＡＣ制御信号の設定値により、トランジスタＭＮ１、ＭＮ２、ＭＮ３のうち少なくとも１つがオンのときは、ＰＭＯＳトランジスタＭＰ１をオフさせることで、出力信号はＬＯＷレベル（ＧＮＤ電位）が出力され、不図示のテスタにて、出力信号がＬＯＷレベルであることを確認する。例えばＤＡＣ制御信号によりオンに設定されたトランジスタがオンしない場合、出力信号はＬＯＷレベル（ＧＮＤ電位）とならず、フェイルする。
なお、上記実施例において、電流、電圧の測定がデバイスのテスト項目に規定されている等の場合にあっては、電流又は電圧測定用のテスト端子（パッド）を兼ね備えてもよいことは勿論である。例えば図１に示した本実施例において、電流源の電流値をテスタの電流計を用いて測定する場合には、図４に示したテスト端子を兼ね備える。基本的には、電流経路のトランジスタの動作確認をファンクショナルテストで行ってパス／ファイルを選別するが、テストフローにおいてＤＣ測定（電流測定）が必須とされる場合、図４のテスト端子（パッド）から電流の測定を行う。また、図５（Ｂ）の構成において、図５（Ａ）のテスト端子を備えた構成としてもよい。
なお、上記実施例では、位相インタポレータ、ＤＡＣに即して本発明の半導体装置を説明したが、本発明は位相インタポレータ、ＤＡＣに制限されるものでない。以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例の構成を示す図である。 本発明の一実施例の接続構成の一例を示す図である。 本発明の一実施例の接続構成の他の例を示す図である。 位相インタポレータのテスト回路の比較例を示す図である。 （Ａ）はＤＡＣの典型例の構成を示し、（Ｂ）はテスト回路を備えた構成を示す図である。 典型的な位相インタポレータの構成を示す図である。
符号の説明
１０１ セレクタ
１０２ テスト端子
Ｉ１、Ｉ２、Ｉ３ 定電流源
ＭＮ０、ＭＮ１〜ＭＮ４、ＭＮ１１〜ＭＮ１４、ＭＮ２１〜ＭＮ２４、ＭＮ３１〜ＭＮ３４ ＮＭＯＳトランジスタ
ＭＰ１ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗

Claims (10)

  1. 複数の電流パスが、入力デジタル信号に応答して電流のオン・オフを制御する複数のスイッチ素子をそれぞれ備え、オン状態の前記電流パスに流れる電流の合成値に対応した信号を出力端子から出力する半導体装置であって、
    前記複数のスイッチ素子は、前記入力デジタル信号により、それぞれ、個別にオン・オフ制御自在とされ、
    テスト時には、前記入力デジタル信号により、前記スイッチ素子のオン・オフを制御し、前記出力端子より論理信号を取り出し、該論理信号を期待値と一致するか比較するファンクショナルテストにて、前記電流パスの動作を確認自在としてなる、ことを特徴とする半導体装置。
  2. 第１の入力信号を差動入力とする第１の差動対と、
    第２の入力信号を差動入力とする第２の差動対と、
    負荷回路と、
    第１乃至第Ｎ（ただし、Ｎは２以上の正整数）の電流源と、
    それぞれが１対のスイッチを有する第１乃至第Ｎのスイッチ対と、
    を備え、
    前記第１及び第２の差動対の出力対は共通接続され、前記負荷回路に接続されるとともに、共通接続された前記出力対の少なくとも一方が出力端子に接続され、
    前記第１乃至第Ｎのスイッチ対の各一方のスイッチは一端が、それぞれ前記第１乃至第Ｎの電流源に接続され、他端は前記第１の差動対に共通接続され、
    前記第１乃至第Ｎのスイッチ対の各他方のスイッチは一端が、それぞれ前記第１乃至第Ｎの電流源に接続され、他端は前記第２の差動対に共通接続され、
    前記第１乃至第Ｎのスイッチ対の制御端子には、それぞれ個別に値が設定自在な２Ｎ本の制御信号が供給される、ことを特徴とする半導体装置。
  3. テスト時に、前記出力端子からの出力信号が、期待値と一致するか判定するファンクションテストにて、検査対象の電流源、前記第１及び第２の差動対、前記第１乃至第Ｎのスイッチ対のうちの少なくとも１つの動作確認を可能としてなる、ことを特徴とする請求項２記載の半導体装置。
  4. 通常動作時には、前記第１乃至第Ｎのスイッチ対の各スイッチ対は、前記制御信号によって、一方のスイッチがオンのとき他方のスイッチはオフに設定される、ことを特徴とする請求項２記載の半導体装置。
  5. 前記第１及び第２の差動対の出力対の共通接続点と前記負荷回路の接続点が差動出力端子に接続されている、ことを特徴とする請求項２記載の半導体装置。
  6. 前記第１の入力信号と前記第２の入力信号の位相差を、前記制御信号により規定される内分比で内分した位相の出力信号が、前記出力端子より出力される、ことを特徴とする請求項２記載の半導体装置。
  7. 入力デジタル信号に応答してオン・オフ制御され、出力が共通接続された複数の電流源と、
    前記共通接続された前記複数の電流源の出力と第１の電源間に、直列形態に接続されてなる、抵抗及びスイッチと、
    テスト／通常動作の動作モードを制御するテスト制御信号と前記入力デジタル信号を入力し、前記スイッチのオン・オフを制御する論理回路と、
    を備え、
    前記共通接続された前記複数の電流源の出力は出力端子に接続され、
    テスト時には、前記論理回路は、前記入力デジタル信号の値に応じて、前記スイッチ素子をオン・オフ制御し、前記出力信号として論理レベルの信号を出力し、ファンクショナルテストにより、前記電流源の動作を確認自在としてなる、ことを特徴とする半導体装置。
  8. 前記複数の電流源のそれぞれが、前記入力デジタル信号でオン・オフされるスイッチと、定電流源との直列回路を、前記出力端子と第２の電源間に備えている、ことを特徴とする請求項７記載の半導体装置。
  9. 通常動作時には、前記論理回路は、前記スイッチをオン状態とし、前記出力端子より、前記入力デジタル信号に応じたレベルの信号が出力される、ことを特徴とする請求項７記載の半導体装置。
  10. 第１の入力信号を差動入力とする第１の差動対と、
    第２の入力信号を差動入力とする第２の差動対と、
    負荷回路と、
    第１乃至第Ｎ（ただし、Ｎは２以上の正整数）の電流源と、
    それぞれが１対のスイッチを有する第１乃至第Ｎのスイッチ対と、
    を備え、
    前記第１及び第２の差動対の出力対は共通接続され、前記負荷回路に接続されるとともに、共通接続された前記出力対の少なくとも一方が出力端子に接続され、
    前記第１乃至第Ｎのスイッチ対の各一方のスイッチは一端が、それぞれ、前記第１乃至第Ｎの電流源に接続され、他端は前記第１の差動対に共通接続され、
    前記第１乃至第Ｎのスイッチ対の各他方のスイッチは一端が、それぞれ、前記第１乃至第Ｎの電流源に接続され、他端は前記第２の差動対に共通接続され、
    前記第１乃至第Ｎのスイッチ対の制御端子には、それぞれ個別に値が設定自在な２Ｎ本の制御信号が供給される半導体装置のテスト方法であって、
    テスト時に、前記第１乃至第Ｎのスイッチ対の制御端子に対して、前記２Ｎ本の制御信号よりテスト装置から印加パタンを供給し、前記出力端子からの出力信号が、期待値と一致するか、前記テスト装置で判定する、ファンクションテスト工程を含み、
    ファンクションテストにて、検査対象の電流源、前記第１及び第２の差動対、前記第１乃至第Ｎのスイッチ対のうちの少なくとも１つの動作確認を可能としてなる、ことを特徴とする半導体装置のテスト方法。
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