JP2005180935A

JP2005180935A - 半導体集積回路装置

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Publication number: JP2005180935A
Application number: JP2003417586A
Authority: JP
Inventors: Kazuya Matsuda; 和也松田
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2005-07-07
Anticipated expiration: 2023-12-16
Also published as: JP4471195B2

Abstract

【課題】簡単な構成で製品として組み立て完了後でも内部電圧のモニタが可能な半導体集積回路装置を提供する。
【解決手段】内部電圧発生回路により外部端子から供給された動作電圧と異なる内部電圧を形成して内部回路を動作させ、かかる内部回路を含んで回路機能のテストを行うＪＴＡＧ回路を備えた半導体集積回路装置において、上記ＪＴＡＧ回路によりプログラマブルに電圧が変化させられる基準電圧を生成する基準電圧発生回路と、上記基準電圧と上記内部電圧とを比較するコンパレータとを設け、その比較結果を上記ＪＴＡＧ回路を通して出力させる。
【選択図】図１

Description

この発明は、半導体集積回路装置に関し、特に内部電圧発生回路を備え、かかる内部電圧で生成された内部電圧をモニタするテスト回路技術に適用して有効な技術に関するものである。

半導体集積回路は低消費電流化や微細化による半導体素子の低耐圧化の為に、外部供給電圧を降圧した降圧電圧で内部回路を動作させている。この内部降圧電圧は半導体集積回路特性を大きく左右する要素であり、プローブ検査時に電圧評価用ピンにより内部降圧電圧をモニタして規格を満たさない場合は、ヒューズ切断によるトリミングを行っている。しかし、パッケージに組み立ててしまうと製品として出荷する場合、評価用のピンがないため内部降圧電圧を測定することが不可能であった。そこでパッケージ組み立て後でも内部降圧電圧をモニタ可能にすることが必要となる。そこで、特開２００３−１５２０９２公報には、内部にコンパレータと基準電圧をプログラマブルに変化させる基準電圧発生回路とを内部に設け、上記内部降圧電圧と上記基準電圧との比較結果を外部に出力させる技術が提案されている。
特開２００３−１５２０９２公報

しかしながら、上記公報の技術では、内部降圧電圧との比較に用いられる基準電圧をプログラマブルに変化させる電圧発生回路を必要とするものである。このため、上記内部降圧電圧をモニタするためだけにしか利用されない特別な回路及が必要となり、その分半導体チップに搭載される回路の規模が大きくなってしまうという問題を有する。

本発明の目的は、簡単な構成で製品として組み立て完了後でも内部電圧のモニタが可能な半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部電圧発生回路により外部端子から供給された動作電圧と異なる内部電圧を形成して内部回路を動作させ、かかる内部回路を含んで回路機能のテストを行うＪＴＡＧ回路を備えた半導体集積回路装置において、上記ＪＴＡＧ回路によりプログラマブルに電圧が変化させられる基準電圧を生成する基準電圧発生回路と、上記基準電圧と上記内部電圧とを比較するコンパレータとを設け、その比較結果を上記ＪＴＡＧ回路を通して出力させる。

ＪＴＡＧ回路のを利用することにより簡単な回路の追加だけで製品組み立て完了後でも内部電圧のモニタ出力が可能となる。モニタ出力動作の短縮化が可能となる。

図１には、この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の一実施例のブロック図が示されている。この実施例では、コンパレータ回路１と内部電源発生回路３、基準電圧発生回路（降圧電圧比較用）４と、かかる基準電圧比較回路を制御してプログラマブルに変化する基準電圧ＶＲＥＦを生成し、コンパレータ回路１の比較結果ＶＯを読み出す為に用いるＪＴＡＧ回路２とが設けられる。

上記内部電源発生回路３は、外部端子から供給された電源電圧ＶＤＤ及び回路の接地電位ＶＳＳとを受けて、上記外部電圧ＶＤＤを降圧した内部降圧電圧ＶＤＤＩを形成し、図示しない内部回路の動作電圧として用いられる。コンパレータ回路１は、上記基準電圧ＶＲＥＦと内部降圧電圧ＶＤＤＩとを比較し、大小関係に対応したハイレベル／ロウレベルの２値信号からなる比較出力ＶＯを形成して、上記ＪＴＡＧに伝える。ＪＴＡＧ回路は、本来は図示しない上記内部回路の回路機能のテストのために設けられるものであり、入力端子ＴＭＳ／ＴＤＩ／ＴＣＫからの入力信号を受けて、内部回路のテスト動作の他に上記基準電圧発生回路４を制御して、基準電圧ＶＲＥＦをプログラマブルに変化させる。

つまり、上記ＪＴＡＧ回路の命令により基準電圧発生回路４から出力される内部降圧電圧比較用の基準電圧ＶＲＥＦがプログラマブルに変化させられる。コンパレータ回路１は上記プログラマブルに変化する基準電圧ＶＲＥＦと内部降圧電圧ＶＤＤＩを比較した結果をハイレベル／ロウレベルのデジタル信号の形態で出力する。上記コンパレータ回路１で生成されるデジタル信号ＶＯを読み出す手段も上記ＪＴＡＧ回路２であり、コンパレータ回路１の出力結果ＶＯを取り込み、ＪＴＡＧ回路の出力ピンであるＴＤＯピンより読み出す。

内部降圧電圧ＶＤＤＩの測定方法を次に簡単に説明する。テスタにてＪＴＡＧ回路を動作させ、上記基準電圧発生回路４を制御して基準電圧ＶＲＥＦを変化させると、コンパレータ回路１の入力である内部降圧電圧ＶＤＤＩと基準電圧ＶＲＥＦの大小が逆転するポイントでコンパレータ回路１の出力ＶＯ及びＪＴＡＧ回路２の出力ＴＤＯが反転する。この反転時の基準電圧が内部降圧電圧ＶＤＤＩであり、コンパレータ回路１の出力をＪＴＡＧ回路の出力（ＴＤＯピン）で読み出せるので、パッケージに組み立てた状態でもモニタ可能となる。

半導体集積回路装置としての製品組み立て後の評価時に内部降圧電圧を測定可能とするための専用パッケージを作成する必要がなく、コスト低減ができる。また、組み立て後に半導体集積回路装置で特性不良があった場合にも内部電圧ＶＤＤＩが測定可能となる。抵抗分割数を増やすことにより、精度の高い測定が可能となる。

「ＩＥＥＥ１１４９．１」で規格化されているＪＴＡＧ（Joint Test Action Group）を搭載する半導体集積回路装置であれば、標準で備えているＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯピンを用いて、降圧電圧比較用の基準電圧ＶＲＥＦの制御と、コンパレータ出力ＶＯの読み出しを行うので、パッケージに組み立て後も測定が可能となる。例えば、ＤＣ（直流）で外部から内部降圧電圧比較用の基準電圧ＶＲＥＦを制御する場合よりもテスト時間の高速化が可能となる。ＪＴＡＧ回路は、例えば６０ナノ秒が１サイクルにかかる時間であり、内部降圧電圧比較用の基準電圧ＶＲＥＦの制御と、コンパレータ出力ＶＯの読み出しに３００サイクル程度必要となる。これに対して、ＤＣ電圧をテスタから与える場合は指定電圧を設定するのに数ミリ秒かかる。上記ＪＴＡＧ回路を用いて段階的（プログラマブル）に基準電圧ＶＲＥＦを変えるときの１段あたりにかかる時間は、ＤＣで外部から内部降圧電圧比較用の基準電圧ＶＲＥＦを制御する場合より時間で３桁少なくて済む。従って比較電圧を同じ段数とするとき、テスト時間も３桁少なくすることができる。

図２には、図１の内部電圧モニタ回路の一実施例の詳細なブロック図が示されている。内部電源発生回路３は分圧抵抗ｒ１，ｒ２で構成されたフィードバック電圧発生回路３０３の出力電圧ＶＦと基準電圧回路３０１からの基準電圧ＶＲとを差動増幅器（ＡＭＰ）３０２で比較し、その結果に基づいてＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）を駆動することで、外部電源電圧ＶＤＤの電圧レベルを降下させた所定レベルの内部降圧電圧ＶＤＤＩを生成する。この内部降圧電圧ＶＤＤＩは、内部回路５の動作電圧として用いられる。

この内部降圧電圧ＶＤＤＩは内部回路の動作特性を大きく左右する要素であり、プローブ検査時や製品出荷時あるいは不良解析には上記ＶＤＤＩのモニタは必須となる。この実施例では、内部降圧電圧ＶＤＤＩはコンパレータ回路１の１つの入力（−）に供給され、コンパレータ回路１のもう一方の入力（＋）には内部降圧電圧比較用の基準電圧ＶＲＥＦが供給される。基準電圧発生回路４は、上記電源電圧ＶＤＤを分圧して、例えば２^N個の分圧電圧を形成する高抵抗Ｒ１の直列回路（分圧回路）４０２と、かかる２^N個の分圧電圧の中の１つを選択するトランスファスイッチ４０３及びデコーダ４０１からなる。トランスファスイッチ４０３は、その１つが代表として例示的に示されているように並列形態にされたＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴと、インバータ回路からなるＣＭＯＳアナログスイッチが用いられる。

上記基準電圧ＶＲＥＦの段階的な切り替えは降圧電圧比較用の基準電圧発生回路４のトランスファゲート４０３のオン／オフにより行われる。トランスファゲート４０３のオン／オフは、ＪＴＡＧＴ回路２の内部レジスタの設定値をデコーダ４０１に入力し、そのデコーダ出力により行われる。上記ＪＴＡＧ回路２の説明は、図４及び図５を用いて後に行うが、ＪＴＡＧ回路２は評価デバッグ機能用レジスタを搭載していて、半導体集積回路装置の内部の信号の読み出しとトリミングやモード切り替え等を制御する信号の設定を行う機能を有する。

図３には、この発明に係る内部電圧モニタ回路による内部降圧電圧ＶＤＤＩの測定動作の一例の波形図が示されている。上記ＪＴＡＧに設けられた手段により降圧電圧比較用の基準電圧ＶＲＥＦを電圧の低い側から高い側へ変化させる。降圧電圧比較用の基準電圧発生回路４のテコーダ４０１でオンさせるトランスファゲートを最も低い分圧電圧から順に高い分圧電圧に切り替えて基準電圧ＶＲＥＦを低い側から高い側に段階的に変化させる。内部降圧電圧ＶＤＤＩよりも基準電圧ＶＲＥＦが低い領域ではコンパレータ回路１の出力ＶＯはロウレベル（Ｌ）であるが、上記基準電圧ＶＲＥＦよりも高くなった時にコンパレ一夕回路１の比較出力ＶＯがロウレベル（Ｌ）からハイレベル（Ｈ）に切り替わり、基準電圧ＶＲＥＦと内部降圧電圧ＶＤＤＩとがほぼ等しくなったことを意味する。以上のようにＪＴＡＧ回路２にて降圧電圧比較用の基準電圧ＶＲＥＦを変化させる為の信号を設定することと、その時のコンパレータ回路１の比較結果ＶＯをＪＴＡＧ回路２で行うことにより、内部降圧電圧ＶＤＤＩを測定することが可能となる。

図４には、この発明に用いられる図１に示したＪＴＡＧ回路２の一実施例のブロック図が示されている。ＪＴＡＧ回路部２は、動作制御部、命令デコード部、シフトスキャンレジスタ群を含む。シフトスキャンレジスタ群は、データのシフトスキャンを可能とするデータレジスタ群２５７〜２５９と、評価デバッグのために設けられた評価デバッグ機能用レジスタ２６０とを含む。上記データレジスタ群には、バウンタリスキャンレジスタ２５７、ＩＤコードレジスタ２５８、バイパスレジスタ２５９を含む。動作制御部は、ＴＡＰ(Test Access Port)コントローラ２６１及びゲート回路Ｇ１〜Ｇ４を含む。ＴＡＰコントローラ２６１には、ＴＣＫ，ＴＭＳの各信号ピンからの信号が、それぞれ対応する入力回路２１４，２１５を介して伝達される。ＴＣＫとＴＭＳの入力に応じて、図６に示される状態遷移を行い、上記データレジスタ群２５７〜２５９や評価用デバッグレジスタ２６０、及び命令デコード部に供給される各種制御信号を生成する。

上位各種制御信号には、各部をリセットするためのリセット信号Reset 、ＴＤＩの信号ピンからスキャンインしたデータを次段の回路に伝達するためのレジスタにセットすると同時に、ＩＲ状態遷移（図６参照）を抜けるための信号UpdateIR、インストラクションレジスタ２５１及び評価用デバッグ機能部データレジスタ用のクロック信号ClocklR 、各種レジスタをシフトスキャンモードにするための信号SiftIR、ＴＤＩからスキャンインしたデータを次段回路に転送するためのレジスタにセットと同時にＤＲ遷移状態（図６参照）を抜けるための信号UpdateDR、シフトレジスタ群用のクロック信号ClockDR 、シフトレジスタ群をシフトスキャンモードにするための信号Shift DR、及び出力回路２１７の選択信号Selectやイネーブル信号enableが含まれる。

命令デコード部は、インストラクションレジスタ２５１と、それの後段に配置されたデコーダ２５２とを含む。ＴＤＩから入力された命令はインストラクションレジスタ２５１に保持されてからデコーダ２５２でデコードされる。このインストラクションレジスタ２５１の動作制御のためのUpddateIR や、評価デバッグ機能の選択信号PRIVATE がアサートされた場合にゲートＧ１，Ｇ２を介してClock IR、Shift IRが伝達される。インストラクションレジスタ２５１は、３ビット構成のテスト命令を保持し、図６に示されるＩＲ状態遷移においてテスト命令をセットする。インストラクションレジスタ２５１から出力される命令は３ビット構成とされる。そして、上記３ビット構成の命令が後段のデコーダ２５２でデコードされることにより、IDCODE、BYPASS、SAMPLE、SAMPLEZ、PRIVATE の各信号が生成される。３ビット構成の情報はデコーダ２５２でデコードされることで、下記の制御信号が得られる。

（１）命令コード論理値“０００”は、 SAMPLEZを示す。この命令は、バウンダリスキャンレジスタ２５７に外部ピンからの情報を取り込み、その情報をシフトスキャンさせてＴＤＯピンから読み出す。

（２）命令コードの論理値“００１”は、IDCODEを示す。この命令では、ＩＤコードレジスタ２５８は、ベンダーコードと製品に関する情報を初期の状態から保持していて、その情報を読み出す。

（３）命令コード論理値“０１０”は、上記の論理値“０００”の場合と同じSAMPLEZを示す。

（４）命令コード論理値“０１１”は、BYPASSを示す。この命令では、バイパスレジスタ２５９は、ＴＤＩピンとＴＤＯピン間のレジスタ（１ビット）でテスト回路をバイパスする。

（５）命令コード論理値“１００”は、SAMPLEを示す。この命令の機能は、上記SAMPLEZ命令の場合と同様であるが、ＤＱピンに関してのみ外部ピンからの情報ではなく内部回路（例えばＳＲＡＭの出力データ）の情報をバウンダリスキャンレジスタ２５７に取り込む点が上記SAMPLEZ命令の場合と異なる。

（６）命令コード論理値“１０１”は、BYBPASSを示し、上記命令コード論理値“０１１”の場合と同じである。

（７）命令コード論理値“１１０”は、PRIVATEを示す。この命令は、評価デバッグ機能用レジスタ２６０に内部回路５のトリミングや評価モードを切り換えるための情報を保持させる。また、評価項目によっては、内部信号を取り込む機能も有り、シフトレジスタを評価デバッグ機能用シフトレジスタ２６０をスキャンさせてＴＤＯピンから情報を読み出すことも可能とされる。

（８）命令コード論理値“１１１”は、BYPASSを示し、上記命令コード論理値“０１１”の場合と同じである。

信号IDCODEは、ＩＤコードレジスタ２５８の選択信号とされ、ＩＤコードレジスタ２５８に伝達される。信号BYPASSは、バイパスレジスタ２５９の選択信号とされ、バイパスレジスタ２５９に伝達される。信号SAMPLE及びSAMPLEZは、バウンダリスキャンレジスタ２５７の選択信号とされ、ゲート回路Ｇ３，Ｇ４に伝達される。バウンダリスキャンレジスタ２５７は、内部回路５に情報（外部ピンからの入力又はＳＲＡＭから出力される情報）をレジスタに取り込み、シリアルに接続されたレジスタをシフトスキャンさせることにより、前段のデバイスにおけるＴＤＯピンからの情報をシーケンシャルに読み出す。

上記ゲート回路Ｇ３の出力信号はSAMPLED としてバウンダリスキャンレジスタ２５７に伝達される。信号SAMPLEZがアサートされた場合には、データ出力回路の出力バッファが高インピーダンス状態となり、ＤＱピンから外部データの取り込みが可能とされる。また、ゲート回路Ｇ３の出力信号がハイレベルのときにＴＡＰコントローラ２６１からのClock DRがゲート回路Ｇ４を介してバウンダリスキャンレジスタ２５７に伝達されるようになっている。

内部回路５には、後に説明する図１０における制御回路、コントロールバッファ、アドレスバッファ、データ入出力回路が含まれる。データレジスタ群２５７〜２５９や評価デバッグ機能用レジスタ２６０には内部回路５から初期化信号が入力され、この初期化信号によって初期化されるようになっている。評価デバッグ機能用レジスタ２６０の出力には、特に制限されないが、１１５ビット構成のトリミング及び評価用モード切り換え信号（Ｂ１〜Ｂ１１５）が伝達される。また評価デバッグ機能用レジスタ２６０の入力には、特に制限されないがコンパレータ回路１の比較結果（Ｂ６７）が伝達される。

図５には、図４の評価デバッグ機能用レジスタ２６０の一実施例のブロック図が示されている。上記評価デバッグ機能用レジスタは、コントローラ２６０４、フラグレジスタ２６０５、デコーダ２６０６、評価デバッグ機能用シフトレジスタ２６０１、評価デバッグ機能用アップデートレジスタ２６０２及び出カバッファを含む。

コントローラ２６０４は、評価デバッグ機能用シフトレジスタ２６０１、評価デバッグ機能用アップデートレジスタ２６０２に対してスキャンクロックSI Clock、シフトレジスタの初期化信号とされるInitialize、更新用クロック信号Update Clock、スキャンインデータSI Data 、スキャンインセレクト信号SI Select などの信号を供給することで、評価デバッグ機能用シフトレジスタ２６０１のシフト動作及び評価デバッグ機能用アップデートレジスタ２６０２の保持データの更新を制御する。評価デバッグ機能用シフトレジスタ２６０１は、スキャンクロック信号SI Clockに従ってデータをシフト可能に結合された１１５個のシフトレジスタと、このシフトレジスタへの入力信号の伝達経路を切り換えるためセレクタ２６０３を含む。

評価デバッグ機能用アップデートレジスタ２６０２は、上記シフトレジスタ２６０１に対応して配置され、それらの出力データを保持可能な１１５個のアップデートレジスタを含む。コントローラから伝達されるアップデートクロック信号に同期して、そのときのシフトレジスタの保持データが一斉にアップデートレジスタに転送される。そして、このアップデートレジスタの保持データはトリミング及び評価モード切り換え信号（Ｂ１〜Ｂ１１５）として内部回路５へ伝達される。

デコーダ２６０６は、フラグレジスタ２６０５を介してコントローラ２６０４から伝達されたフラグをデコードすることによってシフトイネーブル信号Shift EN、スキャンアウト指示信号Scan out、リセット信号Reset UDREGを生成する。シフトイネーブル信号Shift EN及びスキャンアウト指示信号Scan outは、コントローラ２６０４に伝達される。評価デバッグ機能用アップデートレジスタ２６０１は、デコーダから出力されるリセット信号Reset UDREGによってリセットされる。出力バッファは、評価デバック機能情報のスキャンアウトのため、評価デバッグ機能の選択信号PRIVATEがアサートされている期間にシフトレジスタ２６０１の出力信号を取り込んでそれを出力する。この出力信号は図４の出力回路２１７を介して半導体集積回路装置のＴＤＯピンに伝播する。

この実施例の降圧電圧比較用の基準電圧ＶＲＥＦを変える制御信号は、特に制限は無いが図５ではＢ６１−Ｂ６６のレジスタに割り当てている。このレジスタ出力は降圧電圧比較用の基準電圧発生回路４のデコーダ４０１に伝えられる。SCANIN動作によりこのレジスタ群に値 "０"／ "１"を設定するとデコードされて降圧電圧比較用の基準電圧発生回路４のスイッチが１つがオン状態にされ。スイッチを介して抵抗分割された電位が出力され、これが降圧電圧比較用の基準電圧ＶＲＥＦとなる。内部降圧電圧ＶＤＤＩのコンパレ一夕出力は、特に制限は無いが、図５のＢ６７に対応したセレクタに入力されており、かかるシフトレジスタ（Ｂ６７）に取り込まれた後に、シフトレジスタを伝播して最終的には図４の出力回路２１７よりＨ／Ｌのデジタル信号で出力される。

図７には、この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の他の一実施例のブロック図が示されている。この実施例は、半導体集積回路装置に複数個の内部電圧発生回路が設けられる場合に対応されている。図示しない、内部電圧発生回路により内部電圧Ｖ１〜Ｖ５が生成され、それぞれが対応する内部回路に動作電圧として伝えられる。あるいは、内部回路の動作電圧の他に一部の回路に供給される参照電圧やバイアス電圧であってもよい。これらの内部電圧Ｖ１〜Ｖ５は、スイッチＳ１〜Ｓ５を介してデコーダで選ばれた１つがオン状態となってコンパレータ回路１に伝えられる。これにより、前記実施例と同様にしてスイッチスイッチＳ１〜Ｓ５で選ばれた１つの内部電圧、例えばＶ１をモニタ出力させることができる。他の電圧Ｖ２〜Ｖ５のそれぞれについても、上記スイッチＳ２〜Ｓ５をオン状態にすることにより、同様にモニタ出力させることができる。上記デコーダに入力される選択信号も、前記同様にＪＴＡＧ回路２のＪＴＡＧ評価デバッグ機能用レジスタを用いることより生成される。

図８には、この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の更に他の一実施例のブロック図が示されている。この実施例も、半導体集積回路装置に複数個の内部電圧発生回路が設けられる場合に対応されている。前記同様に内部電圧発生回路により内部電圧Ｖ１〜Ｖ５が生成され、それぞれが対応する内部回路に動作電圧や一部の回路に供給される参照電圧やバイアス電圧とされる。これらの内部電圧Ｖ１〜Ｖ５に対応してコンパレータ回路１０１〜１０５が設けられる。コンパレータ回路１０１〜１０５には、基準電圧発生回路４で形成された基準電圧ＶＲＥＦが共通に供給される。そして、上記コンパレータ回路１０１〜１０５の出力部にスイッチＳ１〜Ｓ５が設けられ、デコーダで選ばれた１つがオン状態となって１つのコンパレータ回路の出力が選択される。これにより、前記実施例と同様にしてスイッチスイッチＳ１〜Ｓ５で選ばれた１つのコンパレータ回路、例えばＶ１に対応したモニタ出力をさせることができる。他の電圧Ｖ２〜Ｖ５のそれぞれについても、上記スイッチＳ２〜Ｓ５をオン状態にすることにより、同様にモニタ出力させることができる。上記デコーダに入力される選択信号も、前記同様にＪＴＡＧ回路２のＪＴＡＧ評価デバッグ機能用レジスタを用いることより生成される。

図９には、この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の更に他の一実施例のブロック図が示されている。この実施例は、前記図９の実施例の変形例であり、デコーダとスイッチＳ１〜Ｓ５の機能が、ＪＴＡＧ回路２のＪＴＡＧ評価デバッグ機能用レジスタを用いて実行される。これにより、複数個の内部電圧Ｖ１〜Ｖ５を１回のモニタプログラムにより同時並行して実施することも可能とされる。つまり、ＪＴＡＧの評価デバッグ機能用レジスタのビット数に余裕があり、あるいは制限がなければ、ＪＴＡＧの評価デバッグ機能用レジスタのビット数を拡張することで複数のコンパレータ回路出力を取り込むことが可能となるものである。

図１０には、この発明が適用される半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例は、特に制限されないが、高速ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に向けられている。ＳＲＡＭは、アドレスバッファ、コントロールバッファ、クロック入力回路、データ入出力回路及びＴＤＯ出力回路のような周辺回路及び電源回路と、メモリセルアレイ、デコーダ、制御回路及びＪＴＡＧ回路のような内部回路とから構成される。同図に点線で囲まれた周辺回路及び電源回路は、外部電源動作部であり、同図に実線で囲まれた内部回路及びＪＴＡＧ回路は、電源回路に含まれる降圧回路で形成された降圧電圧で動作する降圧電圧動作部とされる。

この実施例のＪＴＡＧ回路は、ＳＲＡＭの内部動作試験を行うことの他、ワード線の選択タイミング、センスアンプの動作タイミング等のような内部回路の動作タイミングをトリミングする機能も合わせて有するものである。このような機能に加えて、上記降圧電圧をモニタする機能が付加されるものである。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、内部電圧は、降圧電圧の他に昇圧電圧であってもよい。このような昇圧電圧をモニタ出力させる場合には、基準電圧発生回路で昇圧電圧以上の基準電圧ＶＲＥＦを形成する必要があるので、基準電圧発生回路の動作電圧を上記内部回路に伝えられる昇圧電圧よりも高い昇圧電圧を形成すればよい。同様に、基板バイアス電圧のような負電圧をモニタ出力させることもできる。この場合も、基準電圧発生回路で負電圧以下の基準電圧ＶＲＥＦを形成する必要があるので、それに対応した負電圧を生成すればよい。この発明は、内部降圧回路が搭載され、ＪＴＡＧ回路を備えている半導体集積回路装置に広く利用することができる。

この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の一実施例を示すブロック図である。図１の内部電圧モニタ回路の一実施例を示す詳細なブロック図である。この発明に係る内部電圧モニタ回路による内部降圧電圧ＶＤＤＩの測定動作の一例を示す波形図である。図１に示したＪＴＡＧ回路２の一実施例を示すブロック図である。図４の評価デバッグ機能用レジスタ２６０の一実施例を示すブロック図である。図４のＴＡＰコントローラの動作を説明するための状態遷移図である。この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の他の一実施例を示すブロック図である。この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の更に他の一実施例を示すブロック図である。この発明に係る半導体集積回路装置に設けられる内部電圧モニタ回路の更に他の一実施例を示すブロック図である。この発明が適用される半導体集積回路装置の一実施例を示す全体ブロック図である。

符号の説明

１…コンパレータ回路、２…ＪＴＡＧ回路、３…内部電源発生回路、４…基準電圧発生回路、５…内部回路、
３０１…基準電圧回路、３０２…差動増幅器、３０３…フィードバック回路、４０１…デコーダ、４０２…分圧回路、４０３…トランスファスイッチ、
２１４〜２１６…入力回路、２１７…出力回路、２５１…インストラクションレジスタ、２５２…デコーダ、２５７…バウンダリスキャンレジスタ、２５８…ＩＤコードレジスタ、２５９…バイパスレジスタ、２６０…評価デバッグ機能用レジスタ、２６１…ＴＡＰコントローラ、Ｇ１〜Ｇ４…ゲート回路、
２６０１…評価デバッグ機能用シフトレジスタ、２６０２…評価デバッグ機能用アップデートレジスタ、２６０３…セレクタ、２６０４…コントローラ、２６０５…フラグレジスタ、２６０６…デコーダ、
Ｓ１〜Ｓ５…スイッチ、１０１〜１０５…コンパレータ回路。

Claims

外部端子から供給された動作電圧を受けて、上記動作電圧と異なる内部電圧を形成する内部電圧発生回路と、
上記内部電圧発生回路で形成された内部電圧で動作させられる内部回路と、
上記内部回路を含んで回路機能のテストを行うＪＴＡＧ回路と、
上記ＪＴＡＧ回路によりプログラマブルに電圧が変化させられる基準電圧を生成する基準電圧発生回路と、
上記基準電圧発生回路で生成された基準電圧と、上記内部電圧とを比較してその比較結果を上記ＪＴＡＧ回路を通して出力させるコンパレータとを備えてなることを特徴とする半導体集積回路装置。
請求項１において、
上記内部電圧発生回路は、上記外部端子から供給された動作電圧を降圧した降圧電圧発生回路であることを特徴とする半導体集積回路装置。
請求項２において、
上記降圧電圧発生回路は、それぞれに一対一に対応された複数の内部回路の動作電圧を形成する複数個からなり、
上記コンパレータ回路は、入力部に上記ＪＴＡＧ回路により生成された選択信号により制御されるスイッチ回路が設けられ、かかるスイッチ回路を介して上記複数の動作電圧の１つが選択されて上記基準電圧と比較するものであることを特徴とする半導体集積回路装置。
請求項２において、
上記降圧電圧発生回路は、それぞれに一対一に対応された複数の内部回路の動作電圧を形成する複数個からなり、
上記コンパレータ回路は、上記複数の内部回路の動作電圧と上記基準電圧を共通に受ける複数個からなり、
上記複数のコンパレータの出力部には、上記ＪＴＡＧ回路により生成された選択信号により制御されるスイッチ回路が設けられ、かかるスイッチ回路を介して上記複数のコンパレータの出力信号の１つが選択されて上記ＪＴＡＧ回路を通して出力されることを特徴とする半導体集積回路装置。