DE3326943C2 - Halbleiteranordnung - Google Patents

Abstract

Die Erfindung betrifft eine Halbleiteranordnung mit einem auf einem Halbleiter-Chip (12) ausgebildeten Feldabschnitt (14). Auf dem Chip (12) ist außerdem zusammen mit dem Feldabschnitt (14) ein Speicherteil (10) ausgebildet. Der Speicherteil (10) umfaßt einen Dekodierer (22) zur Lieferung eines Adressensignals, Speicherblöcke (20A-20D), deren Speicherplätze gemeinsam durch dasselbe Adressensignal vom Dekodierer (22) bezeichnet werden, eine Wählersteuerschaltung (23) zur Erzeugung einer mindestens einen der Speicherblöcke (20A-20D) bezeichnenden Steuerdateneinheit und einen Wähler (24) zum Wählen des bezeichneten Blocks und zum Durchlassen der Eingabe/Ausgabedaten zum und vom gewählten Block nach Maßgabe der Steuerdateneinheit von der Wählersteuerschaltung (23).

Description

Die Erfindung betrifft eine Halbleiteranordnung mit einem auf einem einzigen Halbleiter-Chip ausgebildeten Feldabschnitt

Ein Torfeld bietet große logische Vielseitigkeit und ist daher neuerdings Gegenstand besonderer Beachtung. Ein solches Torfeid wird benutzt, um integrierte Schaltkreis- bzw. IC-Bauteile oder -gruppen auf einer Schal- tungsplatte durch einen einzigen großintegrierten bzw. LSI-Schaltkreis zu ersetzen. Ein solches Torfeld enthält im allgemeinen Grundzellen, d. h. NAND- oder NOR-Glieder, die in regelmäßiger Lage auf einem Chip angeordnet sind und die zur Realisierung einer beliebigen logischen Funktion geschaltet sein können. Durch Verbindung von Torgliedern als Flipflops, Addierstufen, Multiplexer usw. können diese Schaltungselemente in beliebiger Kombination an beliebiger Stelle des Chips angeordnet werden. Ein Schaltungskonstrukteur braucht daher nur diese Torglieder mit einem zugewiesenen oder zugeordneten Metalleitermuster zu verbinden, um eine spezielle logische Schaltungsfunkuon zu bilden. Da sich verschiedene Arten von LSIs aus Torfeldern gleicher Spezifikationen herstellen lassen, gewährleistet die Verwendung von Torfeldern Einsparungen an Entwicklungszeit und -kostea

Herkömmlicherweise kann ein auf einem Torfeld beruhender, speziell gefertigter LSI keinen Speicher großer Kapazität aufweisen, was auf die im folgenden genannten Gründe zurückzufahren ist Da Speicher, wie allgemeine Register, »schwimmende« Register od. dgl, zahlreiche in einem Feid angeordnete Torglieder erfordern, ist die Zahl der die anderen Schaltungselemente als den Speicher bildenden Torglieder klein. Außerdem besitzt ein aus einer Kombination von in einem Feld angeordneten Torgliedern gebildeter Speicher eine niedrige Arbeitsgeschwindigkeit

Aufgab; der Erfindung ist damit die Schaffung einer Halbleiteranordnung mit einem eine begrenzte Fläche auf einem Chip zusätzlich zu in einem Feld angeordneten Torgliedern wirkungsvoll nutzenden Speicher, der eine Wahl einer Bit χ Wort-Konfiguration dieses Speichers aus einer vorgegebenen Zahl verschiedener Kombinationen zuläßt

Diese Aufgabe wird bei einer Halbleite, anordnung mit einem auf einem einzigen Halbleiter-Chip ausgebildeten Feldabschnitt erfindungsgemäß gelöst durch einen auf dem Halbleiter-Chip ausgebildeten Speicherteil mit einer Dekodiereinheit zur Erzeugung oder Lieferung eines Adressensignals, einer Speichereinheit mit mehreren Speicherblöcken, deren Speicherplätze gemeinsam durch dasselbe Adressensignal von der Dekodiereinheit bezeichenbar sind, einer Wählersteuereinheit zur Erzeugung von Steuerdaten, die zumindest einen der verschiedenen Speicherblöcke bezeichnen, und einer Wähleinheit zum Wählen des mindestens einen Blocks aus den verschiedenen Speicherblöcken und zum Durchlassen von Eingabe/Ausgabe-Daten zum und von diesem mindestens einen Block nach Maßgabe der Steuerdaten von der Datensteuereinheit

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

F i g. 1 eine Halbleiteranordnung gemäß der Erfindung,

F i g. 2 ein Schaltbild eines Speicherteils bei der Halbleiteranordnung nach F i g. 1,

F i g. 3 eine schematische Darstellung allgemeiner Register, die durch die Schaltungen nach F i g. 2 gebildet sind,

Fig.4 eine schematische Darstellung von aus den Schaltungen nach F i g. 2 gebildeten schwimmenden Registern und

Fig.5 eine schematische Darstellung von aus den Schaltungen nach F i g. 2 gebildeten Zwischenspeichern.

Die in F i g. 1 dargestellte Halbleiteranordnung ist eine Art Torfeld mit einem Speicherteil 10 auf einem Chip 12. Die Anordnung umfaßt ferner einen herkömmlichen Feldabschnitt 14, Eingangs/Ausgangs-Treiber(stufen) 16 und metallisierte Anschlußstreifen 18. Der Speicherteil 10 und der Feldabschnitt 14 nehmen jeweüs etwa die Hälfte der Gesamtfläche des Chips 12 ein. Die Treiber(stufen) 16 und die Anschlußstreifen 18 sind am Außenumfang des Chips 12 angeordnet. Der Feldabschnitt 14 umfaßt eine Anzahl von Grundzellen, z. B. NAND-

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Glieder, die regelmäßig in Matrixform angeordnet sind anschlüsse der Torglieder 24A—24D sind jeweils mit und die Abstände mit Randteilen aufweisen und daher einem der Speicherblöcke 20A—20D verbunden, und mittels eines zugewiesenen bzw. zugeordneten Me- die zweiten 8-Bit-Eingabe/Ausgabestellen können an tall{leiter)musters miteinander verbunden werden kön- Datenieitungen angeschlossen sein. Die Freigabeklemnen, um eine speziell gewünschte logische Schaltungs- 5 men der Torglieder 24A—24D sind jeweils an die Ausfunktion zu bilden.Der Speicherteil 10 enthält Speicher- gangsklemmen der ODER-Glieder 234A—234D der blöcke 2OA bis 2OD mit jeweils einer Anzahl von Wählersteuerschaltung 23 angeschlossen. Die Zweiweg-Speicherzellen, einen Dekodierer 22 zur Bezeichnung Torglieder 24A—24D lassen nach Maßgabe der an ihre interner Adressen der betreffenden Speijeherblöcke jeweiligen Freigabeklemmen angelegten Wählsignale 20/4—2OA eine Wählersteuerschaltung 23 zur Bezeich- io SA SB, SCbzw. SD Eingabe/Ausgabedaten zu und von nung mindestens eines der Speicherblöcke 20/4—2OD den betreffenden Speicherblöcken 20/4—20Ddurch. und einen Wähler 24 zum selektiven Durchlassen von Zur Bildung eines LSI mit speziell ausgelegter Schal-Eingabe/Ausgabedaten zu den und von den Speicher- tung müssen die Adressenleitungen mit dem Dekodierer blöcken 20A—20D. Die Speicherzellen können Flip- 22 und der Wählersteuerschaltung 23 verbunden werflops o. dgL sein und eine hochintegrierte Konstruktion 15 den; weiterhin müssen Lese/Einschreib-Steuerleitungen für Speicher besitzen. mit den Speicherblöcken 20/4 —20D verbunden werden,

F ig. 2 veranschaulicht Schaltungen bzw. Schaltkreise die Datenleitungen müssen an den Wähler 24 angedes Speicherteils 10. Die Speicherzellen sind in den be- schlossen werden, das Steuersignal von einer der Freitreffenden Speicherblöcken 20A-20D jeweils zur gabeleitungen£/V8,£7V16und£/v'32mußaufden(ho-Bildung eines 8 Bit χ 8 Wort-Speichers zuüammenge- 20 hen) logischen Pegel »1« (oder »H«) gesetzt werden, schaltet Die Wortadresse ist allen Speie lierblöcken und die restlichen Steuersignale müssen auf den (niedri-20/4—2OD gemeinsam zugeordnet. Der Dekodierer 22 gen) logischen Pegel »0« (oder »L«) gesetzt werden, weist mit Adressenleitungen AO-/42 verbundene Ein- Wenn bei einer Operation zum Auslesen von Daten gangsklemmen und zudem Ausgangsklemmen auf, die aus den Speicherblöcken 20Λ—29D beispielsweise ein mit den Abfrage-Eingangsklemmen der Speicherblöcke 25 Binärsignal »Hill« von den Adressenleitungen 20/4—2OD entsprechend den dekodierten Adressen ver- A4—AQ zum Dekodierer 22 und zur Wählersteuerbunden sind. schaltung 2 geliefert wird, liefert der Dekodierer 22 ein

Die Wählersteuerschaltung 23 besteht aus einem De- Adressensignal, das durch Dekodieren der drei niedrig-

kodierer 231 zur Erzeugung von Dekodiersignalt.i signifikanten Bits erhalten wird, zu den Speicherblöcken

DA-DD entsprechend von Adressenleitungen A 3 und 30 2OA-20D. Nach Maßgabe dieses Adressensignals wer-

A 4 gelieferten Signalen, UND-Gliedern 232Λ—232D den 8-Bit-Daten A, B, C und D parallel aus den der

zum Durchlassen der Dekodiersignale DA bis DD nach bezeichneten Adressen entsprechenden Speicherplät-

Maßgabe eines Steuersignals von einer Freigabeleitung zen der Speicherblöcke 20/4 -2OD ausgegeben.

ENi, UND-Gliedern 233/4 und 2335 zum Durchlassen Wenn die Adressenleitungen A 4 und A 3 den Pegel

des Signals von der Adressenleitung A 3 nach Maßgabe 35 (1,1) besitzen, setzt der Dekodierer 231 der Wählersteu-

eines Steuersignal von einer Freigabeleitung: EN 16 so- erschaltung 23 das Dekodiersignal DA auf den logi-

wie ODER-Gliedirn 234Λ—234D zur Lieferung von sehen Pegel »H«. Wenn die Adressenleitungen A 4 und

Wählsignalen SA-SD entsprechend Ausgangssignalen A 3 die Pegel (1,0), (0, 1) und (0, 0) besitzen, setzt der

von den UND-Gliedern 232Λ—232D sowie 233Λ und Dekodierer 231 auf ähnliche Weise die Dekodiersignale

2335 und ferner einem Steuersignal von einer Freigabe- 40 DB, DC bzw. DD auf den (hohen) logischen Pegel »H«.

leitung EN32. In diesem Fall nimmt daher von den UND-Gliedern

Die Eingangsklemmen des Dekodierers 231 sind mit 232/4-232D, deren Eingangsklemmen mit den Aus-

den Adressenleitungen A3 und A4 verbunden. Die gangsklemmen des Dekodierers 231 verbunden sind,

Ausgangsklemmen des Dekodierers 231 sind über die nur das UND-Glied 232Λ ein Dekodiersignal des logi-

UND-Glieder 23Z4—232D an die ersten Eingangs- 45 sehen Pegels »H« ab.

klemmen der betreffenden ODER-Glieder anffeschlos- Wenn lediglich das Steuersignal von der Freigabeleisen. Die UND-Glieder 23Z4-232D weisen mit der tung £7V8 den logischen Pegel »H« besitzt, während die Freigabeleitung ENS verbindbare Eingangsklemmen Steuersignale von den anderen Freigabeleitungen den auf. Die erste Eingangsklemme des UND-Glieds 233/4 logischen Pegel »L« besitzen, wird ein Signal des loginimmt das Signal von der Adressenleitung A 3 ab. Die 50 sehen Pegels »H« vom UND-Glied 232/4 zum ODER-erste Eingangsklemme des UND-Glieds 233B nimmt Glied 234/4 geliefert, welches seinerseits ein Wählsignal über einen Inverter das Signal von der Adressenleitung SA zum Zweiweg-Torglied 24/4 des Wählers 24 liefert A 3 ab. Die UND-Glieder 233,4 und 2335 mit dem In- Dieses Torglied 24Λ läßt dann die an seine erste Eingaverter dienen somit als 1-Bit-Dekodierer. Die zweiten be/Ausgabestelle angelegten 8-Bit-Daten an seiner Eingangsklemmen der UND-Glieder 233,4 und 233ß 55 zweiten Eingabe/Ausgabestelle zur Datenleitung durch, sind mit der Freigabeleitung EN 16 verbindbar. Die Auf diese Weise wird eines der Wählsignale SA bis SD Ausgangsklemme des UND-Glieds 233/4 ist mit den selektiv zu den Zweiweg-Torgliedern 24A-24Dgeliezweiten Eingangsklemmen der ODER-Glieder 234/4 fert, und zwar in Übereinstimmung mit den von den und 2345 verbunden. Die Ausgangsklemme des UND- Adressenleitungen A 3 und A 4 dem Dekodierer 231 Glieds 2335 ist an die zweiten Eingangsklemmen der βο eingegebenen Signalen. Eine der Dateneinheiten A₁B, C ODER-Glieder 234Cund234D angeschlossen. Die Frei- und D von den Speicherblöcken 70A—2OD, mit 8-Bitgabeleitung EN 32 liegt an den dritten Eingangsklem- Wortla.ige, wird durch den Wähler 24 durchgelassen, men der ODER-Glieder 234A bis 234D, die ihrerseits Wenn allein das Steuersignal von der Freigabeleitung Wählsignale A4, SB, SCbzw SD erzeugen. £7V16 den logischen Pegel »H« besitzt, liefert das

Der Wähler 24 umfaßt vier 8-Bit-Zweiweg-Torglie- 65 UND-Glied 233Λ dac Signal von der Adressenleitung

der 24.4, 245, 24C und 24D, die jeweils Freigabeklem- Λ 3 zu den ODER-Gliedern 234/4 und 2345, und das

men sowie erste und zweite 8-Bit-Eingabe/Ausgabean- UND-Glied 2335 liefert ein invertiertes Signal des Si-

schlüsse aufweisen. Die ersten 8-Bit-Eingabe/Ausgabe- gnals von der Adressenleitung A 3 zu den ODER-Glie-

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dem 234C und 234D. Wenn somit das Signal von der möglichen.

Adressenleitung Λ 3 den logischen Pegel »1« besitzt. Bei der beschriebenen Ausführungsform besitzt jeder liefern die ODER-Glieder 234/4 und 234B die Wählsi- Speicherblock eine 8 Bit χ 8 Wort-Konfiguration, gnale SA bzw. SB zu den Zweiweg-Torgliedern 24/4 Wortlänge und Wortzahl können jedoch willkürlich bzw. 24ß des Wählers 24. Die Zweiweg-Torglieder 24Λ 5 oder beliebig geändert werden (m Bit χ π Wort, m-1₁ und 245 geben die an ihre jeweiligen ersten Eingabe/ 2.., n—1, 2...). Wenn beispielsweise jeder Speicher-Ausgabeanschlüsse angelegten 8-Bit-Daten A und B an block einen 12 Bit χ 6 Wort-Speicher aufweist, kann ihren jeweiligen zweiten Eingabe/Ausgabestellen paral- eine Speicherkonfiguration für 4 derartige Speicherlei auf den Datenleitungen ab. Nach Maßgabe des den blöcke aus Blöcken mit 12 Bits χ 24 Worten, 24 UND-Gliedern 233Λ und 233Ä zugeführten Signals von 10 Bits χ 12 Worten und 48 Bits χ 6 Worten gewählt werder Adressenleitung A 3 werden die Wählsignale SA den. Es ist jedoch darauf hinzuweisen, daß (in diesem und SB oder SC und SD selektiv von den ODER- Fall) die Eingabe/Ausgabebitzahl des Dekodierers und Gliedern 224/4—224D zu den Zweiweg-Torgliedern die Anschlußgröße des Wählers und dgL entsprechend 24.4—24D des Wählers 24 geleitet Die Daten A und B geändert werden müssen.

oder die Daten C und D von den Speicherblöcken 15 Die Speicherzuverlässigkeit kann weiterhin verbes-

20Λ—2OD, die insgesamt eine 16-Bit-Wortlänge besit- seit werden, wenn jeder Speicherblock eine Paritäts-

zen, werden durch den Wähler 24 durchgelassen. Speicherzelle für jedes Wort und der Speicherteil eine

Wenn schließlich nur das Steuersignal von der Freiga- Paritätserzeugungsschaltung und eine ParitätsprUf-

beleitung EN 32 den logischen Pegel »H« besitzt, liefern schaltung aufweisen.

alle ODER-Glieder 234/4—234Ddie Wählsignale SA— 20 Zusammenfassend läßt sich sagen, daß bei der erfin-

SD zu den Zweiweg-Torgliedern 244—24D des Wäh- dungsgemäßen Halbleiteranordnung die Speicher in

lers 24. Sodann geben diese Torglieder 24Λ—24Ζ? die an hochintegrierter Form neben den in Feldern angeord-

ihre jeweiligen ersten Eingabe/Ausgabeanschlüsse an- neten Torgliedern auf dem Chip ausgebildet sind. Der

gelegten 8-Bit-Daten A, B, C bzw. D parallel an ihren erflndungsgemäße Speicher nimmt also auf einem Chip

jeweiligen zweiten Eingabe/Ausgabestellen aus. Unab- 25 eine kleinere Fläche ein als ein aus in Feldern angeord-

hängig von dem von der Adressenleitung A 3 oder A 4 neten Torgliedern bestehender Speicher derselben Ka-

gelieferten Signal werden mithin die Wählsignale SA— pazität Die erfindungsgemäße Halbleiteranordnung ist

SD den Zweiweg-Torgliedern 24A—24D des Wählers damit einem weiten Anwendungsgebiet zugänglich.

24 zugeliefert, und alle von den Speicherblöcken 20Λ— Auch wenn Anordnung und Verbindung bzw. Verdrah-

2OD stammenden Daten A, B, C und D, die insgesamt 30 tung der Schaltungselemente eines Speicherteils bei der

eine 32-B;t-Wortlänge bilden, werden durch den Wähler erfindungsgemäßen Halbleiteranordnung abgeschios-

24 durchgelassen. sen bzw. festgelegt sind, kann eine Bit χ Wort-Konfigu-

In einer Einschreiboperation werden die Daten den ration aus einer vorgegebenen Zahl von Kombinationen

zweiten Eingabe/Ausgabeanschlüssen der Zweiweg- getroffen werden. Die Speicherauslegung von speziell

Torglieder 24A-24D des Wählers 24 zugeliefert, von 35 ausgebildeten großintegrierten Schaltkreisen (LSIs)

dem Wähler 24 durchgelassen und dann mindestens ei- kann somit vereinfacht werden, so daß Entwicklungszeit

nem der Speicherblöcke 20/4—20D zugeführt und -kosten gespart werden.

Die den beschriebenen Aufbau besitzenden Schaltun- Im Speicherteil der beschriebenen Halbleiteranordgen oder Schaltkreise des Speicherteils 10 können zur nung sind die Halbleiterelemente entsprechend den DeAusbildung allgemeiner Register, schwimmender Regi- 40 kodierern, Speicherblöcken und einem Wähler, die für ster und Zwischenspeicher der in den F i g. 3 bis 5 darge- die Speicherschaltung nötig sind, mit einem zugewiesestellten Kombinationen benutzt werden, indem die Frei- nen bzw. zugeordneten Metalleitermuster verbunden, gabeleitungen ENS, EN 16 und EN32 (entsprechend) Zur Bildung eines LSI bzw. großintegrierten Schaitkreidurchgeschaltet und die logischen Pegel der Steuersi- ses einer speziell ausgelegten Schaltungsanordnung gnale (entsprechend) gesetzt werden. 45 kann dieses Metalleitermuster auf den Halbleiterele-Bei der beschriebenen Halbleiteranordnung weist der menten im Speicherteil mittels einer einzigen Glasmas-Speicherteil 10 eine spezielle Schaltungselementkonfi- ke ausgebildet werden. Infolgedessen verringert sich die guration für einen Speicher und einen kleinen Abstand Zahl der Fertigungsschritte entsprechend.

zwischen den betreffenden Schaltungselementen auf.

Der Speicherten nimmt also auf dem Chip eine kleinere 50 Hierzu 3 Blatt Zeichnungen Fläche ein als ein (bisheriger) Speicher einer vergleichbaren Kapazität Außerdem ist die Speichergeschwindigkeit höher als bei einem Speicher, der durch Verbindung von in Feldern angeordneten Torgliedern erhalten wird. Da die Speicherblöcke, die Dekodierer und der 55 Wähler fest verbunden sind, kann die Speicherkonfiguration durch einfache Verbindung der Freigabeleitungen EN8, EN 16 und E/V32 bestimmt werden.

Wenn die Steuersignale von den Schaltkreisen des Feidabschnitts über die Freigabeleitungen EN6, EN 16 60 und EN32 der Wählersteuerschaltung zugeführt werden, kann die Speicherkonfiguration im Betrieb des LSI geändert werden.

Wenn das durch den Wähler 24 durchgelassene Wort eine Wortlänge von 16 Bits oder 8 Bits besitzt, kann zum 65 Wähler 24 eine Schaltung zur Ausrichtung der niedrigsignifikanten Bits hinzugefügt werden, um die Benutzung oder Belegung einer gemeinsamen Datenleitung zu er-

Claims (9)

Patentansprüche:

1. Halbleiteranordnung mit einem auf einem einzigen Halbleiter-Chip (12) ausgebildeten Feldab- s schnitt (14), gekennzeichnet durch einen auf dem Halbleiter-Chip (12) ausgebildeten Speicherteil (10) mit einer Dekodiereinheit (22) zur Erzeugung oder Lieferung eines Adressensignals, einer Speichereinheit mit mehreren Speidierblöcken (20Λ—20DJt deren Speicherplätze gemeinsam durch dasselbe Adressensignal von der Dekodiereinheit

(22) bezeichenbar sind, einer Wählersteuereinheit

(23) zur Erzeugung von Steuerdaten, die zumindest einen der verschiedenen Speicherblöcke (20/1— 2QDJ bezeichnen, und einer Wähleinheit (24) zum Wählen des mindestens einen Blocks aus den verschiedenen Speicherblöcken (2OA — 20D) und zum Durchlassen von Eingabe/Ausgabe-Daten zum und von diesem mindestens einen Block nach Maßgabe der Steuerdaten von der Datensteuereinheit (23).

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherteil einen Satz von vier Speicherblöcken (20Λ—20D) aufweist

3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherblöcke einen Speicher mit einer m Bit χ η Wort-Konfiguration bilden.

4. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Speicherblöcke einen Speicher mit einer 8 Bit χ 8 Wort-Konfiguration bilden.

5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Wählersteuereinheit einen ersten Dekodierer (231) zum Dekodieren eines logischen 2-Bit-Signals und einen zweiten Dekodiere-(233/4,233£Jzum Dekodieren eines logischen 1-Bit- Signals aufweist.

6. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherblöcke ein Paritätsbit für jedes Wort aufweisen.

7. Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, daß auf dem Halbleiter-Chip eine Paritätserzeugungsschaltung und eine Paritätsprüfschaltung vorgesehen sind.

8. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Feldabschnitt NAND-Glieder aufweist

9. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Feldabschnitt NOR-Glieder aufweist

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