DE3501902A1

DE3501902A1 - Datenspeichereinrichtung

Info

Publication number: DE3501902A1
Application number: DE19853501902
Authority: DE
Inventors: Johnson Newcastle-under-Lyme Staffordshire Loo
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1984-01-24
Filing date: 1985-01-22
Publication date: 1985-08-01
Also published as: JPS60160097A; GB8401806D0; GB2153562A; ZA85213B; US4628512A; GB8500763D0; AU574422B2; GB2153562B; FR2558633A1; AU3802785A; FR2558633B1

Description

Dipl.-Ing. A. Wasmeier

Dipl.-Ing. H. Graf

Zugelassen beim Europäischen Patentamt · Professional Representatives before the European Patent Office

Patentanwälte Postfach 382 8400 Regensburg 1	Unser Zeichen Our Ref.	D-8400 REGENSBURG 1 \| GREFLINGER STRASSE 7 ^? Telefon (0941) 547 53
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8000 München 2		Telex 65709 repat d .:■
	Tag Date
Ihr Zeichen Ihre Nachricht Your Ref. Your Letter	18. Januar 1985 W/He

Anmelder: INTERNATIONAL COMPUTERS LIMITED,

ICL House, Putney, London SW15 ISW, England

Titel: "Datenspeichereinrichtung"

Priorität: Großbritannien - Nr. 8401806 vom 24.1.1984

Erfinder: Johnson Loo - Ingenieur

Datenspeichereinrichtung

Die Erfindung bezieht sich auf Datenspeichereinrichtungen mit den Merkmalen des Oberbegriffes des Anspruches 1.

Ein Faktor, der die Arbeitsgeschwindigkeit eines Datenspeichers begrenzt, ist die Zeit, die zur Verteilung der gewünschten Adresse an die einzelnen Speicherchips erforderlich ist, aus denen der Speicher aufgebaut ist.

Aufgabe der Erfindung ist es, eine Möglichkeit zu schaffen, um diesen Zeitfaktor zu verringern.

Gemäß der Erfindung wird dies bei einer Datenspeichereinrichtung der gattungsgemäßen Art dadurch erreicht, daß die Adressenhauptleitung an jedem Ende durch eine Leitungsab-schlußschaltung abgeschlossen ist, die Signalreflexionen auf der Hauptleitung unterdrückt und auch Prüfvorgänge an der Adresse durchführt.

Da die Leitungsabschlußschaltungen Signalreflexionen unterdrücken, braucht die Adresse nicht über eine so lange Periode auf der Hauptleitung bereitgestellt werden, und damit kann die Zykluszeit reduziert werden. Da die Leitungsabschlußschaltungen auch als Prüfschaltungen wirken, stellen sie eine wirtschaftliche Verwendung von logischen Schaltungen dar.

In weiterer Ausgestaltung der Erfindung wird vorgeschlagen, die Speicherchips in einer Vielzahl von Gruppen anzuordnen, wobei jede Gruppe eine getrennte Adressenhauptleitung besitzt, die parallel zu den Adresseneingängen aller Chips in dieser Gruppe geschaltet ist, daß ein Adressensignal an alle Hauptleitungen parallel verteilt wird, und daß jede Hauptleitung eine Leitungsabschlußschaltung an jedem Ende besitzt. Vorzugsweise vergleicht eine der Leitungsabschlußschaltungen, die jeder Hauptleitung zugeordnet sind, die Adresse auf dieser Hauptleitung mit der Adresse auf der Hauptleitung in

Der Speicher wird durch ein 16-Bit-Adressensignal adressiert. Die beiden Bits mit größtem Wert der Adresse werden zur Auswahl des speziellen Satzes von vier Bausteinen verwendet, in denen das gewünschte Datenwort sich befindet. Die übrigen 14 Bits werden auf alle Chips parallel verteilt, so daß ein Bit aus jedem Chip ausgewählt wird.

"Die Speicheradresse wird aus einer der beiden möglichen Quellen erhalten, nämlich eine Datenadresse DADD oder eine Codeadresse CADD, wobei letztere verwendet wird, wenn ein Code (d.h. Programminstruktionen) im Speicher zugegriffen wird. Die beiden Quellenadressen werden parallel einem Satz von vier Multiplexern MXO - MX3 aufgegeben. Alle diese Multiplexer werden parallel betrieben, so daß sie in einem ersten Zustand alle DADD und in einem zweiten Zustand alle CADD auswählen.

der benachbarten Gruppe von Spexcherchips. Dieser Test kann kontinuierlich während des normalen Betriebes des Speichers

durchgeführt werden. Die andere der Leitungsabschlußschaltun- j

gen kann die Adresse auf der Hauptleitung mit einem vorbe- '

stimmten Wert vergleichen. Dieser kann während diagnostischer }

Versuche benutzt werden, bei denen der vorbestimmte Wert zum '%

Adressieren des Speichers dient. P

Nachstehend wird eine Datenspeichereinrichtung nach der *'

Erfindung anhand eines Ausführungsbeispieles in Form eines {

Blockschaltbildes der Einrichtung in Verbindung mit der I

Zeichnung beschrieben. t

Der Datenspeicher weist 16 Speicherbausteine MO - Ml5 auf. ['

Jeder dieser Bausteine enthält neun Speicherchips CO - C8 mit f;

direktem Zugriff (RAM). Jeder Chip besitzt 16.384 (16 K) ϊ

individuell adressierbare Bitspeicherplätze. Der Speicher ist ^h

so organisiert, daß eine Gesamtspeicherkapazität von 64 K i

Datenv/örtern vorliegt, wobei jedes Wort 36 Bits (32 Datenbits » und 4 Paritätsbits) besitzt.

Nachstehend wird die Art und Weise, in der die Adressen auf die Chips verteilt werden, beschrieben. Der Ausgang eines jeden Multiplexers MXO - 3 wird fächerförmig auf vier der Speicherbausteine verteilt. Die fächerförmigen Verteilungspfade aus den Multiplexern enthalten Widerstände R von 20 Ohm zum Zweck der Dämpfung von Schwingungen. Jeder in der Zeichnung dargestellte Pfad besteht aus 14 parallelen Bitleitungen, und zwar eine für jedes Adressenbit. Deshalb stellt jeder Widerstand R in der Zeichnung eine Gruppe von solchen Widerständen, und zwar einen in jeder Bitleitung, dar.

Innerhalb eines jeden Bausteines ist die Adresse auf die neun Chips CO - C8 über eine interne Adressenhauptleitung 10 verteilt. Ein Ende dieser Hauptleitung wird durch eine Vergleichsschaltung 11 abgeschlossen, die fortlaufend die Adresse auf dieser Hauptleitung mit der Adresse auf der Hauptleitung im benachbarten Baustein vergleicht. Dies bedeutet, daß die Adresse im Baustein MO mit der Adresse im Baustein Ml, die Adresse im Baustein M2 mit der Adresse im Baustein M3 usw. verglichen wird. Die Ausgänge aller Vergleichsvorrichtungen 11 werden in einem UND-Gatter 12 zur Erzeugung eines Gesamtprüfsignals kombiniert. Wenn keine Fehler in der Adressenverteilungsschaltung auftreten, sollten die Adressen auf allen Hauptleitungen 10 die gleichen sein und deshalb sollten alle Vergleichsschaltungen 11 Gleichheit anzeigen und damit das UND-Gatter 14 freigegeben sein. Dieser Test wird während des normalen Betriebes des Speichers durchgeführt.

Das andere Ende einer jeden Hauptleitung 10 wird durch eine Musterprüfschaltung 13 abgeschlossen, die die Adresse auf dieser Hauptleitung mit einem starren, vorbestimmten Prüfmuster vergleicht, das für alle Bausteine MO - Ml5 das gleiche ist. Das Prüfmuster kann beispielsweise ein Muster "lauter Einsen" sein. Die Resultate aus allen Schaltungen 13 werden in einem UND-Gatter 14 so kombiniert, daß ein Gesamtprüfsignal erzeugt wird.

Von Zeit zu Zeit kann die Adressierung der Chips dadurch geprüft werden, daß das vorbestimmte Prüfmuster dem Adresseneingang des Speichers aufgegeben wird. Wenn diese Adresse von allen Hauptleitungen 10 richtig aufgenommen wird, zeigen die Prüfschaltungen 13 alle Gleichheit an, und damit wird das UND-Gatter 14 freigegeben. Dieser Test ist in der Lage, ein fehlerhaftes Verhalten eines der Multiplexer MXO - 3 anzuzeigen, das durch die Vergleichsprüfung der Schaltungen 11 nicht angezeigt werden könnte.

Die Vergleichsvorrichtungen 11 und die Musterprüfschaltungen 13 sind alle aus Schottky-Transistor-Transistor-Logikschaltungen (STTL) aufgebaut und stellen Abschlüsse für die inneren Hauptleitungen 10 dar, die zusammen mit den Widerständen R Reflexionen an den Hauptleitungen unterdrücken. Diese Eliminierung von Reflexionen ermöglicht, daß die Adressenhauptleitungen mit einer höheren Taktgeschwindigkeit betrieben werden, so daß die Zyklusdauer des Speichers verringert wird. Beispielsweise ist es möglich, mit der Erfindung die Speicherzykluszeit von 120 Nanosekunden auf 60 Nanosekunden zu verkürzen.

Anstatt eine Vielzahl von Multiplexern MXO - MX3 zu verwenden, wie dargestellt, ist es auch möglich, einen einzigen Multiplexer zu verwenden, um die gewünschte Adresse auszuwählen, und dann den Ausgang dieses Multiplexers einer Vielzahl von Treiberschaltungen zuzuführen, um die Adresse fächerföripig auf alle Bausteine zu verteilen. Dies würde jedoch eine zusätzliche logische Verzögerung in den Adressenpfad einführen. Durch Verwendung einer Vielzahl von Multiplexern in der dargestellten Weise, wird die Notwendigkeit von Treiberschaltungen eliminiert und damit die Adressierung beschleunigt.

ORIGINAL INSPECTED

- Leerseite -

Claims

Patentansprüche:

1. Datenspeichereinrichtung mit einer Vielzahl von Speicherchips und einer Adressenhauptleitung, die parallel zu den Adresseneingängen der Chips geschaltet ist, dadurch gekennzeichnet, daß die Adressenhauptleitung (10) an jedem Ende durch eine Leitungsabschlußschaltung (11, 13) abgeschlossen ist, die Signalreflexionen auf der Hauptleitung unterdrückt und ferner Prüfvorgänge an der Adresse ausführt.

2. Datenspeichereinrichtung nach Anspruch 1, dadurch gekenn- ; zeichnet, daß die Speicherchips (CO - C9) in einer Vielzahl von Gruppen (MO - Ml5) angeordnet sind, daß jede Gruppe eine getrennte Adressenhauptleitung (10) besitzt,

die parallel zu den Adresseneingängen aller Chips in ,

dieser Gruppe geschaltet ist, daß ein Adressensignal auf alle Hauptleitungen parallel verteilt ist, und daß jede

Hauptleitung eine Leitungsabschlußschaltung (11 - 13) an -f

jedem Ende aufweist. ^

3. Datenspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß eine Leitungsabschlußschaltung (11) auf '.·> jeder Hauptleitung (10) die Adresse auf dieser Hauptlei- ; tung mit der Adresse auf der der benachbarten Gruppe zugeordneten Hauptleitung vergleicht.

4. Datenspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die andere Leitungsabschlußschaltung (13)

auf jeder Hauptleitung (10) die Adresse auf dieser _:

Hauptleitung mit einem vorbestimmten Wert vergleicht. ·'

5. Datenspeichereinrichtung nach einem der Ansprüche 2 - 4, ■■ dadurch gekennzeichnet, daß die Ausgänge der Leitungsab-schlußschaltungen (11, 13) in mindestens einem UND- _:: Gatter (12, 14) vereinigt sind, um ein Gesamtprüfsignal für die Einrichtung zu erzeugen.

6. Datenspeichereinrichtung nach einem der Ansprüche 2 - 5, gekennzeichnet durch erste und zweite Adresseneingangspfade (DADD, CADD) und eine Vielzahl von Hultiplexern (MX), deren jeder erste und zweite Eingänge besitzt, die mit den ersten und zweiten Adresseneingangspfaden verbunden sind, und deren jeder einen Ausgang besitzt, der mit einer entsprechenden Vielzahl der Hauptleitungen verbunden ist, und die parallel so gesteuert sind, daß jeder Multiplexer den gleichen der Adresseneingangspfade auswählt.

7, Datenspeicheranordnung nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß jede Leitungsabschlußschaltung (11, 13) aus einer Schottky-Transistor-Transistor-Logikschaltung besteht.