JPS60160097A - データ記憶装置 - Google Patents
データ記憶装置Info
- Publication number
- JPS60160097A JPS60160097A JP60009326A JP932685A JPS60160097A JP S60160097 A JPS60160097 A JP S60160097A JP 60009326 A JP60009326 A JP 60009326A JP 932685 A JP932685 A JP 932685A JP S60160097 A JPS60160097 A JP S60160097A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data storage
- storage device
- bus
- address bus
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ記憶装置に関する。
データ記憶部の動作速度を制限する１つの要因は、この
データ記憶部を構成する個々の記憶チップに対して要求
されたアドレスを分配するに要する時間である。本発明
の目的は、この時間を減少する方法を提供することであ
る。
データ記憶部を構成する個々の記憶チップに対して要求
されたアドレスを分配するに要する時間である。本発明
の目的は、この時間を減少する方法を提供することであ
る。
発明の概要
本発明によれば、複数の記憶チップと、この記憶チップ
全てのアドレス入力端子に並列に接続されたアドレス・
バスを有し、このアドレス・バスの信号反射を抑止し、
そしてまた、アドレスのチェック動作を行なう′端末回
路によシアドレス・バスが終端されていることを特徴と
するデータ記憶装置が提供される。
全てのアドレス入力端子に並列に接続されたアドレス・
バスを有し、このアドレス・バスの信号反射を抑止し、
そしてまた、アドレスのチェック動作を行なう′端末回
路によシアドレス・バスが終端されていることを特徴と
するデータ記憶装置が提供される。
端末回路は信号反射を抑制するので、アドレスは、この
ような長期間アドレス・バスに保持される必要はない。
ような長期間アドレス・バスに保持される必要はない。
従って、データ記憶部のサイクル時間は減少できる。端
末回路はまたチェック回路としても動作するので、この
端末回路は論理回路の経済的な使用というこ゛とになる
。
末回路はまたチェック回路としても動作するので、この
端末回路は論理回路の経済的な使用というこ゛とになる
。
本発明による１つの装置においては、記憶チップは複数
群に配列され、この各群はこの各群の全記憶チップのア
ドレス入力端子に並列に接続された別個のアドレス・バ
スを有し、谷アドレス・バスは各端に端末回路を有して
オシ、アドレス信号は全てのアドレス・バスに対して並
列に分配される。好ましくは、各アドレス・バスに関連
する端末回路の１方は、そのアドレス・バスのアドレス
を、隣接群の記憶チップのアドレス・バスのアドレスと
比較する。この試験は、データ記憶部の正常な動作中に
連続的に実施可能である。端末回路の他方はアドレス・
バスのアドレスを所定値と比較するようにしてもよい。
群に配列され、この各群はこの各群の全記憶チップのア
ドレス入力端子に並列に接続された別個のアドレス・バ
スを有し、谷アドレス・バスは各端に端末回路を有して
オシ、アドレス信号は全てのアドレス・バスに対して並
列に分配される。好ましくは、各アドレス・バスに関連
する端末回路の１方は、そのアドレス・バスのアドレス
を、隣接群の記憶チップのアドレス・バスのアドレスと
比較する。この試験は、データ記憶部の正常な動作中に
連続的に実施可能である。端末回路の他方はアドレス・
バスのアドレスを所定値と比較するようにしてもよい。
この他方の端末回路は、この所定値を記憶装置にアドレ
スするために使用する診断試験中に、使用することがで
きる。
スするために使用する診断試験中に、使用することがで
きる。
次に、本発明による１つのデータ記憶装置を１例として
、この装置のブロック線図である添付図面に関して説明
する。
、この装置のブロック線図である添付図面に関して説明
する。
３、発明の詳細な説明
図面を参照すると、データ記憶装置は、１６個６′記憶
モジユ一ルＭＵ〜旧５を有している。この記憶モジュー
ルの各々は９個のランダム・アクセ°ス・メモリ（ＲＡ
Ｍ）のチップＣＧ−ＣＢを有している。この各チップは
個々にアドレス可能な１６，３８４（１６Ｋ）個のビッ
ト位置を有している。データ記憶部は、全記憶容量が６
４にデータ・ワードで、各データ・ワードが３６ビツト
（３２データ・ビットと４個のパリティ・ピット）を有
するように組織されている。
モジユ一ルＭＵ〜旧５を有している。この記憶モジュー
ルの各々は９個のランダム・アクセ°ス・メモリ（ＲＡ
Ｍ）のチップＣＧ−ＣＢを有している。この各チップは
個々にアドレス可能な１６，３８４（１６Ｋ）個のビッ
ト位置を有している。データ記憶部は、全記憶容量が６
４にデータ・ワードで、各データ・ワードが３６ビツト
（３２データ・ビットと４個のパリティ・ピット）を有
するように組織されている。
データ記憶部は１６ビツトのアドレス信号によシアドレ
スされる。このアドレスの２つの最上位ピットは、所望
のデータ・ワードが置かれている４個のモジュールより
なる特定の組を選択するために使用される。残シの１４
ビツトは、各記憶チップから１ビツトを選択するように
全記憶チ？プに並列に分配される。
スされる。このアドレスの２つの最上位ピットは、所望
のデータ・ワードが置かれている４個のモジュールより
なる特定の組を選択するために使用される。残シの１４
ビツトは、各記憶チップから１ビツトを選択するように
全記憶チ？プに並列に分配される。
データ記憶部アドレスは２つの可能なソースであるデー
タ・アドレスＤＡＤＤかコード・アドレスＣＡＤＤのう
ちの１つから得られる。この後者はデータ記憶部のコー
ド（すなわち、プログラム命令）をアクセスする時に使
用される。これらの２つのソースは１組４個のマルチプ
レクサＭＸＯ〜ＭＸ３に対して並列に加えられる。これ
ら全てのマルチプレクサは、第１の状態ではＤＡＤＤを
選び、第２の状態ではＣＡＤＤを選ぶように、並列に動
作される。
タ・アドレスＤＡＤＤかコード・アドレスＣＡＤＤのう
ちの１つから得られる。この後者はデータ記憶部のコー
ド（すなわち、プログラム命令）をアクセスする時に使
用される。これらの２つのソースは１組４個のマルチプ
レクサＭＸＯ〜ＭＸ３に対して並列に加えられる。これ
ら全てのマルチプレクサは、第１の状態ではＤＡＤＤを
選び、第２の状態ではＣＡＤＤを選ぶように、並列に動
作される。
記憶チップにアドレス・ビットを分配する方法を次に記
載する。各マルチプレクサＭＸＯ〜３の出力は記憶モジ
ュールの４個にファン・アウトされる。これらのマルチ
プレクサからのファン・アウト路は振動減衰のために２
０オームの抵抗Ｒを有している。図示の各ファン・アウ
ト路は、各アドレス・ビットに１本づつの１４本の並列
ビット線から実際は構成されている。それ故、図示の各
抵抗Ｒは実際は各ピット線に１個ずつの１群１４個のこ
の抵抗を表わす。 ′ 各記憶モジュール内では、アドレスは、内部７″ドレス
・バス１０を介して９個のチップＣＯ〜Ｃ８へ分配され
る。この内部アドレス・バス１０の１端は比較回路１１
によシ終端され、この比較回路はその内部アドレス・バ
スのアドレスを隣接の記憶モジュールのアドレス・バス
のアドレスと連続的に比較する。
載する。各マルチプレクサＭＸＯ〜３の出力は記憶モジ
ュールの４個にファン・アウトされる。これらのマルチ
プレクサからのファン・アウト路は振動減衰のために２
０オームの抵抗Ｒを有している。図示の各ファン・アウ
ト路は、各アドレス・ビットに１本づつの１４本の並列
ビット線から実際は構成されている。それ故、図示の各
抵抗Ｒは実際は各ピット線に１個ずつの１群１４個のこ
の抵抗を表わす。 ′ 各記憶モジュール内では、アドレスは、内部７″ドレス
・バス１０を介して９個のチップＣＯ〜Ｃ８へ分配され
る。この内部アドレス・バス１０の１端は比較回路１１
によシ終端され、この比較回路はその内部アドレス・バ
スのアドレスを隣接の記憶モジュールのアドレス・バス
のアドレスと連続的に比較する。
すなわち、記憶モジュールＭＯのアドレスはＭｌのそれ
と比較され、記憶モジュールＭ２のアドレスはＭ３のそ
れと比較され、・・・、全比較器１１の出力は、全チェ
ック信号を発生させるために、ＡＮＤゲート１２で組合
わされる。アドレス分配回路に欠陥がなければ、全アド
レス・バス１０のアドレスは同一であるべきであるので
、全比較器１１は同一の結果を検出するはずであ、９、
ＡＮＤゲート１２はエネイブルされるということが知ら
れよう。
と比較され、記憶モジュールＭ２のアドレスはＭ３のそ
れと比較され、・・・、全比較器１１の出力は、全チェ
ック信号を発生させるために、ＡＮＤゲート１２で組合
わされる。アドレス分配回路に欠陥がなければ、全アド
レス・バス１０のアドレスは同一であるべきであるので
、全比較器１１は同一の結果を検出するはずであ、９、
ＡＮＤゲート１２はエネイブルされるということが知ら
れよう。
この試験はデータ記憶部の正常な動作中に実施される。
各内部データ・バス１ｏの他方の端は、パターン・チェ
ック回路１３にょシ終端され、このパターン・チェック
回路はその内部データ・バスのアドレスを一定の所定試
験パターンと比較するが、このパターンは記憶モジュー
ルＭＱ−Ｍ１５全体にとって同一のものである。該所定
の試験パターンは、例えば、「全部１」のパターンでも
よい。全てのパターン・チェック回路１３からの結果は
全チェック信号発生のためにＡＮＤゲート１４で組合わ
される。
ック回路１３にょシ終端され、このパターン・チェック
回路はその内部データ・バスのアドレスを一定の所定試
験パターンと比較するが、このパターンは記憶モジュー
ルＭＱ−Ｍ１５全体にとって同一のものである。該所定
の試験パターンは、例えば、「全部１」のパターンでも
よい。全てのパターン・チェック回路１３からの結果は
全チェック信号発生のためにＡＮＤゲート１４で組合わ
される。
時々、記憶チップの７ドレツシングは、データ記憶部の
アドレス大刀へ前述の所定試験パターンを加えることに
よってチェックできる。このアドレスが全内部アドレス
・バス１゜によシ正しく受けられている場合には、パタ
ーン・チェック回路１３は全て等しいということを検出
するので、ＡＮＤゲート１４はエネイブルされる。この
試験は、比較器１１の比較チェックによっては検出可能
とはならないであろう、マルチプレクサＭＸＱ〜３０１
つの故障検出をすることができる。
アドレス大刀へ前述の所定試験パターンを加えることに
よってチェックできる。このアドレスが全内部アドレス
・バス１゜によシ正しく受けられている場合には、パタ
ーン・チェック回路１３は全て等しいということを検出
するので、ＡＮＤゲート１４はエネイブルされる。この
試験は、比較器１１の比較チェックによっては検出可能
とはならないであろう、マルチプレクサＭＸＱ〜３０１
つの故障検出をすることができる。
比較器１１とパターン・チェック回路１３は全てショッ
トキ（５ｃｈｏｔｔｋｙ ） のトランジスタートラン
ジスタ論理回路（ＳＴＴＬ）から構成されて内部アドレ
ス・バス１ｏの端末となシ、この内部アドレス・バス１
ｏは抵抗Ｒと共にこの内部アドレス・バスでの反射を抑
制する。この反射の除去にょシこの内部アドレス・バス
は一層速いクロック速にで動作でき、かくしてデータ記
憶部のサイクル時間を減少させる。例えば、本発明は、
データ記憶部のサイクル時間を１２０ナノ秒から６０ナ
ノ秒に減少することができる。
トキ（５ｃｈｏｔｔｋｙ ） のトランジスタートラン
ジスタ論理回路（ＳＴＴＬ）から構成されて内部アドレ
ス・バス１ｏの端末となシ、この内部アドレス・バス１
ｏは抵抗Ｒと共にこの内部アドレス・バスでの反射を抑
制する。この反射の除去にょシこの内部アドレス・バス
は一層速いクロック速にで動作でき、かくしてデータ記
憶部のサイクル時間を減少させる。例えば、本発明は、
データ記憶部のサイクル時間を１２０ナノ秒から６０ナ
ノ秒に減少することができる。
図示した複数のマルチプレクサＭＸＯ〜ＭＸ３を使用す
る代りに、単１のマルチプレクサを使用して所望のアド
レスを選択し、次にこのマルチプレクサの出方を複数の
駆動回路へ供給し、該選択したアドレスを全記憶モジュ
ールへファン・アウトするこメは可能であつたであろう
ということは注意されるべきである。しかしながら、こ
れには余分の論理遅延回路がアドレス路に導入されるこ
とになろう。図示の複数のマルチプレクサを用いること
によシ駆動回路の必要は除去されるので７ドレツシング
速度は増大される。
る代りに、単１のマルチプレクサを使用して所望のアド
レスを選択し、次にこのマルチプレクサの出方を複数の
駆動回路へ供給し、該選択したアドレスを全記憶モジュ
ールへファン・アウトするこメは可能であつたであろう
ということは注意されるべきである。しかしながら、こ
れには余分の論理遅延回路がアドレス路に導入されるこ
とになろう。図示の複数のマルチプレクサを用いること
によシ駆動回路の必要は除去されるので７ドレツシング
速度は増大される。
図面は本発明のデータ記憶装置の１実施例のブロック線
図である。 〔主要部分の符号の説明〕
図である。 〔主要部分の符号の説明〕
Claims (1)
- 【特許請求の範囲】 １、複数の記憶チップと、このチップのアドレス入力に
並列に接続したアドレス・バスを有するデータ記憶装置
において、 前記アドレス・バスの信号反射を抑制し、そしてまた、
アドレスのチェック動作を行なう端末回路によシ前記ア
ドレス・バスが各端部において終端されていることを特
徴とするデータ記憶装置。 ２、特許請求の範囲第１項記載のデータ記憶装置におい
て、 前記記憶チップが複数群に配列され、この各群が、この
群の全ての記憶チヅプのアドレス入力端子に並列接続の
別個のアドレス・バスを肩し、各アドレス・バスが各端
部に端末回路を有し、アドレス信号が全アドレス・バス
に並列に分配されることを特徴とするデータ記憶装置。 ３、特許請求の範囲第２項記載のデータ記憶装置におい
て、 各アドレス・バスの一方の端末回路が、そのアドレス・
バスのアドレスを、隣接群に関連するアドレス・バスの
７ドレスと比・ 較することを特徴とするデータ記憶装
置。 ４、特許請求の範囲第３項記載のデータ記憶装置におい
て、 各アドレス・バスの他方の端末回路が、そのアドレス・
バスのアドレスを所定値と比較することを特徴とするデ
ータ記憶装置。 ５、特許請求の範囲第２項乃至第４項のいずれかに記載
のデータ記憶装置において、このデータ記憶装置のため
の全チェック信号を発生するために前記端末回路の出力
端子が少なくとも１つのＡＮＤゲートに結合されている
ことを特徴とするデータ記憶装置。 ６、特許請求の範囲第２項乃至第５項のいずれかに記載
のデータ記憶装置において、第１と第２のアドレス入力
路と複数のマルチプレクサを有し、この谷マルチプレク
サが前記第１と第２のアドレス入力路にそれぞれ接続さ
れた第１と第２の入力端子を有し、そして、各前記マル
チプレクサがそれぞれの複数の前記アドレス・バスに接
続された出力端子を有し、前記マルチプレクサの各々が
前記アドレス入力路のうちの同一のものを選択するよう
に前記マルチプレクサが並列に制御されることを特徴と
する記憶装置。 ７、特許請求の範囲第１項乃至第６項のいずれかに記載
のデータ記憶装置において、・３な 各端末回路がショットキ・トランジスタートランジスタ
論理回路から構成されていることを特徴とするデータ記
憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB848401806A GB8401806D0 (en) | 1984-01-24 | 1984-01-24 | Data storage apparatus |
| GB8401806 | 1984-01-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160097A true JPS60160097A (ja) | 1985-08-21 |
Family
ID=10555444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60009326A Pending JPS60160097A (ja) | 1984-01-24 | 1985-01-23 | データ記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4628512A (ja) |
| JP (1) | JPS60160097A (ja) |
| AU (1) | AU574422B2 (ja) |
| DE (1) | DE3501902A1 (ja) |
| FR (1) | FR2558633B1 (ja) |
| GB (2) | GB8401806D0 (ja) |
| ZA (1) | ZA85213B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8401806D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Data storage apparatus |
| US4891811A (en) * | 1987-02-13 | 1990-01-02 | International Business Machines Corporation | Efficient address test for large memories |
| JP3821678B2 (ja) * | 2001-09-06 | 2006-09-13 | エルピーダメモリ株式会社 | メモリ装置 |
| KR20160091688A (ko) * | 2015-01-26 | 2016-08-03 | 에스케이하이닉스 주식회사 | 포스트 패키지 리페어 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1548848A (ja) * | 1967-01-13 | 1968-12-06 | ||
| NL170992C (nl) * | 1973-09-11 | 1983-01-17 | Philips Nv | Geintegreerd geheugensysteem. |
| US3944800A (en) * | 1975-08-04 | 1976-03-16 | Bell Telephone Laboratories, Incorporated | Memory diagnostic arrangement |
| US3982111A (en) * | 1975-08-04 | 1976-09-21 | Bell Telephone Laboratories, Incorporated | Memory diagnostic arrangement |
| US4085448A (en) * | 1976-10-04 | 1978-04-18 | International Business Machines Corporation | Data communication bus structure |
| US4245344A (en) * | 1979-04-02 | 1981-01-13 | Rockwell International Corporation | Processing system with dual buses |
| DE3003291C2 (de) * | 1980-01-30 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Zweikanalige Datenverarbeitungsanordnung für Eisenbahnsicherungszwecke |
| US4403111A (en) * | 1981-07-15 | 1983-09-06 | Icot Corporation | Apparatus for interconnecting data communication equipment and data terminal equipment |
| EP0091488B1 (en) * | 1981-10-21 | 1987-03-18 | Elxsi | Bus system |
| GB8401806D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Data storage apparatus |
-
1984
- 1984-01-24 GB GB848401806A patent/GB8401806D0/en active Pending
-
1985
- 1985-01-09 ZA ZA85213A patent/ZA85213B/xx unknown
- 1985-01-11 GB GB08500763A patent/GB2153562B/en not_active Expired
- 1985-01-11 US US06/690,726 patent/US4628512A/en not_active Expired - Fee Related
- 1985-01-22 DE DE19853501902 patent/DE3501902A1/de not_active Ceased
- 1985-01-23 JP JP60009326A patent/JPS60160097A/ja active Pending
- 1985-01-23 AU AU38027/85A patent/AU574422B2/en not_active Ceased
- 1985-01-24 FR FR8501002A patent/FR2558633B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3501902A1 (de) | 1985-08-01 |
| ZA85213B (en) | 1985-09-25 |
| FR2558633A1 (fr) | 1985-07-26 |
| AU3802785A (en) | 1985-08-01 |
| GB8500763D0 (en) | 1985-02-13 |
| GB8401806D0 (en) | 1984-02-29 |
| AU574422B2 (en) | 1988-07-07 |
| FR2558633B1 (fr) | 1988-10-28 |
| GB2153562B (en) | 1987-10-14 |
| US4628512A (en) | 1986-12-09 |
| GB2153562A (en) | 1985-08-21 |
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