DE2364254A1

DE2364254A1 - Schaltungsanordnung fuer datenverarbeitende geraete

Info

Publication number: DE2364254A1
Application number: DE2364254A
Authority: DE
Inventors: Juergen Sorgenfrei; Gerald Weber
Original assignee: Olympia Werke AG
Current assignee: Olympia Werke AG
Priority date: 1973-12-22
Filing date: 1973-12-22
Publication date: 1975-06-26
Also published as: NL166562B; GB1469299A; FR2255655B1; US3975714A; DE2364254B2; NL7416721A; FR2255655A1; IT1027900B; NL166562C; JPS5096131A; JPS5440342B2

Description

OLYTCPIA WERSE AG

21. DeEⁿr^or

Schaltungsanordnung für datenverarbeitende Ger~*f"-

Die Erfindung betrifft eine hochintegrierte, auf ^rr*^A^-<~ angeordnete Schaltungsanordnung für datenverarbeiter-io Geräte, insbesondere in MOS-Technik, mit einem erster, eine zentrale Rechen- und Steuereinheit (RSE) enthaltenden Chip und mindestens einem weiteren, Speicher enthaltendem Chip, die durch einen Bus miteinander verburden sind, der unter anderem mehrere Datenleitungen enthalt. und.bei der fortlaufend ein Aufruf des Inhaltes eines oder mehrerer Speicher über ein Adreßregister erfolgt.

Auf MOS-Chips realisierte Schaltungsanordnungen der oben bezeichneten Art sind bereits in verschiedenen Ausführungsformen bekanntgeworden. Die Speicherchips, die unter anderem das Betriebsprogramm des zur Schaltungsanordnung gehörenden Gerätes aus einer Folge von Mikrobefehlen enthalten, sind über eine Sammelleitung (Bus) mit der RSE verbunden. Der Bus setzt sich aus einem Adreßbus, einem Datenbus und einem Steuerbus zusammen. Im RSE-Chip befindet sich ein setsbares und durch Zählimpulse fortschaitbares Adreßregister, das eine gesamte Adresse (von z. B. 14 Bit's) aufzunehmen vermag.

Jedem Speicherplatz in den Speicherchips ist eine Adresse zugeordnet. Jede Adresse wird von der RSE über den Bus an jedes dar angeschlossenen Speicherchips transportiert. Dort erfolgt eine Decodierung, nach der zunächst eines der Sneicherchips ausgewählt und danach'in dem ausgewählten Speicher der entsprechende Speicherplatz aufgerufen wird. Der Inhalt des aufgerufenen Speicherplatzes steht nun solange für eine evtl. Ausgabe an die RSE bereit, bis durch die nächste Adresse der folgende Speicherplatz aufgerufen wird.

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Ein besonderes Problem bei der MOS-Technologie liegt darin, d^S die Fochohmigkeit.die obere Grenzfrequenz beschränkt, und damit die Geschwindigkeiten niedrig sind. .Damit sind Schaltiingsanordnungen in MOS-Technik denen in bipolarer Technik geschwindigkeitsmäßig unterlegen- Den Zeitbedarf für das Aufrufen eines Speicherplatzes durch eine Adresse kann man prinzitiell in zwei Zeiten unterteilen: Ein» erste Zeitdauer für den Transport der Adresse vom Adreßregister des RSE-Chips zum jeweiligen Speicherchip und eine zweite Zeitdauer für die Decodierung'der Adresse und die Ansteuerung des Speicherplatzes im Sp eich er chip. Hinzu konint, -d ? B bedingt durch die äußerst kleine Bauform der Chips - die Anzahl der Anschlußkontakte am Chip sehr begrenzt ist. Weisen die Adressen eine größere Anzahl an Stellen (z. B. 14 Stellen) auf, so wären für eine parallele Übertragung 14 Leitungen und damit 14 Anschlußkontakte bereitzustellen. Da die verbleibende Anzahl an Anschlußkontakten im allgemeinen nicht mehr ausreicht, alle anderen erforderlichen Leitungen anschließen zu können, ist man dazu übergegangen, die vielsteiligen Adressen zu unterteilen. Es werden dadurch weniger-Leitungen und Anschlußkontakte benötigt, und ,jede Adresse wird in mehreren· Abständen nacheinander übermittelt. Dadurch aber wird die ohnehin schon geringe Geschwindigkeit noch weiter verringert. - -

Der Erfindung liegt die Aufgabe zugrunde, in Schaltungsanordnungen der eingangs beschriebenen Art die Verarbeitunnrs-r geschwindigkeit zu erhöhen^ ohne dabei die Anzahl der erforderlichen Anschlußkontakte wie beim Parallelbetrieb des Standes der Technik zu erhöhen. ■ - .

Die Lösung der Aufgabe besteht darin, daß jedes St>eicherchip ein eigenes Adreßregister aufweist, dessen Inhalt" r->wohl durch Zählimpulse stetig veränderbar, als euer dv"'¹ eine insgesamt einzuschreibende Adresse setzbar ir-t.

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Die Vorteile der Erfindung sind insbesondere darin zu sehen, daß der normale Aufrufzyklus sich nur innerhalb der Speicherchips und nicht mehr zwischen den Speicherchips und dem ?.3E— Chip abspielt. Das hat zur Folge, daß der Zeitbedarf für 6. er. Transport der Adresse vjm RSE-Chip zu den Speicherchips entfällt.' Da oftmals ganze Folgen von Speicherplätzen durch Zählimpulse aufgerufen werden, führt der bei jeder Adresse auftretende Zeitgewinn zu einer beachtlichen Geschwindigkeit ssteigerung. ·

Eine vorteilhafte Ausführungsform der Erfindung ist dpdurch gekennzeichnet, daß das Adreßregister von einem anderen Chip" (HSE-'oder Speicherchip) setzbar ist und daß für die Übertragung der Adressenstellen die Datenleitungen ausgenutzt werden. Hierdurch können besondere Adreßleiturnen ur<I damit¹ "Änstvhlüßkontakte an den Chips eingespart werden. Ist die Anzahl· der erforderlichen Bit's für die Adressierter der auf "einem Chip untergebrachten Speicherworte gedoch größer^;äTs~die Anzahl der Datenbits pro Speicherwort, d. h., daß-mehr "Adressenstellen erforderlich als Datenleitungen vorhanden· sind, so werden die fehlenden Adressensteilen über'gesonderte Adressenleitungen übertragen.

Wird aus einem Speicherchip eine in einem Sprungbefehl enthaltene Sprungadresse ausgegeben, so erfolgt in einer weiteren vorteilhaften Ausgestaltung das Setzen des selektierten Adress registers auf direktem Wege über den Datenausgang des Speicher chips und den Setzeingang des bzw. der Adressregister. Dadurch wird vermieden, daß mehrere Zyklen für einen Transport an die RSE, eine Zwischenspeicherung und einen, Rücktransport an das Adressregister des Speicherchips nötwendig sind.

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Eine weitere vorteilhafte Ausführungsform ist daau^h gekennzeichnet, daß bei Vorhandensein von nehreren Sr>eiche.rchips über die gesonderten Adressenleitungen hinaus rioci; v/eitere Adressenleitungen vorgesehen sind, und da? cies"-zur Auswahl des Adreßregisters jeweils eines oder irehrfire-Speicherchips herangezogen werden. In diesem Falle ist ermöglich, nur eines oder einige der Adreßregister von *nrareren Chips neu zu setzen.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüche zu entnehmen.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen

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dargestellt und werden nachfolgend näher erläutert. Ss zeigt:

!Pig. 1 eine schematische Darstellung einer bisher üblichen ilusführungsform,

Fig. 2 eine scheraatische Darstellung einer erfindungsgemäßen AusführungsforEi und

Fig. 3 eine Variante der Erfindung.

In Figur 1 ist eine Schaltungsanordnung dargestellt, in der die zum Verständnis der Erfindung wesentlichen Funktionsblöcke gezeigt sind. Auf einem ersten Chip 1, das eine zentrale Rechen- und Steuereinheit .(nachfolgend kurz HSB genannt) enthält, ist ein beispielsweise Ί4—stelliges Adreßregister 2 angeordnet. Dieses Adreßregister 2 ist auf .jeden beliebigen Stand setzbar und durch Zählimpulse fortschaltbar. Die Zählbarkeit des Registers ist durch den Doppelpfeil 5 angedeutet. Der Zweck des Adressenwechsels besteht darin, in rascher Folge nacheinander alle zu einem Programm gehörenden Speicherplätze in den zur Schaltungsanordnung gehörenden ROM's (ITur-Lese-Speicher)oder auch RAK's (Schreib-Lese-Speicher) aufzurufen. Mit Aufruf ist die Adressierung eines Speicherplatzes in der Art gemeint, daß durch Veranlassung eines weiteren Steuersignals gegebenenfalls der adressierte Speicherzelleninhalt zur Verarbeitung pus ier Speicher ausgelesen und zur Rechen- und Steuereinheit " übertragen wird_{oder Daten von der RSE zu den Speicher ·"". 13 übertragen und in die adressierte Zelle eingesch^i ~^b *~: werden.

Bei der Rechen- und Steuereinheit (RSE) handelt es si^h um einen Computer, der Informationen allgemeiner Art vorarbeiten kann.

Im Beispiel der Figur 1 muß also die im Adressenregister 2

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des SSE-Ghips i stehende Adresse über einen Adreßbus 4- an die Speicherehips 5, 6, 7 transportiert werden, damit die Auswahl des jeweiligen Speicherplatzes erfolgen kann. Für die Übertragung einer jeden Adresse vom RS5-Ghip 1 zu einem der Speieherchips 5, 6, 7 ist ein mit ti bezeichneter Zeitb^dsrf erforderlich. Der kürz est^jitö gliche Zeitbedarf ist dam: erforderlich, wenn alle 14 Bit's der Adresse parallel ". beitragen werden- Dazu, muß der Adreßbus 4 aus 14 Einzelleitungen bestehen, und sowohl am BSE-Chip 1 als auch an der: Speicherchips 5» 6, 7 werden 14 der nur in beschränktereUmfang vorhandenen Anschlußkontakte belegt. Die andere !"löslichkeit, die 14-stellige Adresse in zwei oder mehr Teilabschnitten zu übertragen, vergrößert ti in entsprechendem Umfang. Des einfacheren Verständnis wegen soll im folgenden davon ausgegangen werden, daß die 14 Bit's der Adresse parallel übertragen werden. Über den Adreßbus 4 gelangt ein Teil der Adreßbits, z. B. 10 Bit's,an die Decodier— schaltungen 8, 9 der Speicherchips, und die restlichen 4 Bit's gelangen an die Decodierschaltungen 10, 11. Jeder Speicher 12, 15 der Sp eich er chips 5» 6 ·-- enthält so viele - z. B. aus 8 Bit's bestehende - Speicherplätze, wie durch die 10 Bit's der Adresse unterschieden werden können. Demzufolge bestimmen die 10 Bit's der übertragenen Adresse in jedem Speieherchip den ihnen zugeordneten Speicherplatz.

Während ti die für die externe Übertragung zum Speieher— chip erforderlichen Zeitraum angibt, erfordert die interne Ansteuerung der Speicherplätze im. Speicherchip wiederumeinea Zeitraüia- t2. Die restÄlichen 4, Bit's' der Adresse,; die in den Decodierschaltungen 10, 11 entschlüsselt werden, ■ bestimmen/weiches Speicherchip 5, 6,· 7 betroffen ist. Die Ausgänge der entsprechenden Decodierschaltung und des züge— "•-.^rli^en Speichers bestimmen dann gemeinsam dasjenige: - -_= ■ gespeicherte Befehls- oder Datenwort, :.das durch ein ',Steuersignal über nicht hSher-dargestellte Sohaltungsmittel 14, 15 ausgelesen werden kann. Das Steuersignal gelangt über

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einen Steuerbus 16 vom RSE-Chip 1 an die Speicherchips 5, 6, 7. Ausgelesene Befehle und Daten werden zur Verarbeitung über einen Datenbus 17 cLem RSE-Chip 1 zugeführt. Selbstverständlich ist es auch möglich, Daten auf umgekehrten Wege über den Datenbus 17 an die Speicherchips 5» 6, 7 zurück^zu^jbr ansport i er en.

Es ist ersichtlich, daß die Adressierung eines .jeden Speicherwortes die Zeit ti + t2 benötigt. Da bei sequeniielleia Ablauf jeder Speicherplatz aufgerufen werden muß, sich mit einer 1O-stelligen Adresse 1 024 Speicherplätze adressieren lassen und durch eine 4-stellige Adresse wiederum 16 Speicherchips adressierbar sind, ist für den Aufruf aller Speicherplätze ein Zeitbedarf von 16 χ 1 024 χ (ti + t2) erforderlichJ Gegenüber diesem, in Figur 1 dargestellten Stand der Technik zeigt Figur 2 ein vergleichendes Ausführungsbeispiel der Erfindung. Die strichpunktierten linien in den Figuren 1 und 2 demonstrieren auf einen Blick den wesentlichen Unterschied des Signalflusses. Das HSE-Chip 18 ist wiederum durch einen Datenbus 19, einen Adreßbus 20 und einen Steuerbus 21 mit den Speicherchips 22, 2?, 24 verbunden. Jedes Speicherchip kann wiederum ein.ROM (Nur-Lese-Speicher) oder RAM (Schreib-Lese-Speicher) enthalten.

In jedem Speicherchip 22. 2?, 24 ist ein durch Zählimpulse fortschaltbares - z. B. 10-sieLliges - Adreßregister 25 enthalten. Die Zählbarkeit ist wiederum durch jeweils einen Doppelpfeil 27 angedeutet. Der Aufruf der Speicherplätze in jedem Speicher 29 erfolgt chip-intern und gleichzeitig von jeweiligen Adreßregister 25 über jeweils eine Decodierschaltung $1. Für den Aufruf eines jeden Speicherplatzes ist hierzu die Zeit t2 erforderlich. Die Auswahl eines aus mehreren Speicherchips wird durch eine vom RSE-Chip 18 über den Adreßbus 20 kommende - z„ B. 4-stellige - Adresse vorgenommen. Diese gelangt in jedem Speicherchip 22, 23, 24. in einen Decodierer 33. .

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Eewirkt ein über den Steuerbus 21 kommendes Signal in den nur» nchematisch dargestellten Schaltungsmitteln 35 das Auslesen eines Befehls- oder Dateni^ortes, so wird der Inhalt des durch die chip-internen Adreßregister aufgerufenen
Speicherplatzes in demjenigen Chip 22, 23, 24 zur Übertr?!fcung an das RSE-Chip 18 über den Datenbus 19 gebracht, dss durch die 4 Bit umfassende Adresse ausgewählt worden ist.

Es ist erkennbar, daß durch den strichpunktiert dargestellten SignalSchluß für den chip-internen Aufruf eines jeden
Speicherplatzes nur die Zeit t2 benötigt wird. Der zur Auswahl eines aus mehreren Chips durch die 4-Bit-Adresse erforderliche Zeitbedarf ti tritt parallel zur Zeit t2 auf, weil die Auswahl eines Chips gleichzeitig mit der Auswahl eines Speicherplatzes in den Chips erfolgen kann. Dadurch wird effektiv für die Bereitstellung eines jeden Speicherplatz-Inhaltes nur die Zeit t2 benötigt. Im Vergleich¹ z-u, der Figur 1 wird also bei vollem sequentiellen Aufruf des gesamten Speicherumfanges 16 χ 1 024 χ ti eingespart.

In den Speichern 29 sind im allgemeinen auch sogenannte
Sprungbefehle enthalten, die im Ablauf eines Programmes
das Überspringen mehrerer Programmschritte bewirken sollen. Das bedeutet aber, daß die stetige Fortschaltbarkeit der Adressenregister 25 unterbrochen werden muß, damit nicht die nächste Adresse aufgerufen wird. Wird also z. B. ein solcher Sprungbefehl aus dem Speicher 29 über den Datenbus 19 an die RSE gegeben, so erfolgt von dort aus über den
Steuerbus 21 die Anweisung, eine im Speicher 29 enthaltene Sprungadresse über die Schaltungsmittel 35 und den Datenbus 19 an das Adreßregister 25 zu übermitteln. Das Adreßregister wird also, abweichend von der stetigen Fortschaltbarkeit, durch eine neue Adresse gesetzt.

Dps Setzen des Adreßregisters 25 kann jedoch auch auf anderem Wege erfolgen. Wird aus dem Speicher 29 auf Anweisung

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eines über den Steuerbus 21 kommenden Signales ein Sprungbefehl ausgelesen und über den Datenbus 19 an das RSE-Chip 18 gegeben, so erfolgt dort die Einspeicherung in ein Zwischenregister 26.

Ist die Sprungadresse größer als die Anzahl der Datenleitungen, so veranlaßt die RSE 18, daß ein Teil der Sprungadresse über den Datenbus 19 in die Adreßregister der Speicherchips übertragen wird, wobei der andere Teil der Sprungadresse über die Adressenleitungen 20 an die Speicherchips gelangt und zur Selektion benutzt wird. Da es denkbar ist, daß der aus dem Speicher des einen Speicherchips ausgelesene Sprungbefehl eine Sprungadresse enthält, die sich in einem anderen Speicherchip befindet, bietet diese Lösung den Vorteil, daß das betroffene Speicherchip vor der RSE 18 aus direkt adressiert wird.

"Durch die erfindungsgemäße Anordnung von Adreßregistern in dsn Speicherchips sind die Datenleitungen während des ssmieniiellen Fortschaltens der Adreßregister frei und können für die Übertragung der die Adreßregister setzenden Sprungadresse ausgenutzt werden. Wird davon ausgegangen, daß jedes Speicherwort aus 8 Bit's besteht, so muß der Datenbus 8 Datenleitungen aufxireisen. Das würde bedeuten,

daß über den Datenbus pro Speicherchip nur 2 = 256 Speicherplätze adressierbar wären und ein 8-stelliges Adreßregister ausreicht.

Läßt sich auf einem Speicherchip eine größere Anzahl von Speicherplätzen unterbringen, so ist ein größeres Adreßregister erforderlich. Figur 3 zeigt eine weitere Ausführungsforn der Erfindung. Es sind eine Rechen- und Steuereinheit 48 und zwei Speicherchips .50, S1 gezeigt, die wiederum r?n einen Datenbus 52, einen Adreßbus 53 und einen Steuerbus 54 angeschlossen sind. Im vorliegenden Beispiel sind

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-ναί jedem Speicherchip 2 =1 024 Speicherstellen unter-

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gebracht, zu deren Adressierung 10 Bit's erforderlich sind.

Die SOeicherchips enthalten jeweils ein zähl- und setzbares Mr reregister, das aus einem 8-stelligen Teil 55 und einem 2-stolligen Teil 57 besteht. Die Stellenzahl ist durch Kreuze angedeutet.

In der RSE 48 ist ein Zwischenregister 49 angeordnet, das eine Sprungadresse speichern kann. Wird aus dem Speicher 59

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auf Anweisung/über den Steuerbus 54- kommenden Signales ein Sprungbefehl ausgelesen und - in zwei Übertragungszyklen über den aus 8 Leitungen bestehenden Datenbus 52 en das RSE-Chip 48 gegeben, so erfolgt dort die Einspeicherung in df»s Zwischenregister 49. Ist die Sprungadresse größer als die Anzahl der Datenleitungen, so veranlaßt die RSE 48, daß ein erster Teil der Sprunpradresse über den Datenbus 5? in den 8-stelligen Adreßregisterteil 55 und ein zweiter Teil der Sprungadresse über die Adreßleitungen 55 in cLen 2-stelligen Adreßregisterteil 57 übertragen wird, wobei ein dritter Teil der Sprungadresse über die Adreßleitungen 53^- "her den Decodierer 69 an die Schaltmittel 71 gelangt und von dort zur Selektion (Überleitung 60) des gesamten Adreß-■^pp sters 55, 57 benutzt wird. Die Decodierer 67 und 68 arbeiten wie der Decodierer 3^ aer Figur 2.

^η5π Einschreiben einer Sprungadresse in das Zwischenreqrister 26 (Pig. 2) bzw. 49 (Fig. 3) kann entfallen, wenn. die zur Selektion von Speicherbereich und Adreßregister auf den Adreßleitungen ausgesendeten Adressen übereinstimmen, d. h., daß Adressenregister und Speicherbereich in gleichen Ohip liegen. Das Einschreiben der Sprungadresse erfolgt dann direkt aus dem Speicher 29 (Fig. 2) bzw. 59 (Fig. 3) über die Schaltmittel 35 (Fig. 2) bzw. 71 (Fig. o) und den Datenbus 19 bzw. 52 in die Adreßregister 25 bzw. 55.

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Claims

Patentansprüche:

(Aj Hochintegrierte, auf Chips angeordnete Schaltungsanordnung für datenverarbeitende Geräte, insbesondere in MOS-Technik, mit einem ersten, eine zentrale Rechen- und Steuereinheit (RSE) enthaltenden Chip und mindestens einem weiteren, Speicher enthaltenden Chip, die durch einen Bus miteinander verbunden, sind, der u. a. mehrere Datenleitungen enthält, und bei der fortlaufend ein Aufruf des Inhaltes eines oder mehrerer Speicher über ein Adressregister erfolgt, dadurch gekennzeichnet, daß jedes Speicherchip ein eigenes Adressregister aufweist, dessen Inhalt sowohl durch Zählimpulse stetig veränderbar als auch durch eine insgesamt einzuschreibende Adresse setzbar ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Adressregister von einem anderen Chip (RSE- oder Speicherchip) se^zbar ist und für die Übertragung der Adressenstellen die Datenleitungen ausgenutzt werden.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennz ei chnet, daß für den Fall, daß mehr Adressenstellen als Datenleitungen notwendig sind, die fehlenden Adressenstellen über gesonderte Adressenleitungen übertragen werden.
4. Schaltungsanordnung nach Anspruch 3 mit mehreren Speicherchips, dadurch gekennzeichnet, daß über die gesonderten Adressenleitungen hinaus noch weitere Adressenleitungen vorgesehen sind und daß diese zur Auswahl des Speicherbereichs jeweils eines der Chips herangezogen werden.

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5. Schaltungsanordnung nach Anspruch 2,dadurch gekenn ζ ei chnet, daß die durch das Auslesen eines Sprungbefehls aus einem Speicher ausgelesene Sprungadresse das bzw. die beim Auslesen selektierten Adressregister setzt.
6. Schaltungsanordnung nach den Ansprüchen 3 und 5j dadurch gekennzeichnet, daß die fehlenden Adressenstellen von der Eechen- und Steuereinheit (RSE) geliefert werden.
7. Schaltungsanordnung nach Anspruch 2, dadurch g ekennz ei chnet, daß das Einschreiben einer Sprungadresse über einen die Speicherchips mit der Rechen- und Steuereinheit (RSE) verbindenden Datenbus und ein Zwischenregister der Rechen- und Steuereinheit in das Adressregister des Chips erfolgt.
8. Schaltungsanordnung nach den Ansprüchen 3 und 7, dadurch gekennzeichnet, daß die fehlenden Adressenstellen von der Rechen- und Steuereinheit geliefert werden.
9. Schaltungsanordnung nach Anspruch 3 mit mehreren Speicherchips, dadurch gekennzeichnet, daß über die gesonderten Adressenleitungen hinaus noch weitere Adressenleitungen vorgesehen sind und daß diese zur Auswahl des Adressregisters jeweils eines oder mehrerer Speicherchips herangezogen werden.

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