DE2721235A1

DE2721235A1 - Elektronischer prozessrechner zur steuerung des fernsprechverkehrs

Info

Publication number: DE2721235A1
Application number: DE19772721235
Authority: DE
Inventors: Mario Dipl Ing Bambara; Francesco Dipl Ing Cotroneo
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1976-05-12
Filing date: 1977-05-11
Publication date: 1977-11-24
Also published as: BR7702824A; NZ183329A; US4151375A; MX143534A; AU510699B2; IT1063280B; AU2269177A

Description

Elektronischer Prozeßrechner zur Steuerung des Fernsprechverkehrs.

Die Erfindung betrifft einen Prozeßrechner nach dem Oberbegriff des Anspruchs 1.

Die modernen Fernsprechvermittlungsstellen werden gewöhnlich mit einem Prozeßrechner betrieben, der die Kopplung der Teilnehmer und eine Vielzahl von peripheren Einheiten steuert, die für den Betrieb der Vermittlungsstelle erforderlich sind. Eine Besonderheit liegt hierbei darin, daß in einer Fernsprechvermittlungsstelle Daten mit verschiedenen Längen und Formaten verarbeitet werden müssen, z.B. eine aus 16 Bit bestehende Adresse oder eine durch 4 Bit ausgedrückte Wählziffer. Der Prozeßrechner hat daher einen Datenspeicher mit einer festen Anzahl von Speicherzonen, die jeweils ein Wort mit einer Länge von 16 Bit speichern können, also jeweils 16 Speicherzellen haben.

Der Ausnutzungsgrad des Datenspeichers bekannter Prozeßrechner ist bei sehr unterschiedlicher Länge der zu verarbeitenden Daten äußerst niedrig, da auch dann eine Speicherzone mit einer Länge von 16 Bit belegt wird, wenn beispielsweise nur eine aus 4 Bit bestehende Wahlziffer zu speichern ist. Bei diesem Beispiel wird also nur 1/4 der Speicherkapazität einer Speicherzone benutzt, in der aber 4 Wahlziffern gespeichert werden könnten. Bei gleicher Verkehrsabwicklungskapazität muß ein bekannter Prozeßrechner, dessen Datenspeicher so wenig ausgenutzt wird, drei bis vier mal so viele Speichermodule haben als ein Prozeßrechner benötigen würde, der die vorhandene Speicherkapazität vollständig ausnutzt.

Demgemäß liegt der Erfindung die Aufgabe zugrunde, einen Prozeßrechner anzugeben, bei dem der Datenspeicher vollständig ausgenutzt wird, und dessen Schaltungsanordnung für diesen Zweck nur minimalen Aufwand erfordert.

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Diese Aufgabe wird durch den im Anspruch 1 gekennzeichneten Prozeßrechner gelöst.

Die Erfinaung hat den Vorteil, daß die vollständige Ausnutzung des Datenspeichers es ermöglicht, die Anzahl der SpeichernoduIe z.B. um 1/3 bzw. 1/4 zu vermindern, wodurch der Gesamtaufwand und die entsprechenden Kosten des Prozeßrechners erheblich reduziert werden.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird an Hand der Zeichnung erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild des erfindungsgemäß realisier ten Prozeßrechners;

Fig. 2 eine ausführlichere Darstellung der erfindungsgemäß realisierten Konzentrationseinheit U von Fig. 1;

Fig. 3 eine ausführlichere Darstellung der erfindungsgemäß realisierten Expansionseinheit U von Fig. 1; und

Fig. 4 eine ausführlichere Darstellung der erfindungsgemäß realisierten Steuereinheit UC von Fig. 1.

Der in Fig. 1 dargestellte Prozeßrechner ist mit Sammelschienen aufgebaut, über welche die Daten empfangen, abgegeben und unter den verschiedenen Kreisen im Prozeßrechner ausgetauscht werden. So führt zu den durch den Prozeßrechner betriebenen (nicht dargestellten) peripheren Einheiten eine Zweirichtungs-Sammelschiene a, über welche die zwischen dem Rechner und den peripheren Einheiten ausgetauschten Daten fließen. Eine Ausgangssammelschiene b wird durch die am Ausgang einer ein binäres Schaltwerk enthaltenden arithmetischen Einheit ALU verfügbaren Daten gespeist, über eine Datensammelschiene c fließen die für diese arithmetische Einheit bestimmten Daten. Durch eine Registersammeischiene d gelangen zu der arithmetischen Einheit die Daten, die zusammen mit den in der Datensammelschiene c verfügbaren Daten zur Durchführung arithmetischer und logischer Operationen benutzt werden.

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Parallel zur Ausgangssammelschiene b und zur Datensanimelschiene c sind die folgenden Einheiten geschaltet: Ein Programmzähler PC, dessen Inhalt die Adresse des jeweils durchzuführenden Befehls angibt. In einem Programmspeicher MP werden die durch den Programmzähler PC gezählten Befehle gespeichert. Ein Befehlsregister RI wird durch die am Ausgang des Programmspeichers MP verfügbaren Befehle gespeist. Ein mit der Ausgangssammelschiene b verbundenes Adressenregister RA speichert die Adressenbit, durch welche es möglich ist, die zu verarbeitenden Daten zu erkennen. Ein durch den Inhalt des Adressenregisters RA adressierter Datenspeicher MD speichert die zu verarbeitenden Daten. Die schon erwähnte "logische" und arithmetische Einheit ALU dient zur Verarbeitung der auf der Datensammelschiene c und auf der Registersammeischiene d vorliegenden Daten aufgrund des Inhalts des Operationscodes, der in jedem Befehl vorgesehen ist und den die Einheit ALU am Eingang g_ aus einer Kontrolleinheit empfängt. Ferner sind mehrere Arbeitsspeicher A vorgesehen sowie ein Pufferspeicher T zur Zwischenspeicherung von zu verarbeitenden Daten, die auf die Registersammelschiene d gegeben werden sollen.

An den Eingang der Einheit ALU ist eine Konzentrationseinheit U und an ihren Ausgang eine Expansionseinheit U_ gec e

schaltet. Die Zweirichtungs-Sammelschiene a ist über eine Eingangseinheit U. mit der Datensammelschiene c und über eine Ausgangseinheit U mit der Ausgangssammelschiene b verbunden. Die im Register RI enthaltenen Befehle gelangen zu der Kontrolleinheit CN, die den Befehl decodiert und die zur Durchführung der Befehle erforderlichen Vorgänge steuert.

Zur Erläuterung der Arbeitsweise der hier beschriebenen Schaltung sei die Durchführung eines beliebigen Speicherbezugsbefehls (d.h. eines auf den Speicher bezogenen sogenannten "Memory-Reference"-Befehls) betrachtet. Die Struktur eines solchen Befehls ist in der Tabelle A dargestellt:

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1	2	3	14
Dperations- 2Ode	Adressierungs art	Vierbit- Teil -Code	Operandenadresse

Tabelle A

Bei einem derartigen Befehl stellt der erste Bereich von 5 Bit den Operationscode dar, der die Art der mit den Daten durchzuführenden Operation angibt. Ein zweiter Bereich von 2 Bit stellt die im betrachteten Befehl vorgesehene Adressierungsart (direkt, indirekt usw.) dar. Dieser Bereich zeigt z.B., daß die Adresse der zu verarbeitenden Daten die im gleichen Befehl enthaltene Adresse ist (direkte Adressierung), oder ob im Befehl eine binäre Konfiguration vorgesehen ist, die zur Gewinnung der Adresse für die zu verarbeitenden Daten benutzt werden soll (indirekte, indizierte Adressierung). Ein dritter Bereich von 3 Bit ist für den Vierbit-Teil-Code bestimmt, der angibt, welche und wie viele Bit aus einer festgelegten Anzahl von Bit im jeweiligen Befehl zu verarbeiten sind; wenn man annimmt, daß im Datenspeicher MD die zu verarbeitenden Daten zu 16-Bit-Paketen gespeichert werden, so zeigt der Vierbit-Teil-Code an, ob die Verarbeitung von nur 4 Bit und von welchen Bit oder von nur 8 Bit und welchen Bit oder von nur 12 Bit oder aber vom Inhalt des ganzen Speichers vorgesehen ist. Ein vierter Bereich von 14 Bit betrifft die Operandenadresse, die die Adresse des Datenspeichers MD (bei direkter Adressierung) ausdrückt, in dem die zu verarbeitenden Daten gespeichert sind.

Zu einem gegebenen Zeitpunkt erhält der Inhalt des Programmzählers PC eine binäre Konfiguration, die eine Speicherzone des Datenspeichers MD angibt, in welcher beispielsweise ein Speicherbezugsbefehl gespeichert ist. Dieser Befehl erscheint also am Ausgang des Programmspeichers HP und gelangt zum Befehlsregister RI und somit zur Kontrolleinheit CN. Die Kontrolleinheit CN prüft die Adressierungsart und gibt bei

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direkter Adressierung die Übertragung der 14 Bit der Operandenadresse in das Adressenregister RA frei. Diese Adresse gibt eine Speicherzone des Datenspeichers MD an, in welcher die wie in jeder Speicherzone vorgesehenen 16 Bit gespeichert sind. Die so erkannten 16 Bit werden auf die Datensammelschiene c gegeben und erscheinen am Eingang der Konzentrationseinheit U. Die Kontrolleinheit CN veranlaßt die "Übertragung der Bit des Vierbit-Teil-Codes in die Steuereinheit UC für den betreffenden Bereich, die erkennt, welche aus den durch die Operandenadresse adressierten Daten im jeweiligen Befehl zu verarbeiten sind.

Die Zuweisung einer beliebigen Information, z.B. einer Wahlziffer, in einen festgelegten Vierbit-Teil des Datenspeichers MD oder des Arbeitsspeichers A erfolgt über einen bzw. mehrere Befehle durch die Konzentrationseinheit U und/oder durch die Expansionseinheit U , die Steuerimpulse von der Steuereinheit UC empfangen.

Zum besseren Verständnis des erwähnten Vierbit-Teil-Codes kann man sich jede Speicherzone mit einer 16-Bit-Kapazität in 4 Vierbit-Teile unterteilt vorstellen, die wie in der folgenden Tabelle B von 0 bis 3 numeriert sind:

3

2

1

0

Tabelle B

Beim 16-Bit-Paket ist der Vierbit-Teil 0 derjenige der weniger bedeutsamen (signifikanten) Bit, während der Vierbit-Teil 3 die bedeutsamsten Bit enthält. Um die potentielle Speicherkapazität des Datenspeichers vollständig zu nutzen, muß man z.B. 4 Wahlziffern (jeweils aus 4 Bit bestehend) in einer einzigen Speicherzone speichern. Die Speicherung von 4 Wahl-

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Ziffern in nur einer Speicherzone ist jedoch nur möglich, wenn man den Vierbit-Teil-Code benutzt, weil bei Adressierung des Datenspeichers mit der Operandenadresse die vier Wahlziffern alle in den weniger bedeutsamen Vierbit-Teil geschrieben würden und das Schreiben einer Ziffer die vorhergehend geschriebene Ziffer auslöschen würde.

Es sei angenommen, daß eine Wahlziffer in dem Vierbit-Teil 0 einer gegebenen Speicherzone gespeichert wurde und eine zweite Wahlziffer in den Vierbit-Teil 1 der gleichen Speicherzone geschrieben werden soll. Wenn die in dem Vierbit-Teil 1 zu speichernde Wahlziffer im Vierbit-Teil 0 des Arbeitsspeichers A enthalten ist, werden durch einen Befehl die im Vierbit-Teil 0 liegenden Daten in den Vierbit-Teil 1 versetzt und somit in der vorgesehenen Speicherzone bei der durch den Bereich der Operandenadresse (vgl. Tabelle 1) angegebenen Adresse gespeichert. Die Versetzung wird in diesem Fall durch die Expansionseinheit U durchgeführt, für welche die Steuereinheit UC das Schreiben der Daten in den Vierbit-Teil 1 freigibt.

Im betrachteten Fall ist die Konzentrationseinheit U nicht beteiligt, die dabei nur durchlässig ist, und auch die Einheit ALU führt dabei einfach eine übertragungsfunktion aus. Der Inhalt des Arbeitsspeichers A gelangt daher unverändert an den Eingang der Expansionseinheit U . Die Expansionseinheit gibt an ihrem Ausgang 16 Bit ab, in denen der Inhalt der beiden bedeutsameren Vierbit-Teile 2 und 3 wie auch der Inhalt des Vierbit-Teils 0 unverändert ist, während der Inhalt des Vierbit-Teils 1 geändert wird, weil er die im Vierbit-Teil 0 gespeicherte Wahlziffer empfängt.

Die Steuereinheit UC erzeugt Schreibimpulse an seinen Ausgängen S_Q, S₁, S₂ und S₃, welche den Schreibbetrieb sowohl für die jeweiligen Vierbit-Teile des Arbeitsspeichers A bzw. des Pufferspeichers T als auch für die jeweiligen Vierbit-Teile der Speicherzonen des Datenspeichers MD freigibt. Beim be-

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trachteten Fall wird nur der Ausgang S. wirksam sein, der das Schreiben der Wahlziffer in den Vierbit-Teil 1 der vorgesehenen Speicherzone im Datenspeicher veranlaßt.

Die Konzentrationseinheit U_c wird dann benötigt, wenn die zu speichernden Daten in einem anderen Vierbit-Teil statt dem Vierbit-Teil 0 für weniger bedeutsame Bit enthalten sind. So sei nun angenommen, daß eine im Vierbit-Teil 3 einer zweiten Speicherzone gespeicherte Wahlziffer in den Vierbit-Teil 2 einer ersten Speicherzone gespeichert werden soll. Durch einen ersten Befehl wird der Inhalt der zweiten Speicherzone gelesen, der über die Datensammelschiene c zur Konzentrationseinheit U gelangt. Die Steuereinheit UC sendet dabei Steuerimpulse e an die Konzentrationseinheit U , an deren Ausgang 16 Bit liegen, in denen der Inhalt der Vierbit-Teile 1 und 2 unverändert bleibt, weil diese am betrachteten Vorgang nicht beteiligt sind. Der Inhalt des Vierbit-Teils O wird hingegen geändert, wil er die Wahlziffer empfängt, die im Vierbit-Teil 3 gespeichert ist. In der Steuereinheit UC ist in diesem Fall der Ausgang S_ erregt, der das Schreiben der Wahlziffer in den Vierbit-Teil O des Arbeitsspeichers A bewirkt. Durch einen zweiten Befehl wird der Inhalt des Arbeitsspeichers A gelesen und an den Eingang der Expansionseinheit U geführt, die unter Steuerung durch die Impulse e die Wahlziffer in den Vierbit-Teil 2 schreibt, wie im vorhergehenden Fall hinsichtlich des Schreibens einer im weniger bedeutsamen Vierbit-Teil gespeicherten Information in einen beliebigen Vierbit-Teil erläutert wurde.

Gemäß Fig. 2 ist die Konzentrationseinheit U an die Datensammelschiene c geschaltet, die aus 16 Drähten besteht und somit der Speicherkapazität jeder Speicherzone entspricht. Mit q_Q sind diejenigen Drähte der Datensammelschiene bezeichnet, die zur Aufnahme der weniger bedeutsamen Bit in einer gegebenen Speicherzone bestimmt sind, mit q_x diejenigen Drähte, die zur Aufnahme der Bit des zweiten weniger bedeutsamen Vierbit-Teils bestimmt sind, usw. Die Konzentration des Inhaltes eines der

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Vierbit-Teile in dem Vierbit-Teil O wird dadurch erzielt, daß man die Erzeugung der binären Konfiguration, die vorher in einem der Vierbit-Teile einer beliebigen Speicherzone gespeichert wurde, am Ausgang Nr. 0 der Konzentrationseinheit U steuert. Die Konzentrationseinheit U_ enthält dafür einen Multiplexer MT,, an dessen Eingang die Drähte q_o, q,, q₂ und q-j der Datensammelschiene c geschaltet sind. Der Multiplexer MT, wird durch ein Signal f, vom Ausgang der Steuereinheit UC gesteuert, die die übertragung der binären Konfiguration an den Multiplexerausgang freigibt, welche auf denjenigen q-Drähten vorliegt, deren Daten in den weniger bedeutsamen Vierbit-Teil zu übertragen sind.

Die Steuereinheit UC steuert ferner einen Multiplexer MT,» der zur Konzentration zweier Vierbit-Teile (Achtbitgruppe) benutzt wird. Z.B. sei angenommen, daß die Verarbeitung von 8 Bit von den 16 Bit verlangt wird, die in einer Speicherzone in den Vierbit-Teilen 2 und 3 gespeichert sind. In diesem Fall werden sowohl der Multiplexer MT. als auch der Multiplexer MT₂ benutzt. So werden an den Ausgang des Multiplexers MT. die auf den Drähten q~ vorliegenden Daten gegeben, während an dem Ausgang des Multiplexers MT₂ die auf den Drähten q₃ vorliegenden Daten erscheinen. Ist keine Konzentration vorgesehen, so gibt der Multiplexer MT₁ an seinem Ausgang die auf den Rähten <Jq vorliegenden Daten ab. Der Multiplexer MT₂ liefert an seinem Ausgang die auf den Drähten q. vorliegenden Daten, und die auf den Drähten q₂ und q₃ vorliegenden Daten werden direkt an die Ausgänge Nr. 2 und 3 übertragen.

Die Expansionseinheit U empfängt gemäß Fig. 3 an vier Eingängen Nr. 0 bis 3 den Inhalt ebenso vieler Vierbit-Teile, die am Ausgang der Einheit ALU zur Verfugung stehen. Der Eingang Nr. 0 hat eine direkte Verbindung mit dem Ausgang an den Drähten q_Q der Sammelschiene b, während der Eingang Nr. 1 mit den Drähten q. über einen ersten Multiplexer MT₃ verbunden

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ist, der ebenfalls an den Eingang Nr. O geschaltet ist. Der Eingang Nr. 2 ist über einen ebenfalls an den Eingang Nr. O geschalteten Multiplexer MT. mit dem Ausgang an den Drähten q₂ verbunden, während der Eingang Nr. 3 über einen dritten Multiplexer MT₅, der auch an die Eingänge Nr. O und 1 geschaltet ist, mit dem Ausgang an den Drähten q₃ verbunden ist. Diese Multiplexer MT₃, MT₄ und MT₅ werden durch die Steuerimpulse e vom Ausgang der Steuereinheit UC gesteuert und bewirken die Expansion des Inhaltes des Vierbit-Teils Nr. O in den Vierbit-Teil, für welchen die Expansion verlangt ist. Den Multiplexern MT₃, MT₄ und MT₅ wird an ihren Eingängen der Inhalt des weniger bedeutsamen Vierbit-Teils vom Ausgang Nr. O der Expansionseinheit U zugeführt. Durch Freigabe eines dieser Multiplexers wird der Inhalt des Vierbit-Teils 0 in denjenigen Vierbit-Teil versetzt, an welchen der freigegebene Multiplexer die am Ausgang Nr. 0 verfügbaren Daten abgibt.

Falls der Inhalt zweier Vierbit-Teile versetzt werden soll - weil die Verarbeitung einer Achtbitgruppe (eines "Octet") vorgesehen ist -, werden zwei Multiplexer benutzt. Beispielsweise sei angenommen, daß die Versetzung des Inhaltes der Vierbit-Teile O und 1 in die Vierbit-Teile 2 und 3 erforderlich ist. In diesem Fall wird sowohl der Multiplexer MT₄ als auch der Multiplexer MT₅ benutzt. Der Multiplexer MT₄ liefert an seinem Ausgang den Inhalt des Vierbit-Teils 0, während der Multiplexer MT₅ den Inhalt des Vierbit-Teils 1 abgibt, der am Eingang Nr. 1 der Expansionseinheit U zur Verfügung steht.

Zu der in einer bevorzugten Ausführungsform in Fig. 4 dargestellten Steuereinheit UC gelangen am Eingang h die drei Bit des Vierbit-Teil-Codes, die in einem Register R gespeichert werden. Das Register R ist an einen ersten Eingang eines Multiplexers MT₆ geschaltet, an dessen zweitem Eingang (+5) ebenso viele, also drei Bit mit dem Binärwert "1" liegen. Der Multiplexer MT₆ wird durch ein Signal g^ gesteuert, das von

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der Kontrolleinheit CN erzeugt wird, die die beiden an den Eingängen verfügbaren binären Konfigurationen wählt. Die bedeutsameren Ausgänge des Multiplexers MT, sind mit dem Steueraingang eines Multiplexers MT₇ verbunden, so daß vier festgelegte, an ebensovielen Eingängen vorliegende binäre Konfigurationen gewählt werden können.

Die durch den Multiplexer MT₇ gewählte binäre Konfiguration steuert durch die Signale f. den Multiplexer MT, gemäß Fig. 2, der zur Konzentration des Inhaltes eines beliebigen Vierbit-Teils in dem Vierbit-Teil 0 bestimmt ist. Der Multiplexer MT₂ wird hingegen durch ein Signal f₂ gesteuert, das am Ausgang eines UND-Gliedes N zur Verfügung steht, dem die am Ausgang des Multiplexers MTg verfügbaren Bit r ', r.' und r~· zugeführt sind.

Die drei Bit des Vierbit-Teil-Codes am Ausgang des Registers R gelangen auch an den Eingang eines Multiplexers MT₈, an dessen zweiten Eingang (+5) die gleiche Anzahl Bit mit dem Binärwert "1" liegen. Der Multiplexer MT„ wird durch ein von der Kontrolleinheit CN erzeugtes Signal g_ gesteuert. An den

Ausgang (Bit r ", r," und r_o") des Multiplexers MT₀ ist eine Ui^ ο

Decodiereinheit DC angeschlossen, die die an ihren Eingängen empfangenen acht möglichen binären Konfigurationen decodiert. Die Ausgänge m , m.,...,m- werden zur Steuerung der Expansionseinheit U benutzt.

Der Multiplexer MT₃ wird durch das Signal e, am Ausgang Nr. 0 des Decoders DC gesteuert, während der Multiplexer MT. durch das am Ausgang eines die Signale der Ausgänge m₂ und m,-empfangenden (inklusiven) ODER-Gliedes N₁ verfügbare Signal e₂ gesteuert wird. Der Multiplexer MT₇ wird hingegen durch zwei Bit vom Ausgang eines Multiplexers MT_g gesteuert, der an seinem Steuereingang ein Signal vom Ausgang eines (inklusiven) ODER-Gliedes N₂ empfängt, dessen Eingang die Signale der Ausgänge nu und m,- zugeführt sind. Der Multiplexer MTg empfängt

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ferner an einem ersten Eingang die beiden bedeutsameren Bit (T₁" und r₂") vom Ausgang des Multiplexers MTg und an einem zweiten Eingang (+5) zwei Bit mit dem Binäerwert "1»".

In den Fällen, in denen keine Konzentration und/oder keine Expansion vorgesehen ist, haben die Signale q^ und/oder g₂ einen solchen Binärwert, daß die Signale e und/oder f die Konzetrationseinheit U und/oder die Expansionseinheit U durchlässig machen. In den Fällen, in denen eine Konzentration und/oder eine Expansion vorgesehen ist, hängt das Ansprechen eines oder mehrerer Multiplexer der Konzentrationseinheit und/oder der Expansionseinheit vom Binärwert der Bit des Vierbit-Teil-Codes ab. Sinngemäß hängt die Erzeugung der Impulse S zur Steuerung der Datenschreibung in die Vierbit-Teile des Datenspeichers MD und des Arbeitsspeichers A von dem Bit des Vierbit-Teil-Codes und vom Binärwert der Impulse (Signal g) der Kontrolleinheit CN ab.

Die Impulse S werden durch einen Multiplexer MT._ erzeugt, der über ein UND-Glied N₃ durch das Signal g₂ und ein Signal g₃, das ebenfalls von der Kontrolleinheit CN erzeugt wird, gesteuert wird. Der Multiplexer MT._Q empfängt an vier ersten Eingängen Impulse, die die Bit (r) des Vierbit-Teil-Codes und deren in Fig. 4 dargestellte Kombinationen bilden, und an vier zweiten Eingängen Impulse, die aus den ebenfalls Fig. 4 zu entnehmenden Kombinationen der Ausgänge (Signal m) der Decodiereinheit DC gebildet sind. Das Ausgangssignal des UND-Gliedes N₃ steuert die Abgabe der binären Konfiguration an den vier ersten Eingängen bzw. der binären Konfiguration an den vier zweiten Eingängen an die Ausgänge S₀, S-, S₂, S₃.

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Claims

10035/H/Ro.

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vom 12. Mai 1976 ^C'· · ^: ■ ^: · ·' -

Societä Italiana Telecomunicazioni

Siemens s.p.a.
Piazzale Zavattari 12, Mailand/Italien

Patentansprüche

Elektronischer Prozeßrechner zur Steuerung des Fernsprech-Verkehrs in einer Fernsprechvermittlungsstelle mit einem aurch einen Programmzähler adressierbaren Programmspeicher zur Speicherung von Speicherbezugsbefehlen, die jeweils einen Operationscodebereich, einen Bereich für die Adressierungsart und einen Bereich für die Operandenadresse haben, und mit einem Befehlsregister zur Speicherung der am Ausgang des Programmspeichers verfügbaren Befehle, einer Kontrol!einheit, die ihr von dem Befehlsregister zugeführte Befehle decodiert und die für die Ausfahrung dieser Befehle erforderlichen Vorgänge steuert, einem Adressenregister zur Aufnahme der Adresse der zu verarbeitenden Daten, einem Datenspeicher, der eine gegebene Anzahl von Speicherzonen mit vorgegebener Speicherkapazität enthält und durch den Inhalt des Adressenregisters adressiert wird, einer Anzahl von Arbeitsspeichern zur Speicherung von Verarbeitungs-Zwischenergebenissen, einem Pufferspeicher zur Zwischenspeicherung zu verarbeitender Daten sowie einer ein binäres Schaltwerk enthaltenden arithmetischen Einheit, die an einem ersten Eingang die zu verarbeitenden Daten, an einem zweiten Eingang eventuell zusammen mit den Daten am ersten

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ORIGINAL INSPECTED

Eingang zu verarbeitende Daten und an einem dritten Eingang den Operationscode empfängt, der den mit den Daten am ersten und zweiten Eingang durchzuführenden Vorgang ausdrückt, dadurch gekennzeichnet, daß jede zur Datenspeicherung bestimmte Speicherzone in den Daten-, Arbeitsund Pufferspeichern (MD, A, T) in eine festgelegte Anzahl gleicher Teile (Vierbit-Teile) unterteilt ist, daß die Bit eines in jedem Befehl vorgesehenen zusätzlichen Bereiches (für Vierbit-Teil-Code), der den Speicherteil für gemäß dem jeweiligen Befehl zu verarbeitende Daten angibt, von der Kontrolleinheit (CN) mit einer Anzahl von Steuerimpulsen (g) einer Steuereinheit (UC) zugeführt werden, welche Schreibimpulse (S) für die durch den zusätzlichen Bereich des Befehls (für Vierbit-Teil-Code) angegebenen Speicherteile erzeugt, daß die Steuereinheit (UC) Steuerimpulse (f) für eine dem Eingang der arithmetischen Einheit (ALU) vorgeschaltete Konzentrationseinheit (U_c) erzeugt, die ein Datenpaket empfängt, das in Blöcke unterteilt ist, deren Anzahl gleich der Anzahl der in jeder Speicherzone vorgesehenen Speicherteile ist, und mit der aufgrund der Steuerimpulse (f) der Steuereinheit (UC) ein bzw. mehrere Datenblöcke in die weniger bedeutsamen Datenblöcke des Datenpakets versetzbar sind, und daß die Steuereinheit (UC) Steuerimpulse (e) für eine an den Ausgang der arithmetischen Einheit (ALU) geschalteten Expansionseinheit (U_e) erzeugt, mit der aufgrund dieser Steuerimpulse (e) ein bzw. mehrere Datenblöcke, die in dem Datenpaket weniger bedeutsame Stellungen einnehmen, in die bedeutsameren Stellungen versetzbar sind.

2.) Prozeßrechner nach Anspruch 1, dadurch gekennzeichnet , daß zu der Konzentrationseinheit (U ) und von ihr weg jeweils eine Anzahl η + 1 Gruppen von Drähten (q_o - q₃) führen, die in der Reihenfolge von 0 bis η an ebenso viele Speicherteile jeder Speicherzone geschaltet sind, wobei in dem mit der Gruppe 0 verbundenen Speicherte!1 die weniger

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bedeutsamen Bit gespeichert sind, daß die Drahtgruppen an den Eingang eines ersten Multiplexers (MT₁) angeschlossen sind, der den weniger bedeutsamen Ausgang der Konzentrationseinheit (ü_c) speist, daß der erste Multiplexer (MT.) durch ein erstes Signal (f₁) der Steuereinheit (UC) gesteuert wird, und daß die Steuereinheit (UC) bei vorgesehener Verarbeitung des Inhaltes zweier Speicherzonenteile ein zweites Signal (f~) zur Steuerung eines zweiten Multiplexers (MT2) erzeugt, der den dem weniger bedeutsamen Ausgang benachbarten Ausgang speist, und an dessen Eingang die Drahtgruppen Nr. 1 bis Nr. η angeschlossen sind.

3.) Prozeßrechner nach Anspruch 2, dadurch gekennzeichnet , daß die Ein- und Ausgänge der Expansionseinheit (U ) denjenigen der Konzentrationseinheit (U_c) entsprechen und die gleiche Reihenfolge von 0 bis η haben, daß der die weniger bedeutsamen Bit empfangende Eingang (Nr.O) der Expansionseinheit (U_) eine direkte Verbindung mit ihren Ausgang (q_Q) für die weniger bedeutsamen Bit hat, daß jeder ihrer übrigen Eingänge von 1 bis η mit dem jeweils entsprechenden Ausgang über einen eigenen Multiplexer (MT~, MT, und MT₅) verbunden ist, der ein Steuersignal {,e^, e₂, e-,) von der Steuereinheit (UC) empfängt, und daß ein an den Ausgang Nr. i geschalteter Multiplexer (MT.) mit den Eingängen Nr. O bis Nr. i verbunden ist.

4.) Prozeßrechner nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß die Steuereinheit (UC) zur Erzeugung der Impulse (f) zur Steuerung der Konzentrationseinheit (U_c) ein Register (R ) enthält, das die Bit (r_ß, r., r~) des zusätzlichen Bereiches (für Vierbit-Teil-Code) des Befehls speichert und den ersten Multiplexeingang eines sechsten Multiplexers (MT_g) speist, welcher an einem zweiten Multiplexeingang (+5) Impulse mit festem Binärwert und an einem Steuereingang ein erstes Signal (g,) empfängt, das von der Kontrolleinheit (CN) erzeugt wird, daß die bedeutsameren Bit am Ausgang des sechsten Multiplexers (MT,)

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zum Steuereingang eines siebenten Multiplexers (MT₇) gelangen, an dessen Multiplexeingängen eine Anzahl η + 1 festgelegte binäre Konfigurationen liegen, und daß das erste von der Steuereinheit (UC) erzeugte Signal (f₁) am Ausgang des siebenten Multiplexers (MT₇) und das zweite Signal (f~) der Steuereinheit (UC) am Ausgang eines UND-Gliedes (N) verfügbar ist, dessen Eingänge mit den Ausgängen (r¹) des sechsten Multiplexers (MT_g) verbunden sind.

5.) Prozeßrechner nach Anspruch 4, dadurch gekennzeichnet , daß die Steuereinheit (UC) zur Erzeugung der Impulse (e) zur Steuerung der Expansionseinheit (U ) einen achten Multiplexer (MT„) enthält, der an seinem Steuereingang ein zweites von der Kontrolleinheit (CN) abgegebenes Signal (g₂) empfängt, und dem an einem ersten Multiplexeingang die am Ausgang des Registers (R_n) verfügbaren Bit des zusätzlichen Bereiches (Vierbit-Teil-Code) des Befehls und an einem zweiten Multiplexeingang (+5) ebenso viele Impulse mit festem Binärwert zuführbar sind, daß die am Ausgang des achten Multiplexers (MTg) verfügbare binäre Konfiguration einer Decodiereinheit (DC) zugeführt ist, die 2ⁿ = K Ausgänge Nr. 0 bis Nr.(K - 1) aufweist, wobei der Ausgang Nr. (K-I) wirksam ist, wenn am Eingang der Decodiereinheit (DC) die nach absolutem Wert höhere binäre Konfiguration vorliegt, daß am Ausgang Nr. 1 der Decodiereinheit (DC) das Steuersignal (e.) für den an den Ausgang Nr. 1 der Expansionseinheit (U_fi) geschalteten Multiplexwers (MT₃) zur Verfügung steht, während das Steuersignal (e₂) für den zweiten Multiplexer (MT₄) der Expansionseinheit am Ausgang eines ersten ODER-Gliedes (N.) verfügbar ist, das mit mehreren Ausgängen der Decodiereinheit (DC) verbunden ist, daß das Steuersignal (e^) für den dritten Multiplexer (MT₅) der Expansionseinheit am Ausgang eines neunten Multiplexers (MT_g) verfügbar ist, welcher von einem zweiten ODER-Glied (N₂) gesteuert wird, das an mehrere Ausgänge der Decodiereinheit (DC) geschaltet ist, und daß der neunte Multiplexer (MT₉) an ersten Multiplexeingängen (+5) mehrere Bit mit festem Binärwert und an zweiten Multiplexeingängen

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die am Ausgang des achten Multiplexers (MT₈) verfügbaren bedeutsameren Bit empfängt.

6.) Prozeßrechner nach Anspruch 1 und 5, dadurch gekennzeichnet , daß die Schreibimpulse (S) der Steuereinheit (UC) für die Speicherteile jeder Speicherzone am Ausgang eines zehnten Multiplexers (ΜΤ._.) erzeugt werden, der vom Ausgangssignal eines UND-Gliedes (N₃) gesteuert wird, dem das zweite Signal (g₂) und ein drittes Signal (g₃) der Kontrolleinheit (CN) zugeführt werden, und daß der zehnte Multiplexer (MT₁₀) an ersten Multiplexeingängen Kombinationen der Signale der Ausgänge (m) der Decodiereinheit (DC) und an zweiten Multiplexeingängen ein festes Signal (+5) und Kombinationen der Bit (r) des zusätzlichen Befehlsbereiches (Vierbit-Teil-Code) empfängt.

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