DE2247704C3 - Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage - Google Patents

Description

Die Erfindung betrifft eine vollständig aus monolithisch integrierten Schaltkreisen aufgebaute, bit-unterteilte Datenverarbeitungsanlage mit Zentraleinheit zur Verarbeitung von jeweils aus M Bit bestehenden Datenworten, mit auf einem Substrat mit innenliegenden Verbindungs- und Versorgungsleitungen angeschlossenen Schaltkreismoduln.

Üblicherweise baut sich eine Datenverarbeitungsanlage rund um eine Zentraleinheit, die CPU, auf. Die CPU besteht im Grundsatz aus einer arithmetischen und logischen Einheit (ALU) und einer komplexen Steuerschaltung (CU). Dieser Teil der Datenverarbeitungsanlage bestimmt im wesentlichen die Komplexität und die Kosten des gesamten Systems. Aus diesem Grund waren bisher alle Bemühungen, hochintegrierte Schaltkreise beim Aufbau einer Zentraleinheit einzusetzen, von wenig Erfolg begleitet.

Aus dem Stand der Technik ist als Ausgangspunkt für die Erfindung die US-Patentschrift Nr. 34 36 734 zu nennen, in der eine Halbleiterspeicherschaltury offenbart ist, bei der eine große Anzahl auf einem Halbleiterplättchen angebrachter integrierter Speicherschaltungen (BOM) benutzt werden. Dort ist also eine Speicherschaltung beschrieben, die eine Mehrzahl von Betriebsspeichergrundschaltungen (BOM) benutzt. Jede dieser Speichereinheiten ist im Speichersystem für eine und nur eine Bitposition des Datenworts bestimmt. Das heißt, alle Bits höchster Wertigkeit aller Worte werden in einem Modul gespeichert. Die nächstniedrigen Bits im nächsten Modul usw. Durch diese Anordnung wird ein Datenverarbeitungssystem geschaffen, bei dem ein kontinuierlicher Betrieb des Systems dadurch möglich ist, daß fehlerhafte Daten, die von fehlerhaften Teilen des Speichersystems geliefert werden, bei ununterbrochen weiterlaufendem Betrieb korrigiert werden können, während der fehlerhafte Teil des Speichersystems entfernt, repariert oder ersetzt wird. Weiterhin läßt es die dort offenbarte Speicheranordnung zu, daß fehlerhafte Teile des Speichersystems in einer Datenverarbeitungsanlage ersetzt oder repariert werden können, wobei bei jedem Zugriff zum Speichersystem eine Anzahl von Computerworten für die anschließende Verarbeitung abgegeben werden.

Ferner ist beispielsweise aus der US-PS 32 96 426 eine binäre Addierschaltung bekannt, mit der sich eine ODER-Verknüpfung bzw. eine Exklusiv-ODER Verknüpfung durchführen läßt. Dabei ist für die Addition z. B. der ;-ten Stelle zweier zu addierender Binärzahlen für die /-te Stelle beider Zahlen jeweils nur eine logische und arithmetische Schaltung vorgesehen, wobei die Gesamtheit aller logischen und arithmetischen Schaltungen nach Art einer zweidimensionalen Matrix an einer Zentralsteuerung angeschlossen sind. Jede logische und arithmetische Schaltung ist mit einem Speichermittel und einer internen Steuerung verbunden.

Aufgrund der matrixartigen Anordnung ist hier keine Bit-Unterteilung möglich. Vielmehr stehen alle diese logischen Schaltungen untereinander adressierbar in Verbindung.

Weiterhin ist aus der US-PS 36 04 909 eine modular aufgebaute logische Schaltung bekannt, bei der jede modulare Einheit vier Eingänge und vier Ausgänge aufweist. Je nachdem, an welchem der vier Eingänge eiiie binäre 1 anliegt, tritt an den vier Ausgängen eine binäre I oder eine binäre Null auf. Drei Eingänge X. Y und Z der vier Eingänge der modularen Einheit sind jeweils an einzelne Eingangselementen angeschlossen, und drei der vier Ausgänge sind an andere einzelne Ausgangsspeicherelemente angeschlossen. Auch hier handelt es sich nicht um eine vollständige bit-unterteilte Datenverarbeitungsanlage mit integrierter Zentraleinheit in hochintegrierter Schaltungstechnik.

Es war bisher jedoch vor allen Dingen wegen der Komplexität der Zentraleinheit praktisch nicht möglich, dieses Konzept auf andere Teile einer Datenverarbci-

h5 tungsanlage auszudehnen. Eine weitere Schlußfolgerung ist, daß die Anwendung von Fehlererkennungsund Fehlerbeseitigungsverfahren begrenzt geblieben ist. Es ist daher Aufgabe der vorliegenden Erfindung, eine

Datenverarbeitungsanlage mit Zentraleinheit zu schaffen, die in monolithischer integrierter Halbleiterschaltungstechnik ausgeführt und vollständig nach dem Prinzip der Einzelbitunterteilung hergestellt werden kann. Dabei ist dann insbesondere die Einzelverzögerung innerhalb der Zentraleinheit voll verträglich mit der hohen Arbeitsgeschwindigkeit und der Zugriffsgeschwindigkeit derzeit verfügbarer monolithischer Speicher.

Selbstverständlich darf dabei das Betriebsverhalten der Zentraleinheit keine Verschlechterung erfahren. Wenn man dann noch in einer solchen Datenverarbeitungsanlage den aus hochintegrierten Halbleiterschaltelementen aufgebauten Speicher mit einer ebenso aus hochintegrierten monolithischen Halbleiterschaltungen aufgebauten Zentraleinheit kombiniert, dann lassen sich auch noch die bisher zwischen Zentraleinheit und Speicher aui tretenden Signaiverzögerungen in Kabeln vermeiden.

Ferner lassen sich dann auch Fehlererkennungen und Fehlerkorrekturen in der Weise durchführen, daß es auch mit fehlerhaften Schaltungen für die Fehl^rkorroktureinrichtung immer noch möglich ist, die Gültigkeit der Ausgangsdaten der Aniage sicherzustellen.

Diese Aufgabe wird durch die gemeinsame Anwendung der im Patentanspruch 1 gekennzeichneten Merkmale gelöst.

Vorteilhafte Ausgestaltungen sind in den Unteransprüchen gekennzeichnet

Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen näher beschrieben.

Dabei zeigt

Fig. 1 eine schematische perspektivische Ansicht, zum Teil weggebrochen, zur Darstellung der Bitunterteilung einer Datenverarbeitungsanlage und der Organisation einer hochintegrierten Halbleiterspeichertechnik für eine aus hochintegrierten Halbleiterschaltkreisen bestehende Zentraleinheit,

F i g. 2 und 3 elektrische Prinzipschaltbilder der elementaren logischen Schaltung und der Steuerschaltung und

Fig.4 eine schematische Darstellung der elektrischen Schaltung gemäß der vorliegenden Erfindung, die voll nach dem Prinzip der Bitunterteilung als Hochintegrierte monolithische Speicherschaltung in Kombination mit einer hochintegrierten monolithischen Zentraleinheit aufgebaut sein kann.

Gemäß der vorliegenden Erfindung wird eine als monolithische Schaltung aufgebaute Datenverarbeitungsanlage geschaffen, die eine hochintegrierte Speicherschaltung und ebenfalls hochintegrierte elementare logische Schaltungen umfaßt, die aus einer Anzahl von M Moduln bestehen, wobei jeder Modul einen Decodierer, einen Speicher, elementare logische Schaltungen und eine Steuerschaltung enthält, die in eindeutiger Weise bestimmten Datenbits für ihre Verarbeitung zugeordnet sind. Jedem der M Moduln ist eine Fehlerer'lcennungs- und Fehlerkorrekturschaltung zugeordnet, <iie das Auftreten von Schaltungsfehlern zuläßt, ohne t'aß dabei die Gültigkeit der Ausgangsda» ten beeinflußt wird.

In Fig. 1 isl eine solche Elementarschaltung für eine aus monolithischen Schaltkreisen aufgebaute Zentraleinheit dargestellt, mit einem die elektrischen Anschlüsse enthaltenden Substrat 10, in dem eine Anzahl elektrischer Leitungen schematisch bei 12 gezeigt sind. Eine Anzahl Moduln 14 sind auf der Oberfläche des Substrats 10 angebracht und mit den Leitungen 12 über Anschlußstifte 16 oder ähnliche Mittel verbunden. Jeder Modul 14 besteht aus einem Speicher und Decodierer 13 und einer arithmetisch-logischen Schaltung und Steuerung 20.

Das der elektrischen Querverbindung dienende Substrat 10 zeigt dabei eine Verdrahtung in mehreren Ebenen mit Hilfe der Leitungen 12, die jedoch keinen Teil der vorliegenden Erfindung bilden.

Die in mehreren Ebenen liegenden Leitungen 12 stellen die Ebenen für die verschiedenen Spannungspegel, die Erdebenen usw. für die einzelnen Moduln dar und bilden auch die einzelnen elektrischen Eingangsund Ausgangsanschlüsse für die einzelnen Moduln 14.

Die Fehlerkorrekturschaltung ist ebenfalls in monolithischer integrierter Schaltungsweise als separater Modul 21 ausgeführt Andererseits kann natürlich die Fehlerkorrekturschaltung als Teil eines jeden Moduls 14 mit integriert sein.

Um eine Datenverarbeitungsanlage nach dem Bitunterteilungsprinzip voll aus monolith.cchen integrierten Schaltkreisen aufzubauen, ist es notwendig, eine elementare Zentraleinheit zu schaffen, die in eindeutiger Weise einem Teil des monolithischen Speichers zugeordnet ist. Normalerweise sind die Zentraleinheiten außergewöhnlich komplex nicht nur wegen der sehr komplexen arithmetischen und logischen Fähigkeiten, sondern auch wegen der erforderlichen Steuerschaltungen. Die vorliegende Erfindung hingegen benutzt eine elementare arithmetisch-logische Schaltung als BASISARITHMETISCHE EINHEIT und ihr zugeordnete Steuerschaltungen, die in der hier bevorzugten Ausführungsform folgende Funktionen durchführen kann:
COPY

ein Befehl zum Überführen eines adressierbaren Bits aus einem Speicherplatz in die arithmetisch-logische Schaltung.
SPEICHERN

ein Befehl zum Überführen des Inhalts einer arithmetisch-logischen Schaltung an einen adressierbaren Speicherplatz.
ODcR

ein Befehl für die ODER-Verknüpfung jedes adressierbaren Bits in einem Speicherplatz mit dem Inhalt der in der arithmetisch-logischen Schaltung gespeicherten Information.
UND

ein Befehl für die UND-Verknüpfung eines jeden adressierbaren Bits in einem Speicherplatz mit der in der arithmetisch-logischen Schaltung gespeicherte Information.
INVERTIEREN

ein Befehl für die Überführung des Inhalts eines j»den adressierbaren Datenbits von einem Speicherplatz und Einspeichern in komplementärer Form in der elementaren arithmetisch logischen Schaltung.

Eine arithmetisch-logische Schaltung und Steuerschaltungen, die alle diese Funktionen durchführen kann, ist schematisch in Fig. 4 dargestellt. Die F i g. 2 und 3 zeigen an sich einen Weg für den Aufbau logischer Schaltkreise für eine solche logische Schaltung, die die fünf obengenannten Funktionen auszuführen vermag. Die Verwendung einer solchen logischen Schaltung, die diese Funktionen iusfuhren kann, gibt genügend Vorteile, wenn man den notwendigen Schaltungsaufwand für die arithmetisch-logische Schaltung mit den zusätzlich erforderlichen Speicherplätzen vergleicht, die

notwendig sind, um die arithmetisch-logische Schaltung zu betreiben, so daß sie diese komplexen arithmetischen Funktionen ausführen kann. Theoretisch sind an sich für diese Funktionen nur die ODER- und die UND-Verkniipfung erforderlich, wenn man annimmt, daß Schaltungen zur Komplementbildung und ein großer Speicherbereich in jedem Fall vorhanden sind. Es liegt daher innerhalb der vorliegenden Erfindung, ob man die funktionellen Möglichkeiten der arithmetisch-logischen Schaltung theoretisch auf die Minimalfunktionen beschränkt, d. h. auf die ODER- und die UND-Verknüpfung, oder aber ob man sie über die für eine bevorzugte Ausführungsform der Erfindung beschriebenen hinaus vergrößert, woraus sich eine Verringerung des Speicherbedarfs ergibt, wobei man dann immer noch alle arithmetischen Funktionen innerhalb der gesamten Datenverarbeitungsanlage auszuführen in der Lage ist.

F i g. 2 zeigt eine logische Schaltung zur Durchführung der ODER- und UND-Verknüpfung. Die logische Schaltung besteht aus einem Paar von Verriegelungsschaltungen 30 und 32, die über zwei UND-Glieder 34 und 36 miteinander verbunden sind. Einstellsignale werden an der Eingangsklemme 38 und Rückstellsignale an der Eingangsklemme 40 zugeführt. Wahre und komplementäre Signale, mit 1 und 0 bezeichnet, werden von der Verriegelungsschaltung 32 an die Ausgangsleitungen 42 bzw. 44 abgegeben. Wenn beide Torimpulse GI und G 2 auf den Leitungen 45 und 46 an den UND-Gliedern 34 und 36 anliegen, werden Daten von der Verriegelungsschaltung 30 an die Verriegelungsschaltung 32 übertragen. Für die ODER-Verknüpfung wird jedoch in dieser Ausführungsform der vorliegenden Erfindung nur das Signal C 1 über die Leitung 45 zugeführt. In diesem Fall wird in der Verriegelungsschaltung 32 eine I gespeichert, wenn zu Beginn der Operation entweder die Verriegelungsschaltung 30 oder die Verriegelungsschaltung 32 oder beide Verriegelungsschaltungen 30 und 32 eine binäre I enthalten. Diese logische Verknüpfung ist also nichts anderes als die logische ODER-Verknüpfung des Inhalts der Verriegelungsschaltung 30 mit dem Inhalt der Verriegelungsschaltung 32.

In gleicher Weise kann die Schaltung gemäß F i g. 2 zur Durchführung einer UND-Verknüpfung betrieben werden. Wenn nur der Torimpuls C 2 über die Leitung 46 angelegt wird, ohne daß gleichzeitig der Torimpuls G 1 auftritt, dann ergibt sich eine UND-Verknüpfung. Das heißt, die Verriegelungsschaltung 32 wird dann und nur dann eine binäre I enthalten, wenn sowohl die Verriegelungsschaltung 30 als auch die Verriegelungsschaltung 32 eine binäre 1 enthält, bevor der Torimpuls G 2 angelegt wvd. Demgemäß können entsprechend der Erregung der Leitungen 45 und 46 mit den Torimpulsen Gi oder G 2 Daten zwischen den Verriegelungsschaltungen 30 und 32 über eine ODER- oder eine UND-Verknüpfung nach der Verriegelungsschaltung 32 geleitet werden.

F i g. 3 zeigt eine geringfügige Abwandlung der logischen Schaltung nach F i g. 2. Damit kann die Schaltung nicht nur die UND- und die ODER-Verknüpfung. sondern auch die Inversion durchführen. Die logische Schaltung enthält eine Eingangsverriegelungsschaltung 50, zwei Leitungen 54 und 56 zum Zuführen eines Einstell- bzw. Rückstellsignals und kann wahre und komplementäre Ausgangssignale an die Ausgangsleitungen 58 bzw. 59 abgeben. Zwischen den Verriegelungsschaltungen 50 und 52 sind eine Anzahl von UND-Gliedern 61, 63, 66 und 68 sowie zwei ODER-Glieder 70 und 72 eingeschaltet. )cdes der UND-Glieder 61, 63, 66 und 68 kann über getrennte Signaleingängc Torimpulse G 5, G 3. G 4 bzw. G 6 aufnehmen. Die UND-Glieder 61 und 6« sind dabei in die Verbindung zwischen den Vcrriegelungsschaltungen 50 und 52 über Kreuz eingeschaltet.

Durch gleichzeitiges Anlegen der Torimpulse G 5 und G 6 wird der invertierte Wert der in der Verricgclungsschaltung 50 gespeicherten Information nach der

ίο Verriegelungsschaltung 52 durchgeschaltet. Zwei weitere logische Verknüpfungen gewinnt man durch unabhängiges Auftasten der Torimpulsleitungen G 5 und G 6. Im ersten Fall wird der invertierte Inhalt der Verriegelungsschaltung 50 mit dem Inhalt der Verriegclungsschaltung 52 einer ODER-Verknüpfung unterzogen. In gleicher Weise kann man durch Anlegen des Torimpulses G 6 alleine die Inversion des Inhalts der Verriegelungsschaltung 50 mit dem Inhalt der Verriegelungsschaltung 52 einer UND-Verknüpfung untcrziehen.

In F i g. 4 sind die aufnehmenden Verriegelungsschaltungen in F i g. 2 und 3 durch eine adressierbare Anordnung von Speicherzellen ersetzt Die Anordnung kann ein Kernspeicher sein, ein monolithischer HaIbleiterspeicher oder sogar die Spur einer Magnettrommel. Wie schematisch aus F i g. 4 zu erkennen ist, enthält der bit-unterteilte Rechner eine Anzahl getrennter Speichermoduln, die in Fig. 1 mit 14 bezeichnet sind. Jeder Modul enthält einen Speicher und einen

jo Decodiererteil 60 bzw. 62 (Abschnitt 18 Fig. I). Die arithmetisch-logische Schaltung enthält einen logischen und Steuerteil 64, der der monolithischen Ausführung bei 20 in F i g. 1 entspricht. Die arithmetisch-logische Schaltung und Steuerung 64 entspncht im wesentlichen der in F i g. 3 gezeigten logischen Schaltung mit der Ausnahme, daß zum Aufbau der Datenverarbeitungsanlage ein Abfühl verstärker 67 und die Ausgangs-UND-Glieder 69 und 71 dazugekommen sind

Eine Anzahl von UND-Gliedern 73,74,75 und 76 und zwei ODER-Glieder 77 arbeiten genauso wie vorher im Zusammenhang mit Fig.3 beschrieben. In gleicher Weise sind für diese UND-Glieder Torimpulseingänge 78 vorgesehen, an die zur Durchführung der gewünschten logischen Funktionen, wie ebenfalls im Zusammenhang mit Fig.3 beschrieben, wahlweise Torimpulse angelegt werden können. Einrichtungen zur Fehlererkennung und Fehlerkorrektur sind bei 80 angedeutet und sind wirkungsgemäß mit den einzelnen Teilen der Schaltung, d. h. dem Decodierer 60 und der Speicherschaltung 62 und der arithmetisch-logischen Schaltung und Steuerung 64 für jeden der einzelnen M Moduls verbunden. In einer bevorzugten Ausführungsform ist die Fehlerkorrekturschaltung, wie in F i g. 1 gezeigt ais separater Modul 21 aufgebaut. Selbstverständlich ist es auch möglich, die Fehlerkorrekturschaltung getrennt in jedem Modul unterzubringen, statt einer gesonderten Fehlerkorrekturschaltung auf einem gesonderten Modul, der parallel mit jedem Modul 14 zu verbinden wäre.

Arbeitsweise der Schaltung

In der elektrischen Prinzipschaltung gemäß F i g. 2 ist jeder Modul so aufgebaut daß er ein einziges Bit je Modul enthält. Zur Erläuterung der Erfindung soll jede Speichereinheit 62 innerhalb eines bestimmten Moduls nur vier Speicherplätze enthalten, die durch die vier Verriegelungsschaltungen 82, 84, 86 und 88 in Fig.4 dargestellt sind. Um mit einer Verriegehmgsschaltung 92 in der arithmetisch-logischen Schaltung und Steue-

rung 64 in Verbindung zu treten, werden in Abhängigkeit von einem Decodiersignal auf der Eingangsleitung 90 des Decodierers 60 die nachfolgenden Befehle durchgeführt:

COPY-BCFEHL

Errege UND-Glieder 74 und 75.
Dieser Befehl überträgt alle Adreßbits im Speicher 6? an die Verriegelungsschaltung 92.
SPEICHERBEFEHL

Errege UND-Glieder 69 und 71 über die Torim-Pulsleitung 100.

Dieser Befehl überträgt die in der Verriegelungsschaltung 92 gespeicherte Information an einen adressierbaren Speicherplatz über die Leitungen 104 und 106.

ODER-BEFEHL

Errege UND-Glied 74.

Jedes adressierbare Bit im Speicher 62 wird mit dem in der Verriegelungsschaltung 92 gespeicherten Inhalt einer ODER-Verknüpfung unterzogen. UND-BEFEHL

Errege UND-Glied 75.

Ein Informationsbit wird im Speicher dadurch adressiert, daß der Inhalt des Decodierers 60 mit dem Speicherinhalt der Verriegelungsschaltung 92 einer UND-Verknüpfung unterzogen wird.
BEFEHLINVERTIFREN

Errege gleichzeitig die UND-Glieder 73 und 76.
Das 1-Komplement der vom Speicherplatz 62 abgerufenen Daten wird in der Verriegelungsschalfing 92 eingespeichert.

Die Möglichkeit den gesamten Hauptteil einer Datenverarbeitungsanlage in Kombination mit bekannten Fehlererkennungs- und Fehlerkorrekturschaltungen bitweise zu unterteilen, ergibt trotz möglicher Schaltungsfehler eine fehlerfreie Arbeitsweise einer Datenverarbeitungsanlage. Das heißt, daß weder ein einzelner noch eine Anzahl von Schaltungsfehlern oder Schaltungsausfällen innerhalb bestimmter Grenzen ein Versagen der Datenverarbeitungsanlage zur Folge haben wird.

Der Decodierer 60, der Speicher 62 und die arithmetisch-logische Schaltung und Steuerung 64 sind derart angeordnet, daß sich eine Fehlererkennung und Fehlerkorrektur nach Hamming durchführen lassen. Zusätzlich dazu werden die Fehlererkennungs- und Korrekturverfahren nach Hamming kombiniert mit einem dreifach modular redundanten (TMR) Fehlerkorrekturverfahren, um eine absolut fehlerfrei arbeitende Datenverarbeitungsanlage zu schaffen. so

Die Möglichkeit mit Fehlererkennungs- und Korrekturcodes nach Hamming sind allgemein bekannt und bestehen im wesentlichen darin, daß in einer Datenverarbeitungsanlage ein binäres Wort mit Hamming-Prüfbits kombiniert wird. Maximal können dabei Doppelfehler festgestellt und Einzelfehler korrigiert werden. In gleicher Weise ist das Dreifachmodular-Redundanzverfahren (TMR) allgemein bekannt und besteht im wesentlichen aus der Verwendung dreier funktional identischer Einheiten, die parallel arbeiten und eine einzige Funktion ausführen. Die Ausgangssignale jeder der drei funktionalen Einheiten werden miteinander verglichen und wenn Übereinstimmung bei mindestens zwei aus drei besteht, wird Richtigkeit der Daten angenommen. Wenn man beispielsweise einen Speicher nach Hamming und mit dem TMR Fehlerkorrekturverfahren organisiert, dann wird die Ausgangsseite des Speichers mit einem Hamming-Decodierer versehen, der das Hamming-Wort aus dem Speicher entnimmt. Ein Hamming-Decodierer prüft die einzelnen Datenbits und liefert ein dreifach modular redundantes Ausgangssignal. Diese drei Ausgangssignale steuern dann eine dreifach modular redundante logische Schaltung an. Ein Hamming-Codierer, der mit jeder der drei dreifach modular redundanten logischen Schaltungen verbunden ist, nimmt die Datenbits auf und fügt die Hamming-Paritätsbits hinzu. Das Ausgangssignal der drei Hamming-Codierer betätigt dann die Bittreiberstufen des Speichers. Da die Bittreiberstufen auf die Hamming-Codierer folgen, kann jede Schaltung für sich ausfallen, ohne daß die Wirkungsweise der Anlage beeinträchtigt wird. Es sind natürlich noch andere Fehlerkorrekturverfahren bekannt, die einen absolut fehlerfreien Betrieb einer Datenverarbeitungsanlage für die gesamte Zentraleinheit sicherstellen, wenn diese mit Bitunterteilung gemäß der vorliegenden Erfindung arbeitet.

Weitere Einzelheiten über die Verwendung des Hamming-Codes und der dreifach modular redundanten Fehlerkorrektur finden sich in der US-Patentschrift 34 36 734 und außerdem in dem IBM Technical Disclosure Bulletin (TDB) Band 12, Nr. 12 vom Mai 1970, Seiten 2071 und 2072 sowie im IBM-TDB Band 14, Nr. 5, Oktober 1971, Seiten 1632 und 1633.

Wie bereits in F i g. 1 gezeigt, kann die Datenverarbeitungsanlage so aufgebaut werden, daß sie praktisch nur aus einer großen Anzahl parallelgeschalteter Moduln besteht. Somit würde ein 8-Bit Datenwort acht Moduln 14 erfordern und außerdem noch ein Fehlerkorrektur-Modul 21, wenn dies nicht einen integrierten Bestandteil jedes der Moduln 14 bildet.

Hierzu 2 Blatt Zeicnnungen

Claims (4)

Patentansprüche:

1. Aus monolithisch integrierten Schaltkreisen aufgebaute, bit-unterteilte Datenverarbeitungsanlage mit Zentraleinheit zur Verarbeitung von jeweils aus M Bit bestehenden Datenworten, mit auf einem Substrat mit innenliegenden Verbindungs- und Versorgungsleitungen angeschlossenen Schaltkreismoduln, gekennzeichnet durch die Vereinigung folgender Merkmale:

a) Für jede einzelne der M Bitpositionen aller Datenworte ist ein monolithisch integriertes Schaltkreismodul (14) vorgesehen, das einen über eine Befehlsleitung (90) ansteuerbaren Decodierer (60), einen daran angeschlossenen Speicher (62), und eine damit verbundene arithmetisch-logische Schaltung (64) enthält, die zur Durchführung logischer Operationen über mehrere Steuerleitungen (78) ansteuerbar ist,

b) der Ausgang der arithmetisch-logischen Schaltung (64) ist über Schaltungseinrichtungen zur steuerbaren Rückspeicherung (100, 69, 71) mit dem Speicher (62) verbunden, so daß im Speicher (62) enthaltene Daten mit von der arithmetisch-logischen Schaltung (64) gelieferten Daten logisch verknüpft werden können, und

c) mit jedem der MSchaltkreismoduln (14) ist eine Fehlerkorrekturschaltung (80) verbunden.

2. Aus monolithisch integrierten Schaltkreisen aufgebaute Datenverarbeitungsanlage nach Anspruch 1, dadurch gekcnnzeie⁵ <iet, daß in jedem der M Schaltkreismoduln (14) die darin enthaltene logische Schaltung zur Dars' ellung elementarer logischer Operationen, wie UND/ODER-NEGATION, durch an den Steuerleitungen (78) zugeführte Auftastsignale ansteuerbar ist.

3. Datenverarbeitungsanlage nach Anspruch 1 und 2, dadurch gekennzeichnet, daß jeder Decodierer (60) auf eingangsseitig zugeführte Steuersignale (Ltg90) anspricht und Information zwischen dem Speicher (62) und der arithmetisch-logischen Schaltung (64) in einer Anzahl aufeinanderfolgender Zyklen zur Durchführung komplexer arithmetischer Funktionen überträgt.

4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß die jedem der M Schaltkreismoduln (14) zugeordnete Fehlerkorrekturschaltung (80) nach dem Hamming-Verfahren und dem dreifach-modularen Redundanzverfahren ein absolut fehlerfreies Arbeiten der Anlage sicherstellt.