DE1512606A1

DE1512606A1 - Verknuepfungsbaustein

Info

Publication number: DE1512606A1
Application number: DE19671512606
Authority: DE
Inventors: Heinz Eing Hubert Vogel
Original assignee: Telefunken Patentverwertungs GmbH
Current assignee: Telefunken Patentverwertungs GmbH
Priority date: 1967-05-24
Filing date: 1967-05-24
Publication date: 1969-06-12
Also published as: US3604909A; GB1220839A; FR1565905A

Description

Telefunken Patentverwertungsgesellschaft mit beschränkter Haftung

UlLi QDonau), Elisabethenstr. 3 1512606

Konstanz, den 17. Mai 1967 FE/PT-KN Dre/Hg

Verknüpfungsbaustein

Die Erfindung betrifft einen aus elektronischen Schaltmitteln aufgebauten logischen Verknüpfungsbaustein mit vier Eingängen, deren jeder einen durch zweiwertige elektrische Signale dargestellten einstelligen Operanden aufnimmt, und mit vier Ausgängen für derartige Signale.

Beim Aufbau umfangreicher digitaler elektronischer Schaltungen, wie sie z.B. in der Technik der elektronischen Rechenmaschinen verkommen, muß aus Gründen der Wirtschaftlichkeit und der übersichtlicheren Systemplanung die Anzahl der unterschiedlichen Bausteine (zu Funktionsgruppen zusammengefaßte Bauelementegruppen) beschränkt werden. Der Beschränkung auf wenige Bausteinar-fcen sind nach unten hin jedoch durch die Aufwandsfrage Grenzen gesetzt, denn je vielseitiger ein Baustein ist, umso schlechter wird er im allgemeinen auszunutzen sein. Die Erfindung gibt einen Verknüpfungsbaustein an, der insbesondere für einen Schaltun ^s bei lbereich einer Digitalrechenanlage besonders günstige L:. genschaft en hat, aufgrund derer dieser Schaltungsteilbereich unter Berücksichtigung der von ihm zu leistenden vielseitigen Funktionen aufwandsarm aufgebaut werden kann und aufgrund derer

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zusätzlich ein schneller Ablauf mehrstufiger Funktionsvorgänge" ermöglicht wird» Die Merkmale der Erfindung ergeben sich aus den Ansprüchen, die Vorteile und Einzelheiten derselben aus der Beschreibung und der Zeichnung.

In der Zeichnung zeigen

Fig. Λ den Verknüpfungsbaustein der Erfindung mit seinen Funktionen,

Fig₀ 2 eine Ergänzung des Verknüpfungsbausteines nach Fig. 1, Fig. 3 eine erste Weiterbildung der Anordnung nach Fig. 2, Fig. U- eine zweite Weiterbildung der Anordnung nach Fig. 2, Fig. 5 ein aus erfindungsgemäßen Verknüpfungsbausteinen aufgebautes Rechenwerk,

iig. 6 eine von der Erfindung bevorzugte technische Ausführungsform des Verknüpfungsbausteines und

Fi;;, 7 ein ^an sich bekanntes Logikelement, wie es zum Aufbau der Schaltung nach Fig. 6 verwendet wird.

In allen Figuren tragen gleiche Teile gleiche Bezugszeichen.

In Fig. 1 ist mit 1 der erfindungsgemäße logische Verknüpfungsbaustein bezeichnet. Dieser hat vier Eingänge X, X, Z, c und viei· Ausgänge R, S, T, G. Die binären Eingangs- und Ausgangssignale des Verknüpfungsbausteines 1 mögen die Namen der Klemmen (Eingänge, Ausgänge) tragen, an denen sie liegen. Unter dlnser Voraussetzung lautet die logische Beschreibung des Ver-

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knüpfungsbausteines 15

R = X 0 Y (+) Z

α? = χ . γνχ . ζ\/υ ο ζ

C = C ,(X ® Y <£) Z)VX φ Y θ Z(X . YvK . ZvY ο Z),

Das Zeichen ©bedeutet eine modulo-2-Addition (z.B. a (+) b = ä" . b va . b), das Zeichen V eine disjunktive Verknüpfung, und konQunktive Verknüpfungen sind durch das arithmetische Multiplikationszeichen beschrieben» Der durch die Kombination der vier Funktionen für R, S, T und C gekennzeichnete Verknüpfungsbaustein nach der 'Erfindung ermöglicht eine Vielzahl von Operationen, die einzeln und deren vorteilhaftes und im Rahmen der Erfindung bevorzugtes Zusammenwirken in Verbindung mit den weiteren Figuren beschrieben werden.

In ji'ig. 2 ist der Verknüpfungsbaustein 1 durch drei steuerbare Schaltungen 2a, 2b, 2c zu einer Einheit 2 mit den Eingängen X.·, Y!, Zi und c. ergänzt. Jede der steuerbaren Schaltungen hat

-L- -X- -L- JL

einen Eingang, einen Ausgang und zwei Steuereingänge» Der Eingang der Schaltung 2a ist mit dem Eingang Xi und ihr Ausgang mit dem Eingang X des Verknüpfungsbausteines 1 verbunden. Entsprechend liegen die beiden Schaltungen 2b und 2c. zwischen den Eingängen Y? und Y bzw. Z^ und Z. Den Steuereingängen der genannten tonaltungeii werden über je eine Doppelleitung 2a1, 2b1 bzw. 2c1 ölei.ersignale zugeführt, in deren Abhängigkeit sie das ihnen

90 98 24/1164 ^G;v} °"'^!Q1NAL

angebotene Eingangssignal direkt oder invertiert oder unabhängig vom Eingangssignal ein Signal logisch O oder 1 an den Verknüpfungsbaustein weitergeben. Damit ergibt sich die Möglichkeit, die zu verknüpfenden Operanden demVerknüpfungsbaustein direkt oder invertiert anzubieten, oder einzelne der Eingänge X, Y und Z auf O oder 1 setzen zu können» Der Eingang c^ ist identisch mit dem Eingang c der Fig. 1,

Der Eingang XJ der Einheit 2 ist mit dem Ausgang d^ eines Speicherelementes D. verbunden. Ebenso steht der Eingang YJ mit dem Ausgang a. eines Speicherelementes A^, der Eingang ZJ mit dem Ausgang u. eines Speicherelementes U., der Ausgang R. mit dem Eingang bj* eines Speicherelementes B^^, der Ausgang S^ mit dem Eingang bj eines Speicherelementes B. und der Ausgang T. mit dem Eingang v| eines Speicherelementes V. in Verbindung,, Die Ausgänge R., S. und T. sind mit den Ausgängen R, S und T der Figur 1 identisch.

Im folgenden bezeichnet der Name des Ausganges eines Speicherei, -mentes zugleich dessen Inhalt, also den in ihm gespeicherten Operanden,. Das Speicherelement Bj ,, nimmt somit die Summe modulo 2 von d,, a. und u. auf, das Speicherelement B. die Summe modulo 2 von d., a., u. und c., während das Speicherelement V. dann auf 1 gesetzt wird, wenn die Funktion T « a. . d.vd. .u.va. .u.

⁷ 111111

erfüllt ist. Durch O-Setzen eines der Eingänge X, Y, Z wird über den Ausgang T_± die Konjunktion zwischen den beiden anderen durangeschalteten Speicherelemente-Inhalten gebildet, z.B.: Y=O T₁ = ^di"^ui» durch Setzen auf 1 ihre Disjunktion, z.B.

γ « ι τ. - d, ν u..

SAD OKiSiHAL _5y/66, 58/66-M _909824/1164 ->-

Wird wenigstens eine?der drei Operanden d. , a. , u. mittels der Schaltungen 2a-2c unwirksam gemacht ( die betreffende Schaltung gibt dann ein Signal O ab), so liefert der Ausgang G₁ den Übertrag und der Ausgang S. die Summe einer dualen Addition zwischen den Addenden d., a. und c. bzw. d. , u. und c. bzw. a,, u. und c. ; c. kann dann der Übertrag Cj ,, einer anderen Stelle einer mehrstelligen Addition sein. Mit dem erfindungsgemäßen Verknüpfungsbaustein 1 können somit drei Operanden addiert werden, sofern gewährleistet ist, daß einer der drei Operanden 0 ist. Diese Bedingung kann z.B. mittels der Schaltungen 2a-2c oder - innerhalb einer elektronischen Rechenanlage - auch per Programm erfüllt werden. Der Ausgang T^ ergibt bei einer derartigen Operation den stelleninternen Übertrag ab, das ist der Übertrag aus der Addition der zwei Addenden ohne Berücksichtigung des über den Eingang c. zugeführten Übertrages einer anderen Stelle.

Übt-? den Ausgang E. können unter der Voraussetzung, daß zwei der drei Eingänge X, Y und Z über die Schaltungen 2a-2c auf gehalten werden, Transporte durchgeführt werden. Z.B. nimmt das Speicherelement B._^ den Inhalt des Speicherelementes A. an, wenn die Schaltungen 2a und 2c über ihre Steuerleitungen 2a1 bzw. 2c1 ausgangsseitig auf logisch O gehalten werden und die Schaltung 2b auf Übertragung ohne invertieren steht. Weiter können mittels der modulo-2-Addition zwischen zwei Operanden Gieichheitsprüfungen durchgeführt werden.

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Um zu vermeiden, daß bei mehrstufigen Rechen- oder Verknüpfungsoperationen die Inhalte der die Ergebnisse der Jeweils vorhergehenden Operation aufnehmenden Speicherelemente B.^, B, und V_i vor jeder weiteren Operation erst wieder in die mit den Eingängen Xi, Xi und Zi der Einheit 2 in Verbindung stehenden Speicherelemente D., A. und U. übertragen werden müssen, ist in i'ig. 3 vorgesehen, daß die Speicherelemente mit Ausnahme von D. wahlweise eingangsseitig oder ausgangsseitig an die Einheit angeschaltet werden können. Insbesondere können die Speicherelemente A. und B. über einen Umschalter 31 mit dem Eingang YJ verbunden werden. Der Ausgang R. ist über einen Umschalter 32 wahlweise mit dem Eingang bi,, des Speicherelementes B._^ oder dem Eingang ai * eines Speicherelementes A. ,, und der Ausgang S. über einen Umschalter 33 wahlweise mit dem Eingang a| des Speicherelementes A. oder dem Eingang bi des Speichereiementes B. verbunden. Die Schalter 31-33 werden gleichzeitig und gleichsinnig umgeschaltet, so dafi ein Speicherelement niemals gleichzeitig mit einem Eingang und einem Ausgang der Einheit 2 verbunden ist. Entsprechendes gilt für die Speicherelemente U und V, die mit ihren Ausgängen u., v. über einen Umschalter 41 mit dem Eingang Z? und mit ihren Eingängen ui und vi mit dem Ausgang T. der Einheit 2 über einen Umschalter 42 verbindbar sind.

Die Schalter 31-33 und 41,42 werden vorzugsweise ebenso wie die Schaltungen 2a1, 2b1 und 2c1 beim Einsatz der Einheit 2 in einer digitalen Rechenanlage vom Mikroprogramm-Steuerwerk gesteuert.

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Die genannten Schalter weisen, als elektronische Schalter ausgeführt, eine bei schnellen Schaltkreisen nicht zu vernachlässigende Signaldurchlaufzeit auf. Diese addiert sich zur Signaldurchlaufzeit der Einheit 2. Sollen die Signaldurchlaufzeiten der Schalter vermieden werden, so ist eine Anordnung nach Fig. 4-zu wählen. Diese besteht aus zwei gleichartigen Einheiten 21 und 22 entsprechend der Einheit 2 (Fig. 2) mit den dort gezeigten Speicherelementen, von denen hier aus Gründen der Übersichtlichkeit jedoch nur die Speicherelemente A. und B. dargestellt sind. Aus dem gleichen Grunde ist an jeder Einheit nur einer der Eingänge, und zwar ΥΛ- bzw. ΥΛρ und einer der Ausgänge Sp_x, bzw» S22 gezeichnet. Der Ausgang S^^ ^^er Einheit 21 führt auf den Eingang aJ des Speicherelementes A., der Ausgang a. dieses Speicherelementes wiederum an den Eingang ΊΧο ^der Einheit 22, deren Ausgang S_pp an den Eingang bi des Speicherelementes B!

CL. C _L Jt-

und dessen Ausgang wiederum auf den Eingang Yo^i der Einheit Bei einem mehrstufigen Verknüpfungsprozeß werden abwechselnd die Einheiten 21 und 22 aktiviert und entsprechend befindet sich dap jeweilige Zwischenergebnis abwechselnd in den Speicherelementen A. und B.. Das Aktivieren beider Einheiten erfolgt über deren Steuerleitungen.

Vor der weiteren Betrachtung der Fig. 3 wird ein Registerwort definiert: Ein Registerwort sei der Inhalt a , ..., a., a._,,,..., a„ eines aus Registerelementen A₁..., A., A. ,.,.«·, A aufgebauten Operandenregisters A. Sofern die Stellen des Kegister-

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wortes gewichtet sind, trage a die niedrigste und a die höchste Wertigkeit. Entsprechend mögen die Speicherelemente in den Figuren 2 und 3 Registerelemente von Operandenregistern sein.. Insbesondere ist dann D. das i-te Registerelement eines Operandenregisters D, A. das i-te Registerelement eines Operandenregisters A usw., A._^ das (i-1)-te Registerelement des Operandenregisters A und Bj_-/] das (i-i)~te Registerelement des Operandenregisters B. Die Einheit 2 wird entsprechend zur i-ten Rechenschaltung eines n-stelligen Rechenwerkes. Insbesondere ist hier zu beachten, daß der Ausgang R. im Gegensatz zu den anderen Ausgängen nicht an die Eingänge i-ter Registerelemente, sondern (i-1)ter Registerelemente führt: Das an R. auftretende Ergebnis wird um eine Stelle nach rechts geschiftet in eines der Operandenregister A bzw. B übertragen. Ist das an R. stehende Ergebnis lediglich der Inhalt eines der eingangsseitig angeschalteten Operandenregister, so liegt ein Registerschift um eine Stelle nach rechts vor.

Ein vollständiges Rechenwerk entsprechend der Schaltung nach Fig» 3 zeigt die Fig. 5 . War soeben die Schaltung der Fig. 3 als i-te Rechenschaltung eines Rechenwerkes beschrieben worden, so ist das in Fig. 5 dargestellte Rechenwerk die Vervielfachung der Fig. 3. Das Rechenwerk besteht aus (n+1) Rechenschaltungen 2_n,..„, 2_±, 2.J^,..., 2 mit den zu jeder Stelle gehörigen Umschaltern. Aus Gründen der Übersichtlichkeit sind jedoch nur die Schalter der i-ten Stellen gezeichnet und ihre Verbindung zu den i-ten Registerelementen der Operandenregister

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D, A, B₁ V und U. Ein weiteres, schiftfähiges Operandenregister MQ 'ist vorgesehen, dessen Schifteingang mq mit dem Ausgang R der Einheit 2 verbunden ist. Insbesondere bei der Errechnung doppelt langer Ergebnisse, z.B. bei der Multiplikation, nimmt das Operandenregister MQ dann die eine Hälfte des doppelt langen Ergebnisses auf.

Um zu verhindern, daß die Registerelemente der Operandenregister A und B gleichzeitig von zwei Rechenschaltungen, z.B. das Registerelement a, von S. und Rj₊^ angesteuert werden, sind weitere Schaltmittel vorgesehen, mittels derer die Ausgänge R^ und S. jeder Einheit 2. zu- oder abgeschaltet werden können. Diese Schaltmittel sind jedoch in Fig. 5 nicht dargestellt.

Me für die Schaltungen der Fig. 1-3 beschriebenen Funktionen gelten für das Rechenwerk der Fig. 5 sinngemäß. Letzteres ermöglicht die stellenweise konjunktive Verknüpfung zweier Regis fcerinhalte, was z»B. für Maskenoperationen wesentlich ist, ebenso ihre stellenweise disjunktive Verknüpfung, die modulo-2-Summe zwischen 1-3 Registerinhalten und die Bildung der dualen Summe (Ausgänge S) zwischen den Inhalten dreier Operandenregister, wobei im letzteren Fall durch Makro- bzw. Mikroprogramm-Maßnahmen sichergestellt sein muß, daß stellenweise oder insgesamt der Inhalt jeweils eines der drei Operandenregister O sein muß. Insbesondere durch vorteilhaftes Ausnutzen der R- und '!--Ausgänge ergibt sich ein mikroprogrammmäßig und zeitlich günstiger Multiplikationsvorgang.

59/66, 58/66-KH . 909824/1164 . ₁₀ .

Die Multiplikation

Die Multiplikation wird vom Formalismus her in üblicher Weise vorgenommen, d.h.« in einem i-ten Multiplikationsschritt wird in Abhängigkeit davon, ob die i-te Stelle des Multiplikators 1 oder 0 ist, der Multiplikand zu dem um eine Stelle nach rechts verschobenen Ergebnis des vorhergehenden Multiplikationsschrittes hinzu- oder nicht hinzuaddiert. Weiter steht in an sich bekannter Weise über den Multiplikationsvorgang hinweg der Multiplikand unverändert in einem üperandenregister (hier im Operandenregister (D^ und der in dem schiftfähigen Üperandenregister MQ (Multiplikandenquotientenregister) stehende Multiplikator wird mit jedem Multiplikationsschritt um- eine Stelle abgebaut, während der rechte Teil des (zum Schluß) doppelt langen Produktes in gleichem Maße in diesem aufgebaut wird.

Eine von der Erfindung bevorzugte Ausführungsform der Multiplikation folgt dem folgenden Formalismus:

0. Schritt

^m ₀'<^D>

R . 1. Schritt In₁. <D>, <B>, (ü> ^A

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k. Schritt m .<D),<A)

• TJ

η. Schritt πι. (D} , (B) , <U)*~*^A

η m

(n+1) Schritt U . <D) ,.(A),

Bezeichnungen:

m, = k-te Stelle des Mu¹ Tiplikators (beeinflußt die

Steuerleitungen 2a1)
ζ y= Inhalt eines Operandenregisters, entspr.

<D) gleich Inhalt des Operandenregisters D, etc« —? » Das an den R-Ausgängen des Rechenwerkes stehende Zwischenergebnis wird mit Ausnahme des Wertes an

R um eine Stelle nach rechts verschoben in das ο

rechts neben das Symbol angeschriebene Operandenregister übertragen, im Schritt O also in das Operandenregister B, im Schritt 1 in Ac

T
—ψ = Das an den T-Ausgängen des Rechenwerkes stehende X'eilzwischenergebnis wird in das rechts neben dem Symbol angeschriebene Operandenregister übertragen.

O c Schritt

Der Multiplikand ("D) wird dann an die X'-Eingänge

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des Rechenwerkes gelegt, wenn die niedrigstwertige Stelle m des Multiplikators gleich 1 ist. Die Ausgänge des Operandenregisters A sind mit den Y'-Eingängen und die Ausgänge des Operandenregisters V mit den Z'-Eingängen verbunden. Die aus ihnen abgeleiteten Werte werden wie oben beschrieben an die Operandenregister B und U abgegeben. Die Werte R. bilden dabei die stellenweisen dualen Summen und die Werte T. die stellenweisen Überträge der Eingangsoperanden. Diese Überträge werden im nächsten (1.) Schritt mit verrechnet.

Zu Beginn eines Multiplikationsvorganges sind die Inhalte der Operandenregister A·. B. ¥ und U gleich Null«

1. Schritt

In Abhängigkeit von m,,. wird das Operandenregister D an die X'-Eingänge angeschaltet. Das Operandenregister B liegt nun an den Y'-Eingängen, das Operandenregister U an den Z'-Eingängen. Das Operandenregister A liegt an den R-Ausgän£enj_das Operandenregister B an den T-Ausgängen. Durch die erfolgte Regis terumschaltung sind die ursprünglichen Ausgangsregister nun zu Eingangsregistern geworden und umgekehrt (mit Ausnahme von D). In diesem Schritt werden die Überträge des vorhergehenden Schrittes mit verrechnet .

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(n+1) Schritt

In diesem Schritt werden nur noch die Überträge des η-ten Schrittes verrechnete

Das geschilderte Multiplikationsverfahren nutzt voll die Vorteile des Rechenwerkes nach Figur 5 aus. Der in bekannten .Rechenwerken notwendige Schiebetakt nach jeder Addition entfällt und die Additionszeiten werden durch den Wegfall der sonst notwendigen Zeit für die durchlaufenden Überträge (die Summenausgänge S. und Üb erb. agsausgänge C. werden nicht benutzt) auf die Durchschaltzeit der Einheiten 2i und die auch sonst notwendigen Transportzeiten verkürzt.

Die Division

Die Division erfolgt nach dem bekannten Subtraktionsverfahren, bei dem im Quotienten dann eine (weitere) 1 gesetzt wird, wenn nach der Subtraktion des Divisors vom Zwischenrest die Differenz positiv wird. Es ist bekannt, dieses Verfahren so auszuführen, daß zu einer negativen Differenz der Divisor wieder hinzuaddiert wird und die so entstehende Summe mit 2 multipliziert (Linksschift) als Minuend der nächsten Stufe des Multiplikationsvorganges dient. Beim vorliegenden erfindungsgemäßen Rechenwerk nach Fig. 5 hingegen wird die am Vorhandensein oder NIchtvorhandensein des Übertrags C als negativ erkennbare Differenz nicht vom Rechenwerk in ein Operandenregister übertragen. Vielmehr wird der noch existierende zur negativen

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Differenz führende Minuend (z.B. im Operandenregister A oder B" stehend) sogleich um eine Stelle geschiftet (Multiplikation mit 2) und die nächste Subtraktion eingeleitet (nächster Rechenschritt). Auf diese Weise wird die beim bekannten Divisionsverfahren notwendige Zeit zum Rückgewinnen des Minuenden beim Auftreten negativer Differenzen eingespart.

Die Fig. 6 zeigt eine erfindungsgemäße technische Ausführungsform des erfindungsgemäßen Verknüpfungsbausteines nach Fig. 1 und der erfindungsgemäßen Einheit 2 nach Fig. 2. Der Verknüpfungsbaustein 1 ist aus fünf gleichartigen an sich bekannten Logikelementen 11, 12, 13, 14 und 15 aufgebaut. Jedes Logikelement hat vier Eingänge e, f, g, h und zwei Ausgänge s und ¹So Die Ausgangssignale ergeben sich aus den Eingangssignalen zu; s * (evf).(gvh) und s - e~.fV g.h. Werden insbesondere an die Eingänge g und h die negierten Werte der an den Eingängen e und f liegenden Eingangsvariablen angelegt, so leistet diese Schaltung die Halbaddition (modulo-2-Addition), z„B. s - (Xv I). (Xv T) » X.T V XY entsprechend s = X".Y\/X.Y. Diese verschiedenen logischen Möglichkeiten werden in der Schaltung nach Fig. 6 voll ausgenutzt. So leistet das Logikelement die Summe modulo-2 zwischen Y und Z. Diese Summe wird ebenso wie die Eingangsgröße X dem Logikelement 12 zugeführt, das ausgangsseitig die Summe modulo-2 aller drei Eingangsgrößen X, Y und Z liefert, die dem Ausgang R zugeleitet wird. Ebenso erhält das Logikelement 14 als erste Eingangsgröße die Ausgangsgröße

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des Logikelementes 12 und als zweite Eingangsvariable die Größe c, die sie modulo-2 zur dualen Summe S addiert.Dem Logikelement 13 werden eingangsseitig die negierten Werte der Eingangsgrößen X, Y, Z₁ als X, Y und Έ sowie der negierte Ausgangswert I_x,* Y.Ev Y.Z des Logikelementes 11 zugeführt. Als Ausgangswert des Logikelementes I3 ergibt sich also s, = (XvI^(Yv¹Z) β X".YvX".2v Y."Z und entsprechend I₅ « χ.YVX.ZVY.Z.

I-c wird dem Ausgang T zugeleitet. Die Beziehung für den Ausgang C lautete: C . c. (X (J) Y © Z)V X ® Y ® Z (X.Yv X.Z VY.Z) Die negierten Werte des ersten und zweiten Klammerausdruckes stehen an den Ausgängen I2 ^un^ ^sp ^es Logikelementes 12 und des dritten Klammerausdruckes am Ausgang s, zur Verfügung. Diese wie auch der negierte Wert der Eingangsgröße c werden dem Logikelement I5 entsprechend zugeleitet,] Im einzelnen lautet die logische Beschreibung des Verknüpfungsbausteines 1s

C₁-Y f^ - Z S₁ * Y h₁ = 1 ^e2 * ^S1 ^f2 " ^{X S}2 " ^1 ^h2 ^β ^ e₅ - X f₅ = I₁ B₃ - T Ii₃-Z

e^ β S₂ f^ - c 64 ^{= S}2 ^4 ^{= c}

e^ ^s c f^ = S₂ 65 ^s S₂ ^h5 ^{β S}3

R « S₂ S - s^ T«s, C ■ Ic

S= I₂ S= I^ 1=s ü*Sc

Der so nach der Erfindung realisierte Verknüpfungsbaustein zeichnet sich durch geringsten Aufwand, ermöglicht durch die

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unterschiedliche Benutzung gleicher Logikelemente, aus, ebenso durch größte Wirtschaftlichkeit, da er nur aus gleichartigen Logikelementen besteht. Insbesondere konnte der minimale Aufwand auch durch die Kettenschaltung der Logikelemente 11, 12 und 14- erreicht werden, welche wiederum durch das assoziative Verhalten der modulo-2-Addition ermöglicht wird.

Die Schaltungen 2a, 2b und 2c werden Je durch eines der beschriebenen bekannten Logikelemente gebildet. Dabei werden jeweils die Eingänge e und h als Steuereingänge benutzt, und an die Eingänge f und g werden die Eingangsvariablen und deren negierte Werte angelegt. Wird die jeweilige logische Eingangsvariable mit LX gezeichnet, so ergibt sich folgende Abhängigkeit der Ausgangswerte des Logikelementes von der Ansteuerung der Eingänge e und h

e	h	S	S
0	O	0	1
O	1	m	LX
1	O	LX	LT
1	1	1 ■	0

Die Ausgänge des Logikelementes nehmen also in Abhängigkeit von ihrer Ansteuerung ausgangsseitig die Werfe O oder 1 oder LX oder LX an. Pur das Logikelement 2a ist LX = X', Σ¹. Für das Logikelement 2b ist LX = Y¹, Γ¹. Auch für das Logikelement 2c ist LX = Z¹, 2'. Die Eingänge e, h und f, g können unter

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Beibehaltung der angegebenen Funktion vertauscht werden«. Die neuartige, erfinderische Verwendung der Logikelemente als Durchschaltelemente (Realisierung der Schaltungen 2a-2c) ermöglichen somit den Aufbau der gesamten Einheit 2 aus nur einer Art von Logikelementen, wodurch die Einheit 2 sich durch äußerste Wirtschaftlichkeit in ihren Kosten neben den früher aufgezeigten funktionsmäßigen Vorteilen auszeichnet. Insbesondere eignet sie sich zur Ausführung als Baustein in monolithisch integrierter Technik.

Die Fig. 7 gibt eine bekannte Ausführungsform (Motorola MECL) des bekannten Logikelementes wieder. Die Schaltung besteht aus zwei Transistordifferenzverstärkern, deren jeder zwei Eingänge aufnimmt und die zusammen die Funktion s" * e.fvg.h realisieren und einem. Multiemxttertransistor zur Realisierung der Funktion ε * (evf).(gvh). Sowohl dem Differenzverstärker als auch den: Multiemittertransistor ist je eine Emitterfolgerstufe nachgeschaltet.

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Claims

Patentansprüche

Aus elektronischen Schaltmitteln aufgebauter logischer Verknüpfungsbaustein mit vier Eingängen, deren Jeder einen durch zweiwertige elektrische Signale (0,1) dargestellten einstelligen Operanden aufnimmt und mit vier Ausgängen für derartige Signale, dadurch gekennzeichnet, daß der erste Ausgang (K) nur dann ein ausgezeichnetes Signal (1) abgibt, wenn die Summe modulo-2 der an den ersten drei Eingängen (X,I,Z) anliegenden Operanden gleich 1 ist, daß der zweite Ausgang (S) nur dann ein ausgezeichnetes Signal (1) abgibt, wenn die Summe modulo 2 der an den vier Eingängen (X,Y,Z,c) anliegenden Operanden gleich 1 ist, daß der dritte Ausgang (T) nur dann ein ausgezeichnetes Signal (1) abgibt, wenn wenigstens an zwei der ersten drei Eingänge (X,Y,Z) ein Operand des Wertes 1 liegt, und daß der vierte Ausgang (C) nur dann ein zum ausgezeichneten Signal entgegengesetztes Signal (0) abgibt, wenn an keinem oder nur an einem Eingang oder an nur den ersten drei Eingängen (X,Y,Z) gleichzeitig ein Operand des Wertes 1 liegt.
2) Verknüpfungsbaustein nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens einem der drei ersten Eingänge (X,Y,Z) eine Schaltung (2a, 2b bzw. 2c) vorgeschaltet ist, die an diesen in Abhängigkeit von ihrer Ansteuerung (2a1, 2b1 bzw. 2ci)

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das den Operanden darstellende Signal direkt oder invertiert oder unabhängig vom Jeweiligen Wert des Operanden ein Signal des Wertes O oder 1 abgibt.
3) Verwendung des nach Anspruch 2 erweiterten Verknüpfungsbausteines (2) als Rechenschaltung für jede Stelle (i) eines n-stelligen Rechenwerkes.
4-) Verknüpfungsbaustein zur Verwendung nach Anspruch 5« gekennzeichnet durch die Kombination der folgenden Merkmales Der erste Eingang (Xp ist mit dem Ausgang Cd₁) des i-ten Registerelementes (D.) eines ersten Operandenregisters (D) verbunden;

der zweite Eingang (Ip ist mit dem Ausgang (ap des i-ten Registerelementes (Ap eines zweiten Operandenregisters (A) verbunden;

der dritte Eingang (Zp ist mit dem Ausgang (up des i-ten Registerelementes (U.) eines dritten Operandenregisters (U) verbunden;

der vierte Eingang (c.) ist mit dem vierten Ausgang (Cj^) des der Operandenstelle (i-1) mit der nächst niedrigeren Wertigkeit zugeordneten Verknüpfungsbausteins(2_i_^) verbunden; der erste Ausgang (R_±) ist mit dem Eingang Cb^₁) des Registerelementes (B._^) der nächst niedrigeren Wertigkeit eines vierten Operandenregisters (B) über Schaltmittel verbindbar; der zweite Ausgang (sp ist mit dem Eingang (bp

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des i-ten Registerelementes (B.) des vierten Operandenregisters (B) über Schaltmittel verbindbar; der dritte Ausgang (T.) ist mit'dem Eingang (v/) des i-ten Registerelementes (V.) eines fünften Operandenregisters (V) über Schaltmittel verbindbar;

alle Operandenregister (D,A,B,U,V) haben die gleiche Anzahl an Registerelementen.
5) Verknüpfungsbaustein nach Anspruch 4·, dadurch gekennzeichnet, daß zur Vermeidung von Registertransporten bei mehrstufigen Rechenoperationen der erste Ausgang (R.) wechselweise mit den Eingängen (&ί_^» ^bi.-i^ der Registerelemente (A^_^, %_^) der nächst niedrigeren Wertigkeit des zweiten (A) und vierten (B) Operandenregisters, der dritte Ausgang (Tj) wechselweise mit den Eingängen (uj, vj) der i-ten Registerelemente (U^, V.) des dritten (U) und fünften (V) Operandenregisters, der zweite Eingang (Yi) wechselweise mit den Ausgängen (a_i, b^) der i-ten Registerelemente (A., B.) des zweiten (A) und vierten (B) Operandenregisters und der dritte Eingang (Zi) wechselweise mit den Ausgängen (u., v.) der i-ten Registerelemente (Uj^, V₁) des dritten (U) und fünften (V) Operandenregisters durch steuerbare Schaltmittel (31,33,41,4-2) verbindbar sind, derart, daß Jeweils unterschiedliche Operandenregister an den Eingängen und Ausgängen liegen.
6) Verwendung eines aus Verknüpfungsbausteinen nach Anspruch 5 ■ 39/66, 38/66-KN 909824/1164 -21-

aufgebauten Rechenwerkes, dessen Ein- und Ausgänge von den Ein- und Ausgängen der Verknupfungsbausteine gebildet werden, zur Multiplikation, derart, daß das erste Operandenregister (D) den Multiplikanden enthält und die den ersten drei Eingängen (X,Y,Z) der Verknupfungsbausteine vorgeschalteten Schaltungen (2a, 2b, 2c) in Abhängigkeit von dem Wert der jeweils zur Verarbeitung anstehenden Stelle des Multiplikators die Ausgangssignale (d - d-) des ersten Operandenregisters (D) an die ersten Eingänge (X.) des Rechenwerkes übertragen,

daß in einem k-ten bzw. (k-2)ten bzw. (k+2)ten Schritt eines Multiplikationsvorganges das zweite (A) und das dritte (U) Operandenregister mit den zweiten (Y¹) bzw« dritten (Z¹) Eingängen, das vierte Operandenregister (B) ausschließlich seiner niedrigstwertigen Registerstelle mit den ersten Ausgängen (R) und das fünfte Operandenregister (V) mit den dritten Ausgängen (T) des Rechenwerkes verbunden sind, daß in einem (k-1)ten bzw. (k+1)ten Schritt das vierte Operandenregister (B) mit den zweiten Eingängen (Y'), das fünfte Operandenregister (V) mit den dritten Eingängen (Z¹), das zweite Operandenregister (A) ausschließlich seiner niedrigstwertigen Registerstelle (A*) mit den ersten Ausgängen (R) und das dritte Operandenregister (U) mit den dritten Ausgängen (T) des Rechenwerkes verbunden sind, und derart, daß der erste Ausgang (R) des niedrigstwertigen Verknüpfungsbausteines (2_fl) mit dem Schifteingang

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(mq¹) eines weiteren Registers (MQ) zur Aufnahme der einen' Hälfte des Produktes verbunden ist.
7) Verknüpfungsbaustein nach Anspruch 1, gekennzeichnet durch seinen Aufbau aus fünf gleichartigen an sich bekannten Logikelementen (^■-=11-15)» deren jedes vier Eingangsvariable e, f, g, h zu Ausgangsgrößen s « (ev f)(gvh) und s as e".f vg.h verknüpft, und daß die Logikelemente untereinander und mit dem ersten Eingang X, dem zweiten Eingang Y, dem dritten Eingang Z, dem vierten Eingang c, dem ersten Ausgang R, dem zweiten Ausgang S, dem dritten Ausgang T und dem vierten Ausgang C sowie den negierten Ein- und Ausgängen X*, Ϋ, 2, c", R", H, T und Ü folgende Verbindungen aufweisen:

®₂ ⁼ S/i Ip = Ji. gp = S * Lip — X

O₁ = Y ΐ_Λ - Z g

⁵2
e₃ - Σ f₃ = I₁ g₃ = T h₃ . Z ^e4 ^{= S}2 ^f 4 ^{= c} S₄ = S₂ h₄ = c Sr = C fc = Sp gc = S₀ hr >= S-j R = S₂ S - S₄ T-Iz C = I₅

R β I₀ S β Iy, Ψ * sr Ü" » Sr
8)Verknüpfungsbaustein nach Anspruch 7 unter Vorschaltung von Schaltungen (2a, 2b, 2c) vor wenigstens einen der drei ersten Eingänge (X,Y,Z) gemäß Anspruch 2, dadurch gekennzeichnet, daß die den Eingängen vorgeschalteten Schaltungen je von

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einem an sich bekannten Logikelement der in Anspruch 7 beschriebenen Art gebildet werden, daß die Eingänge e und g bzw. f und h jedes Logikelementes das den geweiligen Operanden darstellende Signal und das zu diesem Signal invertierte Signal aufnehmen, daß die Eingänge f und h bzw. e und g jedes Logikelementes mit Steuersignale liefernden Leitungen (2a1, 2b1, 2c1) verbunden sind, und daß der Ausgang s jedes Logikelementes mit dem nicht invertierten (X,I,Z) und der Ausgang i~ mit dem invertierten (X,T,"Z) ihm zugeordneten Eingang des Verknüpfungsbausteines verbunden sind.

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