DE2247704B2 - Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage - Google Patents

Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage

Info

Publication number
DE2247704B2
DE2247704B2 DE2247704A DE2247704A DE2247704B2 DE 2247704 B2 DE2247704 B2 DE 2247704B2 DE 2247704 A DE2247704 A DE 2247704A DE 2247704 A DE2247704 A DE 2247704A DE 2247704 B2 DE2247704 B2 DE 2247704B2
Authority
DE
Germany
Prior art keywords
circuit
processing system
memory
data processing
arithmetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2247704A
Other languages
English (en)
Other versions
DE2247704A1 (de
DE2247704C3 (de
Inventor
Robert Atanasius Port Chester Henle
Gerald Adrian Fishkill N.Y. Maley
Wilbur David Burlington Vt. Pricer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2247704A1 publication Critical patent/DE2247704A1/de
Publication of DE2247704B2 publication Critical patent/DE2247704B2/de
Application granted granted Critical
Publication of DE2247704C3 publication Critical patent/DE2247704C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
    • G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled

Description

Die Erfindung betrifft eine vollständig aus monolithisch integrierten Schaltkreisen aufgebaute, bit-unterteilte Datenverarbeitungsanlage mit Zentraleinheit zur Verarbeitung von jeweils aus M Bit bestehenden Datenworten, mit auf einem Substrat mit innenliegenden Verbindungs- und Versorgungsleitungen angeschlossenen Schaltkreismoduln.
Üblicherweise baut sich eine Datenverarbeitungsanlage rund um eine Zentraleinheit, die CPU, auf. Die CPU besteht im Grundsatz aus einer arithmetischen und logischen Einheit (ALU) und einer komplexen Steuerschaltung (CU). Dieser Teil der Datenverarbeitungsanlage bestimmt im wesentlichen die Komplexität und die Kosten des gesamten Systems. Aus diesem Grund waren bisher alle Bemühungen, hochintegrierte Schaltkreise beim Aufbau einer Zentraleinheit einzusetzen, von wenig Erfolg begleitet.
Aus dem Stand der Technik ist als Ausgangspunkt für die Erfindung die US-Patentschrift Nr. 34 36 734 zu nennen, in der eine Halbleiterspeicherschaltung offenbart ist, bei der eine große Anzahl as, .f einem Halbleiterplättchen angebrachter integrierter Speicherschaltungen (BOM) benutzt werden. Dort ist also eine Speicherschaltung beschrieben, die eine Mehrzahl von Betriebsspeichergrundschaltungen (BOM) benutzt Jede dieser Speichereinheiten ist im Speichersystem für eine und nur eine Bitposition des Datenworts bestimmt Das heißt, alle Bits höchster Wertigkeit aller Worte werden in einem Modul gespeichert Die nächstniedrigen Bits im nächsten Modul usw. Durch diese Anordnung wird ein Datenverarbeitungssystem geschaffen, bei dem ein kontinuierlicher Betrieb des Systems dadurch möglich ist, daß fehlerhafte Daten, die von fehlerhaften Teilen des Speichersystems geliefert werden, bei ununterbrochen weiterlaufendem Betrieb korrigiert werden können, während der fehlerhafte Teil des Speichersystems entfernt, repariert oder ersetzt wird. Weiterhin läßt es die dort offenbarte Speicheranordnung zu, daß fehlerhafte Teile des Speichersystems in einer Datenverarbeitungsanlage ersetzt oder repariert werden können, wobei bei jedem Zugriff zum Speichersystem eine Anzahl von Computerworten für die anschließende Verarbeitung abgegeben werden.
Ferner ist beispielsweise aus der US-PS 32 96 426 eine binäre Addierschaltung bekannt, mit der sich eine
J5 ODER-Verknüpfung bzw. eine Exklusiv-ODER Verknüpfung durchführen läßt Dabei ist für die Addition z. B. der Men Stelle zweier zu addierender Binärzahlen für die /-te Stelle beider Zahlen jeweils nur eine logische und arithmetische Schaltung vorgesehen, wobei die Gesamtheit aller logischen und arithmetischen Schaltungen nach An einer zwcidimeusionalen Matrix an einer Zentralsteuerung angeschlossen sind. Jede logische und arithmetische Schaltung ist mit einem Speichermittel und einer internen Steuerung verbunden.
*"> Aufgrund der matrixartigen Anordnung ist hier keine Bit-Unterteilung möglich. Vielmehr stehen alle diese logischen Schaltungen untereinander adressierbar in Verbindung.
Weiterhin ist aus der US-PS 36 04 909 eine modular aufgebaute logische Schaltung bekannt, bei der jede modularc Einheit vier Eingänge und vier Ausgänge aufweist. Je nachdem, an welchem der vier Eingänge eine binäre I anliegt, tritt an den vier Ausgängen eine binäre I oder eine binäre Null auf. Drei Eingänge X, Y und Z der vier Eingänge der modularen Einheit sind jeweils an einzelne Eingangselementen angeschlossen, und drei der vier Ausgänge sind an andere einzelne Ausgangsspeicherelemente angeschlossen. Auch hier handelt es sich nicht um eine vollständige bit-unterteilte Datenverarbeitungsanlage mit 'ntegrierter Zentraleinheit in hochintegrierter Schaltungstechnik.
Es war bisher jedoch vor allen Dingen wegen der Komplexität der Zentraleinheit praktisch nicht möglich, dieses Konzept auf andere Teile einer Datenverarbcitungsanlage auszudehnen. Eine weitere Schlußfolgerung ist, daß die Anwendung von Fchlererkennungs- und Fehlerbeseitigungsvcrfahren begrenzt geblieben ist. Es ist daher Aufgabe der vorliegenden Erfindung, eine
Datenverarbeitungsanlage mit Zentraleinheit zu schaffen, die in monolithischer integrierter Halbleiterschaltungstechnik ausgeführt und vollständig nach dem Prinzip der Einzelbitunterteilung hergestellt werden kann. Dabei ist dann insbesondere die Einzelverzögerung innerhalb der Zentraleinheit voll verträglich mit der hohen Arbeitsgeschwindigkeit und der Zugriffsgeschwindigkeit derzeit verfügbarer monolithischer Speicher.
Selbstverständlich darf dabei das Betriebsverhalten der Zentraleinheit keine Verschlechterung erfahren. Wenn man dann noch in einer solchen Datenverarbeitungsanlage den aus hochintegrierten Halbleiterschalteiementen aufgebauten Speicher mit einer ebenso aus hochintegrierten monolithischen Halbleiterschaltungen aufgebauten Zentraleinheit kombiniert, dann lassen sich auch noch die bisher zwischen Zentraleinheit und Speicher auftretenden Signalverzögerungen in Kabeln vermeiden.
Ferner lassen sich dann auch Fehlererkennungen und Fehlerkorrekturen in der Weise durchführen, daß es auch mit fehlerhaften Schaltungen für die Fehlerkorrektureinrichtung immer noch möglich ist, die Gültigkeit der Ausgangsdaten der Anlage sicherzustellen.
Diese Aufgabe wird durch die gemeinsame Anwendung der im Patentanspruch 1 gekennzeichneten Merkmale gelöst.
Vorteilhafte Ausgestaltungen sind in den Unteransprüchen gekennzeichnet
Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen näher beschrieben.
Dabei zeigt
F i g. 1 eine schematische perspektivische Ansicht, zum Teil weggebrochen, zur Darstellung der Bitunterteilung einer Datenverarbeitungsanlage und der Organisation einer hochintegrierten Halbleiterspeichertechnik für eine aus hochintegrierten Halbleiterschaltkreisen bestehende Zentraleinheit,
Fig.2 und 3 elektrische Prinzipschaltbilder der elementaren logischen Schaltung und der Steuerschaltung und
Fig.4 eine schematische Darstellung der elektrischen Schaltung gemäß der vorliegenden Erfindung, die voll nach dem Prinzip der Bitunterteilung als Hochintegrierte monolithische Speicherschaltung in Kombination mit einer hochintegrierten monolithischen Zentraleinheit aufgebaut sein kann.
Gemäß der vorliegenden Erfindung wird eine als monolithische Schaltung aufgebaute Datenverarbeitungsanlage geschaffen, die eine hochintegrierte Speicherschaltung und ebenfalls hochintegrierte elementare logische Schaltungen umfaßt, die aus einer Anzahl von M Moduln bestehen, wobei jeder Modul einen Decodierer, einen Speicher, elementare logische Schallungen und «ine Steuerschaltung enthält, die in eindeutiger Weise bestimmten Datenbits für ihre Verarbeitung zugeordnet sind. Jedem der M Moduln ist eine Fehlererkennungs- und Fehlerkorrekturschallung zugeordnet, die das Auftreten von Schaltungsfehlern fao zuläßt, ohne daß dabei die Gültigkeit der Ausgangsdaten beeinflußt wird.
In Fig. I ist eine solche Elementarschaltung für eine aus monolithischen Schaltkreisen aufgebaute Zentraleinheit dargestellt, mit einem die elektrischen Anschlüs- h5 se enthaltenden Substrat JO, in dem eine Anzahl elektrischer Leiii>ii£on schcmatisch bei 12 gezeigt sind. Line Anzahl Mo'lt'ln 14 sind auf der Oberfläche des Substrats 10 angebracht und mit den Leitungen 12 über Anschlußstifte 16 oder ehnliche Mittel verbunden. Jeder Modul 14 besteht aus einem Speicher und Decodierer 18 und einer arithmetisch-logischen Schaltung und Steuerung 20.
Das der elektrischen Querverbindung dienende Substrat 10 zeigt dabei eine Verdrahtung in mehreren Ebenen mit Hilfe der Leitungen 12, die jedoch keinen Teil der vorliegenden Erfindung bilden.
Die in mehreren Ebenen liegenden Leitungen 12 stellen die Ebenen für die verschiedenen Spannungspegel, die Erdebenen usw. für die einzelnen Moduln dar und bilden auch die einzelnen elektrischen Eingangsund Ausgangsanschlüsse für die einzelnen Moduln 14.
Die Fehlerkorrekturschaitung ist ebenfalls in monolithischer integrierter Schaltungsweise als separater Modul 21 ausgeführt Andererseits kann natürlich die Fehlerkorrekturschaitung als Teil eines jeden Moduls 14 mit integriert sein.
Um eine Datenverarbeitungsanlage nach dem Bitunterteilungsprinzip voll aus monolithischen integrierten Schaltkreisen aufzubauen, ist ei notwendig, eine elementare Zentraleinheit zu schaffen, d;^ in eindeutiger Weise einem Teil des monolithischen Speichers zugeordnet ist Normalerweise sind die Zentraleinheiten außergewöhnlich komplex nicht nur wegen der sehr komplexen arithmetischen und logischen Fähigkeiten, sondern auch wegen der erforderlichen Steuerschaltungen. Die vorliegende Erfindung hingegen benutzt eine elementare arithmetisch-logische Schaltung als BASISARITHMETISCHE EINHEIT und ihr zugeordnete Steuerschaltungen, die in der hier bevorzugten Ausführungsform folgende Funktionen durchführen kann:
COPY
ein Befehl zum Überführen eines adressierbaren Bits aus einem Speicherplatz in die arithmetisch-logische Schaltung.
SPEICHERN
ein Befehl zum Überführen des Inhalts einer arithmetisch-logischen Schaltung an einen adressierbaren Speicherplatz.
ODER
ein Befehl für die ODER-Verknüpfung jedes adressierbaren Bits in einem Speicherplatz mit dem Inhalt der in der arithmetisch-logischen Schaltung gespeicherten Information.
UND
ein Befehl für die UND-Verknüpfung eines jeden adressierbaren Bits in einem Speicherplatz mit der in der arithmetisch-logischen Schaltung gespeicherte Information.
INVERTIEREN
ein Befehl für die Überführung des Inhalts eines jeden adressierbzren Datenbits von einem Cp.iicherplatz und Einspeichern in komplementärer Form in der elementaren arithmetisch-logischen Schaltung.
Eine arithmetisch-logische Schaltung und Steuerschaltungen, die alle diese Funktionen durchführen kann, ist schem&tisch in F i g. 4 dargestellt. Die F i g. 2 und 3 zeigen an sich einen Weg für den Aufbau logischer Schaltkreise für eine solche logische Schaltung, die die fünf obengenannten Funktionen auszuführen vermag. Die Verwendung einer solchen logischen Schaltung, die diese Funktionen ausführen kann, gibt genügend Vorteile, wenn man den notwendigen Schaltungsaufwiind für die arithmetisch-logische Schaltung mit den zusätzlich erforderlichen Soeichcrnlätzen vereleicht.dic
notwendig sind, um die arithmetisch-logische Schaltung zu betreiben, so daß sie riiese komplexen arithmetischen Funktionen ausführen kann. Theoretisch sind an sich für diese Funktionen nur die ODER- und die UND-Verknüpfung erforderlich, wenn man annimmt, daß Schaltungen zur Komplementbildung und ein großer Speicherbereich in jedem Fall vorhanden sind. F.s liegt daher innerhalb der vorliegenden Erfindung, ob man die funktionellen Möglichkeiten der arithmetisch-logischen Schaltung theoretisch auf die Minimalfunklionen beschränkt, d. h. auf die ODER- und die UND-Verknüpfung, oder aber ob man sie über die für eine bevorzugte Ausführungsform der Erfindung beschriebenen hinaus vergrößert, woraus sich eine Verringerung des Speicherbedarfs ergibt, wobei man dann immer noch alle arithmetischen Funktionen innerhalb der gesamten Datenverarbeitungsanlage auszuführen in der Lage ist.
Fig. 2 zeigt eine logische Schaltung /ur Durchführung der ODER- und UND-Verknüpfung. Die logische
hpilpht an« rinrm Pp
!•In
schaltungen 30 und 32, die über zwei UND-Glieder 34 und 36 miteinander verbunden sind. Einstellsignale werden an der Eingangsklcmmc 38 und Rückstcllsignalc an der Eingangsklemme 40 zugeführt. Wahre und komplementäre Signale, mit 1 und 0 bezeichnet, werden von der Verriegelungsschaltung 32 an die Ausgangsleitungen 42 bzw. 44 abgegeben. Wenn beide Torimpulse GI und G 2 auf den Leitungen 45 und 46 an den UND-Gliedern 34 und 36 anliegen, werden Daten von der Verriegelungsschaltung 30 an die Verriegelungsschaltung 32 übertragen. Für die ODER-Verknüpfung wird jedoch in dieser Ausführungsform der vorliegenden Erfindung nur das Signal G 1 über die Leitung 45 zugeführt. In diesem Fall wird in der Verriegelungsschaltung 32 eine 1 gespeichert, wenn zu Beginn der Operation entweder die Verriegelungsschaltung 30 oder die Verriegelungsschaltung 32 oder beide Verriegelungsschaltungen 30 und 32 eine binäre I enthalten. Diese logische Verknüpfung ist also nichts anderes als die logische ODER-Verknüpfung des Inhalts der Verriegelungsschaltung 30 mit dem Inhalt der Verriegelungsschaltung 32.
In gleicher Weise kann die Schaltung gemäß F i g. 2 zur Durchführung einer UND-Verknüpfung betrieben werden. Wenn nur der Torimpuls G 2 über die Leitung 46 angelegt wird, ohne daß gleichzeitig der Torimpuls G 1 auftritt, dann ergibt sich eine UND-Verknüpfung. Das heißt, die Verriegelungsschaltung 32 wird dann und nur dann eine binäre 1 enthalten, wenn sowohl die Verriegelungsschaltung 30 als auch die Verriegelungsschaltung 32 eine binäre 1 enthält, bevor der Torimpuls G 2 angelegt wird. Demgemäß können entsprechend der Erregung der Leitungen 45 und 46 mit den Torimpulsen Gl oder G 2 Daten zwischen den Verriegelungsschaltungen 30 und 32 über eine ODER- oder eine UND-Verknüpfung nach der Verrkgelungsschahung32 geleitet werden.
Fig.3 zeigt eine geringfügige Abwandlung der logischen Schaltung nach F i g. 2. Damit Scann die Schaltung nicht nur die UND- und die ODER- Verknüpfung, sondern auch die Inversion durchführen. Die logische Schaltung enthält eine Eingangsverrkgelungsschaltung 50, zwei Leitungen 54 und 56 zum Zuführen eines Einstell- bzw. Rückstellsignals und kann wahre und komplementäre Ausgangssignale an die Ausgangsleitungen 58 bzw. 59 abgeben. Zwischen den Yerriege- !ungsschaltungen 50 und 52 sind eine Anrahl von UND-Gliedern 61, 63, 66 und 68 sowie zwei ODER-Glieder 70 und 72 eingeschaltet. |edes der UND-Glieder 61, 63, 66 und 68 kann über getrennte .Signaleingänge Torimpiilsc G 5. G 3. G 4 bzw. G 6 aufnehmen. Die UND-Glieder 61 und 66 sind dabei in ■> die Verbindung zwischen den Verriegelungsschallungen 50 und 52 über Kreuz eingeschaltet.
Durch gleichzeitiges Anlegen der Torimpulse G 5 und G 6 wird der invertierte Wert der in der Verriegelungsschaltung 50 gespeicherten Information nach der
id Verriegelungsschaltung 52 durchgeschaliet. Zwei weitere logische Verknüpfungen gewinnt man durch unabhängiges Auftasten der Torimpulsleitungcn G 5 und G 6. Im ersten Fall wird der invertierte Inhalt der Verriegelungsschaltung 50 mit dem Inhalt der Verriegc-
r, lungsschaltung 52 einer ODER-Verknüpfung unterzogen. In gleicher Weise kann man durch Anlegen des Torimpulses G 6 alleine die Inversion des Inhalts der Verriegelungsschaltung 50 mit dem Inhalt der Verriegelungsschaltung 52 einer UND-Verknüpfung untcrzic-
>n hrn
In F i g. 4 sind die aufnehmenden Verriegelungsschaltungen in Fig. 2 und 3 durch eine adressierbare Anordnung von Speicherzellen ersetzt. Die Anordnung kann ein Kernspeicher sein, ein monolithischer HaIb-
r, leitcrspcicher oder sogar die Spur einer Magnettrommel. Wie schematisch aus F i g. 4 zu erkennen ist, enthält der bit-unterteilie Rechner eine Anzahl getrennter Speichermoduln, die in Fig. I mit 14 bezeichnet sind, leder Modul enthält einen Speicher und einen
in Decodiererteil 60 bzw. 62 (Abschnitt 18 Fig. I). Die arithmetisch-logische Schaltung enthält einen logischen und Steuerteil 64, der der monolithischen Ausführung bei 20 in Fig. 1 entspricht. Die ,irithmetisch-logische Schaltung und Steuerung 64 entspricht im wesentlichen
π der in Fig. 3 gezeigten logischen Schaltung mit der Ausnahme, daß zum Aufbau der Datenverarbeitungsanlage ein Abfühlverstärker 67 und die Ausgangs-UND-Glieder 69 und 71 dazugekommen sind.
Eine Anzahl von UND-Gliedern 73,74, 75 und 76 und
4(i zwei ODER-Glieder 77 arbeiten genauso wie vorher im Zusammenhang mit Fig. 3 beschrieben. In gleicher Weise sind für diese UND-Glieder Torimpulseingänge 78 vorgesehen, an die zur Durchführung der gewünschten logischen Funktionen, wie ebenfalls im Zusammen-
4r> hang mit Fig. 3 beschrieben, wahlweise Torimpulse angelegt werden können. Einrichtungen zur Fehlererkennung und Fehlerkorrektur sind bei 80 angedeutet und sind wirkungsgemäß mit den einzelnen Teilen der Schaltung, d. h. dem Decodierer 60 und der Speicherschaltung 62 und der arithmetisch-logischen Schaltung und Steuerung 64 für jeden der einzelnen M Moduls verbunden. In einer bevorzugten Ausführungsform ist die Fehlerkorrekturschaltung, wie in F i g. 1 gezeigt, als separater Modul 21 aufgebaut. Selbstverständlich ist es auch möglich, die Fehlerkorrekturschaltung getrennt in jedem Modul unterzubringen, statt einer gesonderten Fehlerkorrekturschaltung auf einem gesonderten Modul, der parallel mit jedem Modul 14 zu verbinden wäre.
Arbeitsweise der Schaltung
In der elektrischen Prinzipschaltung gemäß F i g. 2 ist jeder Modul so aufgebaut, daß er ein einziges Bit je Modul enthält Zur Erläuterung der Erfindung soll jede Speichereinheit 62 innerhalb eines bestimmten Moduls b5 nur vier Speicherplätze enthalten, die durch die vier Verriegelungsschaltungen 82, 84, 86 und 88 in Fig.4 dargestellt sind. Um mit einer Verriegelungsschaltung 92 in der arithmetisch-logischen Schaltung und Steue-
!■ling 64 in Verbindung /u treten, weiden in Abhängigkeit von einem Decodicrsignal aul tier l'.ingangsleitung ■X) des Decodierer"- M) die nachfolgenden Befehle durchgeführt:
' OPY HKFKHI.
Krrege IJND-Crliedcr 74 mil 75.
Dieser Befehl übertragt alle Adreßbus im Speicher 62 an die Vcrriegelungsschaltung 92.
-iPKK ^iKRBKFKHI.
Krrege UND-Glieder 69 und 71 über die Tonnipulsleitung 100.
Dieser Befehl übertragt die in der Ve ricgelungsschaliiing 92 gespeicherte Information an einen adressierbaren Speicherplatz über die Leitungen 104 und 106.
)DI R DKKKHI.
Irregel IN D-Glied 74.
ledes adre'-sicrhare Bit im Speicher 62 wird mit dem in der Ven "ueliingsschaltung 92 gespeicherten Inhalt piner ί iiM'li-VprliminfiinLiiinlpr/imi'n
,INDBKKKHL
Emve UND-Glied 75.
Klin InforniatKinsbit wird im Speicher dadurch .!dressier!, daß der Inhalt des Decodieren 60 nut dem Speicherinhalt der Verriegelungsschaltung 92 einer I 'ND-Verknüpfung unterzogen wird.
BLI KHI.INVKKTIKRKN
Krrege gleichzeitig die I IND-Glieder 73 und 76.
Das 1-Komplement der vom Speicherplatz 62 abgerufenen Daten wird in der Verriegelungsschal· tung 92 eingespeichert.
Die Möglichkeit den gesamten Hauptteil einer Datenverarbeitungsanlage in Kombination mit bekannten K'ehliTcrkennungs- und Kehlerkorrekturschaltungen bitweise zu unterteilen, ergibt trotz möglicher Schaltungsfehler eine fehlerfreie Arbeitsweise einer Datenverarbeitungsanlage. Das heißt, daß weder ein einzelner noch eine Anzahl von Schaltungsfehlern oder Schaltungsausfällen innerhalb bestimmter Grenzen ein Versagen der Datenverarbeitungsanlage zur Folge haben wird.
Der Decodierer 60. der Speicher 62 und die arithmetisch-logische Schaltung und Steuerung 64 sind derart angeordnet, daß sich eine Fehlererkennung und Fehlerkorrektur nach Hamming durchführen lassen. Zusätzlich dazu werden die Fehlererkennungs- und Korrekturverfahren nach Hamming kombiniert mit einem dreifach modular redundanten (TMR) Fehlerkorrekturverfahren, um eine absolut fehlerfrei arbeitende Datenverarbeitungsanlage zu schaffen.
Die Möglichkeit mit Kehlererkennungs- und Korrckturcodes nach Hamming sind allgemein bekannt und bestehen im wesentlichen darin, daß in einer Datenverarbeitungsanlage ein binäres Wort mit Hamming-Priifbits kombiniert wird. Maximal können dabei Doppelfehler festgestellt und Kinzclfchler korrigiert werden. In gleicher Weise ist das Drcifachmoclular-Redundanzverfahren (TMR) allgemein bekannt und besteht im wesentlichen aus der Verwendung dreier funktional identischer Einheiten, die parallel arbeiten und eine einzige f unktion ausführen. Die Ausgangssignale jeder der drei funktionalen Kinheiten werden miteinander verglichen und wenn Übereinstimmung bei mindestens zwei aus drei besteht, wird Richtigkeit der Daten angenommen. Wenn man beispielsweise einen Speicher nach Hamming und mit dem TMR Kehlerkorrckturverfahren organisiert, dann wird die Ausgangs'jitc des Speichers mit einem Hamming-Decodierer \ersehen. der das Hamming-Wort aus dem Speieher entnimmt.
l-'in I Ιίίπιπ-ιϊηυ-ΠρΓίϊίΙίρΓΡΓ nn'lft flip pinvplnpn r);)lpnhitii
und liefert ein dreifach modular redundantes Ausgangssigpal Diese drei Ausgangssignale steuern dann eine dreifach modular redundante logische Schaltung an. Ein Hamming-Codierer. der mit jeder der drei dreifach modular redundanten logischen Schaltungen verbunden ist. nimmt die Datenbits auf und fügt die Hamming-I'aritätsbits hinzu. Das Ausgangssignal der drei Hamming-C'odiercr betätigt dann die Bittreiberstufen des Speichers. Da die Bittreiberstufen auf die Hamming-Codierer folgen, kann jede Schaltung für sich ausfallen, ohne daß die Wirkungsweise der Anlage beeinträchtigt wird. Ks sind natürlich noch andere Fehlerkorrekturverfahren bekannt, die einen absolut fehlerfreien Betrieb einer Datenverarbeitungsanlage für die gesamte Zentraleinheit sicherstellen, wenn fiese mit Bitunterteilung gemäß der vorliegenden Erfindung arbeitet.
Weitere Einzelheiten über die Verwendung des I lamming-Codes und der dreifach modular redundanten Fehlerkorrektur finden sich in der US-Patentschrift 34 36 734 und außerdem in dem IBM Technical Disclosure Bulletin (TDB) Band 12. Nr. 12 vom Mai 1970. Seiten 2071 und 2072 sowie im IBM-TDB Band 14, Nr. 5.Oktober 1971.Seiten Ib32und 1633.
Wie bereits in F i g. I gezeigt, kann die Datenverarbeitungsanlage so aufgebaut werden, daß sie praktisch nur aus einer großen Anzahl parallelgeschalteter Moduln besteht. Somit würde ein 8-Bit Datenwort acht Moduln 14 erfordern und außerdem noch ein Fehlerkorrektur-Modul 21, wenn dies nicht einen integrierten Bestandteil jedes der Moduln 14 bildet.
Hierzu 2 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Aus monolithisch integrierten Schaltkreisen aufgebaute, bit-unterteilte Datenverarbeitungsanlage mit Zentraleinheit zur Verarbeitung von jeweils aus M Bit bestehenden Datenworten, mit auf einem Substrat mit innenliegenden Verbindungs- und Versorgungsleitungen angeschlossenen Schaltkreismoduln, gekennzeichnet durch die Vereinigung folgender Merkmale:
a) Für jede einzelne der M Bitpositionen aller Datenworte ist ein. monolithisch integriertes Schaltkreismodul (14) vorgesehen, das einen über eine Befehlsleitung (90) ansteuerbaren Decodierer (60), einen daran angeschlossenen Speicher (62), und eine damit verbundene arithmetisch-logische Schaltung (64) enthält, die zur Durchführung logischer Operationen über mehrere Steuerleitungen (78) ansteuerbar ist,
b) der Ausgang der arithmetisch-logischen Schaltung (64) ist über Schaltungseinrichtungen zur steuerbaren Rückspeicherung (100, 69, 71) mit dem Speicher (62) verbunden, so daß im Speicher (62) enthaltene Daten mit von der arithmetisch-logischen Schaltung (64) gelieferten Daten logisch verknüpft werden können, und
c) mit jedem der MSchahkreismoduln (14) ist eine Fehlerkorrekturschaltung (80) verbunden.
2. Aus monolithisch integrierten Schaltkreisen aufgebaute Datenverarbeitungsanlage nach Anspruch I, d-üurch gekennzeichnet, daß in jedem der M Schallkreismoduln (14} die darin enthaltene logische Schaltung zur Darstellung elementarer logischer Operationen, wie -MN D/ODER-NEGATION, durch an den Steuerleitungen (78) zugeführte Auftastsignale ansteuerbar ist.
3. Datenverarbeitungsanlage nach Anspruch 1 und 2, dadurch gekennzeichnet, daß jeder Decodierer (60) auf eingangsseitig zugeführte Steuersignale (Ug90) anspricht und Information zwischen dem Speicher (62) und der arithmetisch-logischen Schaltung (64) in einer Anzahl aufeinanderfolgender Zyklen zur Durchführung komplexer arithmetischer Funktionen überträgt.
4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß die jedem der M Schaltkreismoduln (14) zugeordnete Fehlerkorrekturschaltung (80) nach dem Hamming-Verfahren und dem dreifach-modularen Redundanzverfahren ein absolut fehlerfreies Arbeiten der Anlage sicherstellt.
DE2247704A 1971-12-17 1972-09-28 Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage Expired DE2247704C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US20905671A 1971-12-17 1971-12-17

Publications (3)

Publication Number Publication Date
DE2247704A1 DE2247704A1 (de) 1973-06-20
DE2247704B2 true DE2247704B2 (de) 1981-03-26
DE2247704C3 DE2247704C3 (de) 1981-12-17

Family

ID=22777140

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2247704A Expired DE2247704C3 (de) 1971-12-17 1972-09-28 Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage

Country Status (7)

Country Link
US (1) US3798606A (de)
JP (1) JPS547418B2 (de)
CA (1) CA997068A (de)
DE (1) DE2247704C3 (de)
FR (1) FR2165419A5 (de)
GB (1) GB1354084A (de)
IT (1) IT971734B (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4004280A (en) * 1973-06-11 1977-01-18 Texas Instruments Incorporated Calculator data storage system
US3918030A (en) * 1973-08-31 1975-11-04 Richard L Walker General purpose digital computer
US3900722A (en) * 1973-09-13 1975-08-19 Texas Instruments Inc Multi-chip calculator system having cycle and subcycle timing generators
GB1469300A (en) * 1973-12-22 1977-04-06 Olympia Werke Ag Circuit arrangement for an integrated data processing system
US4156903A (en) * 1974-02-28 1979-05-29 Burroughs Corporation Data driven digital data processor
US3983538A (en) * 1974-05-01 1976-09-28 International Business Machines Corporation Universal LSI array logic modules with integral storage array and variable autonomous sequencing
US4263650B1 (en) * 1974-10-30 1994-11-29 Motorola Inc Digital data processing system with interface adaptor having programmable monitorable control register therein
US3987418A (en) * 1974-10-30 1976-10-19 Motorola, Inc. Chip topography for MOS integrated circuitry microprocessor chip
US3968478A (en) * 1974-10-30 1976-07-06 Motorola, Inc. Chip topography for MOS interface circuit
US4001789A (en) * 1975-05-23 1977-01-04 Itt Industries, Inc. Microprocessor boolean processor
JPS5833577B2 (ja) * 1977-03-17 1983-07-20 富士通株式会社 集積回路
US4191996A (en) * 1977-07-22 1980-03-04 Chesley Gilman D Self-configurable computer and memory system
US4224676A (en) * 1978-06-30 1980-09-23 Texas Instruments Incorporated Arithmetic logic unit bit-slice with internal distributed iterative control
US4418383A (en) * 1980-06-30 1983-11-29 International Business Machines Corporation Data flow component for processor and microprocessor systems
US4644489A (en) * 1984-02-10 1987-02-17 Prime Computer, Inc. Multi-format binary coded decimal processor with selective output formatting
US4988636A (en) * 1990-01-29 1991-01-29 International Business Machines Corporation Method of making bit stack compatible input/output circuits
US5045913A (en) * 1990-01-29 1991-09-03 International Business Machines Corp. Bit stack compatible input/output circuits
US5235221A (en) * 1992-04-08 1993-08-10 Micron Technology, Inc. Field programmable logic array with speed optimized architecture
US5384500A (en) * 1992-05-15 1995-01-24 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes
US5300830A (en) * 1992-05-15 1994-04-05 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control
US5220215A (en) * 1992-05-15 1993-06-15 Micron Technology, Inc. Field programmable logic array with two or planes
US5331227A (en) * 1992-05-15 1994-07-19 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback line and an exclusive external input line
US5287017A (en) * 1992-05-15 1994-02-15 Micron Technology, Inc. Programmable logic device macrocell with two OR array inputs
US5298803A (en) * 1992-07-15 1994-03-29 Micron Semiconductor, Inc. Programmable logic device having low power microcells with selectable registered and combinatorial output signals
US5768476A (en) * 1993-08-13 1998-06-16 Kokusai Denshin Denwa Co., Ltd. Parallel multi-value neural networks
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US9116531B2 (en) * 2013-02-27 2015-08-25 General Electric Company Methods and systems for current output mode configuration of universal input-output modules

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3296426A (en) * 1963-07-05 1967-01-03 Westinghouse Electric Corp Computing device
US3436734A (en) * 1966-06-21 1969-04-01 Ibm Error correcting and repairable data processing storage system
US3462742A (en) * 1966-12-21 1969-08-19 Rca Corp Computer system adapted to be constructed of large integrated circuit arrays
DE1512606A1 (de) * 1967-05-24 1969-06-12 Telefunken Patent Verknuepfungsbaustein
US3643232A (en) * 1967-06-05 1972-02-15 Texas Instruments Inc Large-scale integration of electronic systems in microminiature form
GB1215216A (en) * 1968-05-17 1970-12-09 Venner Ltd Improvements relating to integrated circuit chips
US3582902A (en) * 1968-12-30 1971-06-01 Honeywell Inc Data processing system having auxiliary register storage
US3609712A (en) * 1969-01-15 1971-09-28 Ibm Insulated gate field effect transistor memory array
US3579201A (en) * 1969-09-29 1971-05-18 Raytheon Co Method of performing digital computations using multipurpose integrated circuits and apparatus therefor
US3641511A (en) * 1970-02-06 1972-02-08 Westinghouse Electric Corp Complementary mosfet integrated circuit memory
US3651472A (en) * 1970-03-04 1972-03-21 Honeywell Inc Multistate flip-flop element including a local memory for use in constructing a data processing system
US3668650A (en) * 1970-07-23 1972-06-06 Contrologic Inc Single package basic processor unit with synchronous and asynchronous timing control
US3702988A (en) * 1970-09-14 1972-11-14 Ncr Co Digital processor

Also Published As

Publication number Publication date
US3798606A (en) 1974-03-19
DE2247704A1 (de) 1973-06-20
FR2165419A5 (de) 1973-08-03
JPS547418B2 (de) 1979-04-06
CA997068A (en) 1976-09-14
GB1354084A (en) 1974-06-05
DE2247704C3 (de) 1981-12-17
IT971734B (it) 1974-05-10
JPS4869438A (de) 1973-09-20

Similar Documents

Publication Publication Date Title
DE2247704C3 (de) Aus monolithisch integrierten Schaltkreisen aufgebaute bit-unterteilte Datenverarbeitungsanlage
EP0038947B1 (de) Programmierbare logische Anordnung
EP0010173B1 (de) Halbleiterplättchen mit verbesserter Prüfbarkeit der monolithisch hochintegrierten Schaltungen
DE2132565C3 (de) Umsetzer
DE2614000C2 (de) Diagnoseeinrichtung zur Prüfung von Funktionseinheiten
DE1279980C2 (de) Aus mehreren miteinander gekoppelten Datenverarbeitungseinheiten bestehendes Datenverarbeitungssystem
DE2646163B2 (de) Schaltungsanordnung zum Ersetzen fehlerhafter Informationen in Speicherplätzen eines nicht veränderbaren Speichers
DE19815263C2 (de) Vorrichtung zur fehlertoleranten Ausführung von Programmen
DE2058698A1 (de) Datenspeichersystem
DE2364785B2 (de) Integrierter halbleiterspeicher mit nach guten und defekten speicherzellen sortierten speicherzellen
DE2219918A1 (de) Programmierbares Steuergerät
DE2916065C2 (de) Datenverarbeitungseinrichtung
DE2727876B2 (de) Steuereinrichtung mit einem Mikroprozessor
EP0046976A2 (de) Halbleiterspeicher aus Speicherbausteinen mit redundanten Speicherbereichen
DE2926322C2 (de) Speicher-Subsystem
DE2400064A1 (de) Speicherpruefanordnung und diese verwendendes endgeraetsystem in einem datenverarbeitungssystem
DE2554502C3 (de) Verfahren und Anordnung zum Adressieren eines Speichers
DE2364253A1 (de) Schaltungsanordnung fuer mikroprogrammierte geraete der datenverarbeitung
DE2648225A1 (de) Datenspeicherwerk mit mehreren speichermodulen
DE1274632B (de) Kryotron-UEbertragungsschaltung
DE3638256C2 (de)
DE10343563A1 (de) Flashspeicher mit Wortleitungs-Reparaturmöglichkeit
DE2235883A1 (de) Datenverarbeitungseinrichtung
EP0579327A2 (de) Integrierter Matrixspeicher mit einer Schaltungsanordnung zum Prüfen der Adressierung
EP1178323B1 (de) Verfahren zum Testen einer integrierten Schaltung

Legal Events

Date Code Title Description
OD Request for examination
C3 Grant after two publication steps (3rd publication)
8339 Ceased/non-payment of the annual fee