-
HINTERGRUND
DER ERFINDUNG
-
Die
vorliegende Erfindung betrifft eine Halbleiter-Speichervorrichtung,
und speicherspezifisch eine Verbesserung des Layouts von Leseverstärker-Teilungen
für einen
dynamischen Direktzugriffspeicher (Dynamic Random Access Memory, DRAM).
-
Im
Allgemeinen ist es erforderlich, dass die Speicherkapazität eines
DRAM immer mehr vergrößert wird.
Um mit einer derartigen Tendenz Schritt zu halten, wird ein Mindest-Designstandard
von 0,6 μm oder
weniger verlangt.
-
Mit
der Entwicklung feiner Muster des DRAM werden nicht nur kleine Speicherzellen
nötig,
sondern auch die Verdrahtung, die bei der Verbindung von Speicherzellen
verwendet wird, die Leseverstärker-Treiberdrähte, die
bei der Verbindung von Leseverstärkern,
welche Signale von Speicherzellen verstärken, mit Leseverstärker-Treibern,
welche die Leseverstärker
ansteuern, verwendet werden, weiter Wortleitungen, Bitleitungen
usw. müssen
verengt werden. Insbesondere ist erforderlich, dass alle Leseverstärker mit
im Wesentlichen derselben Spannung angesteuert werden, um Leseverstärker stabil zu
betreiben, und hierfür
muss der Widerstand entlang der Leseverstärker-Treiberdrähte gering
sein.
-
Die
EP-A-0461 313 offenbart eine Halbleiter-Speichervorrichtung, in
welcher die Differenz der Pegelhöhe
aufgrund des Kondensator-Stapelspeichers
des Speicherabschnitts und des peripheren Schaltkreisabschnitts
reduziert ist. Somit könnte
der belegte Bereich der Verdrahtung reduziert werden, wenn Verdrahtungsverbindungen
deutlich kürzer sind.
-
Um
den Widerstand über
die Leseverstärker-Treiberdrähte zu reduzieren,
offenbart die japanische offengelegte (Kokai-)Patentveröffentlichung
Nr. Hei 6-275064 einen DRAM, in welchem ein Speicherbereich bereitgestellt
ist, in dem eine Vielzahl von Speicherzellen angeordnet sind, weiter
ein Paar von Leseverstärker-Treiberdrähten, welche
sich in eine Richtung erstrecken, und zwei Leseverstärker-Treiber,
welche mit den jeweiligen Leseverstärker-Treiberdrähten zu
verbinden sind, und in welchem die beiden Leseverstärker-Treiber
auf jeweils einer Seite des Speicherzellenfeld-Bereichs angeordnet
sind. Weiter erstrecken sich in diesem Beispiel Treiberbusdrähte senkrecht
von den Leseverstärkern
zu den Leseverstärker-Drähten und
sind mit den jeweiligen Leseverstärker-Drähten verbunden.
-
In
dieser Anordnung können,
verglichen mit einer, in der der Treiberbus sich von dem Leseverstärker-Treiber
aus erstreckt, welcher auf nur einer Seite des Speicherfeldbereichs
angeordnet ist, eine Vielzahl von Treiberbusdrähten angeordent werden, und
daher der Störwiderstand
entlang der Leseverstärker-Treibersignalleitungen
reduziert werden.
-
In
diesem Aufbau kann jedoch, da die einzelnen Leseverstärker zusätzlich zu
ihrer Verbindung über
die Leseverstärker-Treiberdrähte mit
den Leseverstärkern über die
Treiberbusdrähte
verbunden sind, der Widerstand entlang der Treiberdrähte einschließlich der
Treiberbusdrähte
reduziert werden, obgleich der Störwiderstand entlang der Leseverstärker-Treiberdrähte verringert
werden kann.
-
Die
Verwendung eines Mehrschichtaufbaus für die Verdrahtung kann aufgrund
des für
die Speicherzellen verwendeten hochintegrierten, dichten Aufbaus
nicht vermieden werden. Wenn das für die Oberflächenverdrahtung
verwendete Aluminium in diesem Fall verwendet würde, würde es durch Wärmebearbeitung
leicht beeinflusst. Aluminium ist daher nicht für die Verwendung in einem Mehrschichtaufbau
geeignet.
-
Eine
Verdrahtungsanordnung, welche Wolfram verwendet, wurde ebenfalls
als Möglichkeit
in Betracht gezogen, mit deren Hilfe eine mehrschichtige Verdrahtung
geschaffen und die Anzahl von Schritten verringert werden könnte. Insbesondere wurde
zur Abdeckung eines Kontaktlochs eine Verdrahtung mit Wolfram, das
gewöhnlich
verwendet wird, diskutiert. Wenn diese Anordnung realisiert werden
kann, wird es nicht nötig
sein, dass Wolfram, das auf dem Kontaktloch abgelagert wird und
dieses bedeckt, durch Ätzen
entfernt wird, und die Anzahl der Schritte kann reduziert werden.
-
Da
der spezifische elektrische Widerstand von Wolfram jedoch drei Mal
so groß ist
wie der von Aluminium, werden Wolframverdrahtungen benötigt, die
eine drei Mal größere Breite
aufweisen als Aluminiumverdrahtungen, um den gleichen Widerstand
zu erzielen wie den, der mit einer Aluminiumverdrahtung erreicht
wird. Daher kann bei Verwendung von Wolframverdrahtungen die Herstellung
einer Halbleiter-Speichervorrichtung mit einem hoch integrierten Aufbau
nicht erwartet werden, noch kann eine Hochgeschwindigkeits-Verarbeitung
erwartet werden.
-
ZUSAMMENFASSUNG
DER ERFINDUNG
-
Es
ist daher ein Ziel der vorliegenden Erfindung, eine Halbleiter-Speichervorrichtung
zu schaffen, welche den Widerstand zwischen Leseverstärkern und
Leseverstärker-Treibern
reduzieren kann.
-
Es
ist ein weiteres Ziel der vorliegenden Erfindung, eine Halbleiter-Speichervorrichtung
zu schaffen, für
welche eine mehrschichtige Verdrahtung verwendet werden kann.
-
Es
ist noch ein weiteres Ziel der vorliegenden Erfindung, eine Halbleiter-Speichervorrichtung
zu schaffen, für
welche Wolfram als Verdrahtungswerkstoff verwendet werden kann,
und welche nicht durch den spezifischen elektrischen Widerstand
von Wolfram beeinflusst wird.
-
Eine
Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung
weist eine Vielzahl von Speicherblöcken auf, und mindestens einer
der Blöcke
weist eine Vielzahl von Speicherzellen, eine Vielzahl von Leseverstärkern, welche
in erste und zweite Gruppen aufgeteilt sind, auf. Jeder Leseverstärker in der
ersten Gruppe wird durch ein erstes Lese-Freigabesignal aktiviert
oder angesteuert, und jeder Leseverstärker in der zweiten Gruppe
wird durch ein zweites Lese-Freigabesignal aktiviert oder angesteuert. Um
die ersten und zweiten Lese-Freigabesignale zu übertragen, sind erste und zweite
Verdrahtungsschichten unabhängig
voneinander bereitgestellt. Weiter ist ein Treiberschaltkreis zwischen
der ersten und der zweiten Verdrahtungsschicht bereitgestellt.
-
In
einer bevorzugten Ausführungsform
weist der Treiberschalt kreis erste und zweite Treiber auf. Der erste
Treiber erzeugt das erste Lese-Freigabesignal, und der zweite Treiber
erzeugt das zweite Lese-Freigabesignal.
-
In
einer weiteren bevorzugten Ausführungform
weist der Treiberschaltkreis einen Treiber und einen Selektor auf.
Dieser Selektor wählt
ein Signal von dem Treiber als das erste Lese-Freigabesignal in einem ersten Zustand
und als das zweite Lese-Freigabesignal
in einem zweiten Zustand aus.
-
Im
obigen Aufbau kann die Länge
jeder Verdrahtungsschicht um im Wesentlichen die Hälfte verringert
werden. Dementsprechend kann ein Metall mit relativ hohem Widerstand,
wie beispielsweise Wolfram, für
die Treiberdrähte
verwendet werden.
-
KURZBESCHREIBUNG
DER ZEICHNUNGEN
-
Die
obigen sowie andere Ziele, Merkmale und Vorteile der vorliegenden
Erfindung ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit
den beiliegenden Zeichnungen, welche zeigen:
-
1A ein
Layout-Diagramm, welches einen DRAM-Chip darstellt, und 1B eine
Draufsicht, welche ein Musterlayout eines Zellenfeldblocks in dem
DRAM-Chip gemäß einer
Ausführungsform der
vorliegenden Erfindung darstellt;
-
2 ein
Schaltkreisdiagramm, welches einen in 1 gezeigten
Leseverstärker-Treiber
SAD1 (SAD2) darstellt;
-
3 ein
Schaltkreisdiagramm, welches einen in dem in 1 gezeigten
DRAM verwendeten Leseverstärker
darstellt;
-
4 ein
vergrößertes Diagramm,
welches einen Teil einer Halbleiter-Speichervorrichtung gemäß einer
weiteren Ausfüh rungsform
der vorliegenden Erfindung darstellt;
-
5 ein
Diagramm, welches einen Teil einer Halbleiter-Speichervorrichtung
gemäß noch einer weiteren
Ausführungsform
der vorliegenden Erfindung darstellt;
-
6 ein
Schaltkreisdiagramm, welches einen Leseverstärker-Treiber SAD und einen in 5 gezeigten
Auswahlschaltkreis SEL darstellt; und
-
7 ein
Ablaufdiagramm, welches einen Betrieb des in 6 gezeigten
Schaltkreises darstellt.
-
AUSFÜHRLICHE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
-
Mit
Bezug auf 1A weist ein DRAM gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung eine Vielzahl von Einheits-Speicherzellenfeld-Blöcken 10-1 bis 10-6 auf,
welche in mehreren Reihen und zwei Spalten angeordnet sind. Jeder
der Blöcke 10 weist
eine Vielzahl von Speicherzellen auf, um insgesamt einen 64-MBit-
oder einen 256-M-Bit-DRAM zu schaffen.
-
Da
jeder der Speicherblöcke 10-1 bis 10-6 in Schaltkreisaufbau
und Musterlayout miteinander identisch ist, erfolgt die nachstehende
Beschreibung anhand des Speicherblocks 10-1 mit Bezug auf 1B.
-
In 1B weist
der Einheits-Speicherblock 10 eine Vielzahl von Speicherzellen
und peripheren Schaltkreisen, wie beispielsweise mit den Zellen
zusammenhängende
Leseverstärker,
auf. Daher kann der Einheits-Speicherzellenblock 10 auch
als ein Speicherzellenfeld betrachtet werden.
-
In
dieser Beschreibung weist der Einheits-Speicherblock 10-1 insgesamt
1024 Paare von Bitleitungen auf, so dass 1024 Lesever stärker SA-1 bis
SA-1024 bereitgestellt und mit einer zugeordneten Bitleitung BL
gekoppelt sind. Diese Leseverstärker
werden durch ein Paar von Lese-Freigabesignalleitungen SAN und SAP
angesteuert oder aktiviert.
-
In
diesem Zusammenhang sollte es sich verstehen, dass der Speicherblock 10-1 in
vier Unterblöcke
geteilt ist, welche aus einem linken oberen Block 15A,
einem rechten oberen Block 15B, einem linken unteren Block 15C und
einem rechten unteren Block 15D zusammengesetzt sind. Folglich
ist ein Querschnittsbereich so definiert, dass er einen ersten Bereich 11,
einen zweiten Bereich 12, welcher zwischen den Unterblöcken 15A und 15B angeordnet
ist, und einem dritten Bereich 13, welcher zwischen den
Unterblöcken 15C und 15D angeordnet
ist, aufweist. 512 Leseverstärker
SA-1 bis SA-512 sind in dem zweiten Bereich 12 angeordnet,
und 512 Leseverstärker
SA-513 bis SA-1024 sind in dem dritten Bereich 13 bereitgestellt.
Die Leseverstärker
SA-1 bis SA-512 werden gemeinsam durch die Lese-Freigabesignale
SAP-1 und SAN-1 angesteuert, und die anderen Leseverstärker SA-513
bis SA-1024 werden durch
die Lese-Freigabesignale SAP-2 und SAN-2 angesteuert.
-
Es
versteht sich weiter, dass dieser Speicher von der Art eines geteilten
Leseverstärkers
ist. Das bedeutet, dass die Speicherzellen in dem Unterblock 15A und
diejenigen in dem Unterblock 15B sich die Leseverstärker SA-1
bis SA-512 teilen. Auf ähnliche Weise
teilen sich die Speicherzellen in dem Unterblock 15C und
diejenigen in dem Unterblock 15D die Leseverstärker SA-513 bis SA-1024.
Entsprechend sind weiter Transfergatter auf beiden Seiten jedes Leseverstärkers SA
bereitgestellt, um einen der Unterblöcke 15A (15C)
und 15B (15D) zu wählen.
-
Während die
Bereiche 11 bis 13 relativ dargestellt sind, um
einen großen
Bereich zu belegen, sind diese Bereiche viel enger als jeder Unterblock 15.
-
Weiter
in Übereinstimmung
mit der vorliegenden Erfindung sind erste und zweite Leseverstärker-Treiber
SAD1 und SAD2 im Zentrum des ersten Bereichs 11 angeordnet.
Der Treiber SAD1 ist bereitgestellt, um die Pegel der Leitungen
SAP-1 und SAN-1 für
die Leseverstärker
SA-1 bis SA-512 zu regeln, und der Treiber SAD2 ist bereitgestellt,
um die Pegel der Leitungen SAP-2 bis SAN-2 für die Leseverstärker SA-513
bis SA-1024 zu regeln. Somit sind diese beiden, der erste und der
zweite Leseverstärker-Treiber
SAD1 und SAD2 jeweils für
zwei Sätze von
Leseverstärkern
SA bereitgestellt.
-
Obgleich
dies in 1B nicht gezeigt ist, ist ein
Paar von Transfergatter-Treibern in dem freien Bereich des ersten
Bereichs 11 bereitgestellt. Einer dieser Treiber regelt
die EIN-/AUS-Schaltung der Transfergatter TG auf der linken Seite
jedes Leseverstärkers
SA, und der andere regelt die EIN-/AUS-Schaltung der Transfergatter
TG auf der rechten Seite jedes Leseverstärkers SA.
-
In
den Unterblöcken 15A bis 15D sind
X- oder Reihen-Decodierer XDEC16A bis XDEC16D so angeordnet, dass
sie sich in Breitenrichtung im Zentrum des ersten bis vierten Zellen-Segmentbereichs 15A bis 15D erstrecken.
In den X-Decodierern XDEC16A bis XDEC16D erstrecken sich Wortleitungen
WL vertikal parallel zu den Leseverstärker-Treiberdrähten. Die
Leseverstärker
sind mit Bitleitungen verbunden, welche sich so erstrecken, dass
sie die Wortleitungen schneiden, und die Ausgangssignale der Leseverstärker werden
zu den Bitleitungen übertragen.
-
Mit
Bezug auf 2 weist jeder der Leseverstärker-Treiber
SAD1 und SAD2 zwei p-Kanal-MOS-Transistoren 21p und 22p und
zwei n-Kanal-MOS-Transistoren 22n und 24n auf,
welche zwischen einer Energiequellen-Leitung Vcc und Masse verbunden
sind. Die Source-Elektrode
des p-Kanal-MOS-Transistors 21p ist mit der Energie quelle verbunden,
und seine Drain-Elektrode ist mit der Source-Elektrode des p-Kanal-MOS-Transistors 22p verbunden.
Ein Leseverstärker-Treibersignal
SAP wird an dem gemeinsamen Verbindungspunkt für die p-Kanal-MOS-Transistoren 21p und 22p ausgegeben.
Die Drain-Elektrode des p-Kanal-MOS-Transistors 22p ist
mit der Drain-Elektrode des n-Kanal-MOS-Transistors 23n verbunden.
Die Source-Elektrode des n-Kanal-MOS-Transistors 24n ist mit
der Drain-Elektrode des n-Kanal-MOS-Transistors 24n verbunden.
Die Source-Elektrode des n-Kanal-MOS-Transistors 24n ist
mit Masse verbunden. Wie in dem Diagramm gezeigt, wird ein Leseverstärker-Treibersignal
SAN an dem gemeinsamen Verbindungspunkt für die n-Kanal-MOS-Transistoren 23n und 24n ausgegeben.
-
Eine
Vorladespannung VPR von (1/2) VCC wird an den gemeinsamen Verbindungspunkt
für den p-Kanal-MOS-Transistor 22p und
den n-Kanal-MOS-Transistor 23n angelegt.
-
Weiter
werden die Leseverstärker-Treiberschaltkreis-Freigabesignale
? und ?, welche zueinander umgekehrt sind, zu den Gate-Elektroden des p-Kanal-MOS-Transistors 21p und
des n-Kanal-Transistors 24n geleitet,
während
Freigabesignale R und R zu den Gate-Elektroden der Transistoren 22p und 23n geleitet
werden.
-
Wenn
die Leseverstärker-Treiberschaltkreis-Freigabesignale
? und ? zu dem p-Kanal-MOS-Transistor 21p und dem n-Kanal-MOS-Transistor 24n übertragen
werden, während
die Signale R und R zu den Gate-Elektroden der Transistoren 22p und 23p geleitet
werden, wird auf die einzelnen Transistoren zugegriffen, und Leseverstärker-Treibersignale
SAP und SAN mit Polaritäten, die
der Vorladespannung (1/2) VCC entgegengesetzt sind, werden ausgegeben.
-
Wie
in 3 gezeigt, weist jeder der Leseverstärker SA,
die diese Leseverstärker-Treibersignale
SAP und SAN empfangen, einen Flip-Flop-Schaltkreis mit zwei p-Kanal-MOS-Transistoren 25p und 26p und
zwei n-Kanal-MOS-Transistoren 27n und 28n auf.
In dem Flip-Flop-Schaltkreis sind die Source-Elektroden der p-Kanal-MOS-Transistoren 25p und 26p miteinander
verbunden; die Drain-Elektroden
der p-Kanal-MOS-Transistoren 25p und 26p sind
mit den Drain-Elektroden der n-Kanal-MOS-Transistoren 27n und 28n verbunden;
und die Source-Elektroden der n-Kanal-MOS-Transistoren 27n und 28n sind
miteinander verbunden. Die Gate-Elektroden des p-Kanal- und des
n-Kanal-MOS-Transistors 25p und 27n sind miteinander verbunden,
und die gemeinsame Gate-Verbindung ist mit der gemeinsamen Drain-Verbindung
für den p-Kanal-
und den n-Kanal-MOS-Transistor 26p und 28n verbunden,
wobei sie mit der Bitleitung BL1 in Verbindung steht. Auf ähnliche
Weise sind die Gate-Elektroden des p-Kanal- und des n-Kanal-MOS-Transistors 26p und 28n miteinander
verbunden, und die gemeinsame Gate-Verbindung ist mit der gemeinsamen
Drain-Verbindung für
den p-Kana1- und den n-Kanal-MOS-Transistor 25p und 27n verbunden,
wobei sie mit der Bitleitung BL2 in Verbindung steht. Die Bitleitungen
BL1 und BL2 weisen eine Vorspannung von (1/2) VCC auf. Sofort nach
Empfang der Leseverstärker-Treibersignale SAP
und SAN werden Ausgangssignale über
die Bitleitungen BL2 und BL2 in Einklang mit den in einer Zelle,
welche mit einer ausgewählten
Wortleitung verbunden ist, gespeicherten Inhalten übertragen.
-
In 1 verwenden die Leseverstärker-Treiber
SAD1 und SAD2 den in 2 gezeigten Leseverstärker-Treiber.
Im mittleren Bereich 11 auf einem Chip sind Verdrahtungen
für die
Lieferung von Signalen R, R,? und ? bereitgestellt, welche von den
Leseverstärker-Treibern
SAD1 und SAD2 benötigt
werden, weiter ein Vorspannungssignal VPR und eine Stromspannung
VCC.
-
In
dieser Ausführungsform
sind zwei Leseverstärker-Treiber
SAD1 und SAD2 in dem Einheits-Speicherblock 10 bereitgestellt.
Die Leseverstärker-Treiber
SAD1 und SAD2 steuern die Leseverstärker an (beispielsweise 1024
Leseverstärker), welche
in dem Speicherblock 10 verteilt und angeordnet sind.
-
Die
Länge der
Leseverstärker-Treiberdrähte, welche
sich vertikal von den beiden Leseverstärker-Treibern SAD1 und SAD2
erstrecken, kann um die Hälfte
reduziert werden, verglichen mit der Verwendung eines einzelnen
Leseverstärker-Treibers. Dies
bedeutet, dass die Verzögerung,
welche die Leseverstärker
beeinflusst, die am weitesten von den Leseverstärker-Treibern SAD1 und SAD2
entfernt angeordnet sind, ebenfalls um die Hälfte reduziert werden kann.
-
Da
die Länge
der Leseverstärker-Treiberdrähte reduziert
werden kann, kann Wolfram mit einem höheren spezifischen elektrischen
Widerstand ? als Aluminium für
die Leseverstärker-Treiberdrähte verwendet
werden. Wenn Wolfram als Leseverstärker-Treiberdrähte verwendet
werden kann, wird die Anzahl von Schritten verglichen mit der Anzahl,
die benötigt
wird, wenn Aluminium verwendet wird, verringert.
-
Insbesondere
erfolgt Sputtering mit Wolfram gewöhnlich lediglich zur Abdeckung
eines Kontaktloches, während
Aluminium aufgrund seines spezifischen elektrischen Widerstandes
? für die
Verdrahtung an dem Kontaktloch verwendet wird. Jedoch kann, wenn
die Länge
des Leseverstärker-Treiberdrahtes
wie in 1 gezeigt verringert werden
kann, Wolfram nicht nur in dem Kontaktloch, sondern auch für die Verdrahtung
verwendet werden. Herkömmlicherweise
ist, ehe ein Kontaktloch bedeckt wird, ein Ätzvorgang nötig, um das Wolfram zu entfernen,
welches auf einem Substrat verbleibt, doch wenn Wolfram auch für die Verdahtung
verwendet wird, kann der Ätzvorgang
wegfallen, und die Anzahl der Schritte kann reduziert werden.
-
In 4 weist
eine Halbleiter-Speichervorrichtung gemäß einer weiteren Ausführungsform
der vorliegenden Erfindung zwei Lese verstärker-Treiber SAD1 und SAD2
auf, welche parallel in einem zentralen Bereich 11 in einem
Speicherblock 10 angeordnet sind. Ein Paar von Treiber-Ansteuerungsdrähten ist in
dem Diagramm von dem Leseverstärker-Treiber SAD1
nach oben geführt,
während
ein Paar von Treiber-Ansteuerungsdrähten von dem Leseverstärker-Treiber SAD2 nach
unten geführt
ist. Leseverstärker-Treibersignale
SAP und SAN werden über die
jeweiligen Paare von Treiber-Ansteuerungsdrähten ausgegeben.
In dieser Ausführungsform
kann, verglichen mit der Anordnung in der in 1 gezeigten
Ausführungsform,
der zentrale Bereich effektiv genutzt werden, da die beiden Leseverstärker-Treiber
SAD1 und SAD2 in dem zentralen Bereich im Speicherblock 10 parallel
angeordnet sind.
-
Eine
Halbleiter-Speichervorrichtung gemäß einer zusätzlichen Ausführungsform
der vorliegenden Erfindung wird mit Bezug auf 5 und 6 beschrieben.
In dieser Ausführungsform
sind ein einzelner Leseverstärker-Treiber
SAD und ein Selektor SEL in einem zentralen Bereich 11 angeordnet,
wie in 5 gezeigt, so dass das Ausgangssignal des Leseverstärker-Treibers
SAD durch den Selektor SEL ausgewählt wird. In diesem Fall werden
die Leseverstärker-Treibersignale
SAP und SAN durch den Selektor SEL geschaltet und werden selektiv
zu ersten und zweiten Leseverstärker-Bereichen 12 und 13 übertragen.
-
Ein
spezifisches Beispiel für
eine Kombination des Leseverstärker-Treibers
SAD und des Selektors SEL ist in 6 gezeigt.
Ein Leseverstärker-Treiberschaltkreis-Freigabesignal
? und ein Treiberauswahlsignal 51 werden an den Leseverstärker-Treiber
SAD geliefert, während
ein Treiberdraht-Auswahlsignal S2 an den Selektor SEL geliefert
wird. Der Leseverstärker-Treiber
SAD weist einen p-Kanal-MOS-Transistor 31p, zwei n-Kanal-MOS-Transistoren 32n und 33n,
ein NAND-Gatter 34, sowie Inverter 35 und 36 auf.
-
Wie
aus 6 hervorgeht, gibt der Leseverstärker-Treiber
SAD in Übereinstimmung
mit dem Leseverstärker-Treiberschaltkreis-Freigabesignal ?
und dem Treiberauswahlsignal S1 die Leseverstärker-Treibersignale SAP und
SAN zu den Enden des n-Kanal-MOS-Transistors 32n aus.
-
Der
Selektor SEL weist zwei Paare von n-Kanal-Transistoren 41a und 41b sowie 42a und 42b auf, welche
mit den Enden des n-Kanal-MOS-Transistors 32n verbunden
sind. Das Treiberdraht-Auswahlsignal S2 wird über den Inverter 43 an
die Gate-Elektroden der n-Kanal-MOS-Transistoren 41a und 41b geleitet
und wird direkt zu den Gate-Elektroden der n-Kanal-MOS-Transistoren 42a und 42b geleitet.
-
In
dieser Anordnung werden, wenn das Treiberdraht-Auswahlsignal S2
eine logische "1" mit sich trägt, die
Leseverstärker-Treibersignale
SAP und SAN über
die n-Kanal-MOS-Transistoren 42a und 42b zu dem
zweiten Leseverstärkerbereich 13 übertragen.
Wenn das Treiberdraht-Auswahlsignal S2 eine logische "0" mit sich trägt, werden die Leseverstärker-Treibersignale
SAP und SAN über
die n-Kanal-MOS-Transistoren 41a und 41b zu
dem ersten Leseverstärkerbereich 12 übertragen.
-
Der
Vorgang in 6 wird auch mit Bezug zu 7 erläutert. Wenn
ein Reihenadressen-Strobe-Signal RAS einen niedrigen Pegel annimmt,
so nimmt das Leseverstärker-Treiberschaltkreis-Freigabesignal
? einen hohen Pegel an, und gleichzeitig trägt das zu dem SEL zu liefernde
Treiberdraht-Auswahlsignal S2 eine logische "1" oder "0" in Einklang mit einer vorgegebenen
Reihenadresse mit sich. In dieser Ausführungsform trägt, wie
vorstehend erwähnt,
wenn der Treiberdraht (5 und 6), welcher
sich von dem Leseverstärker-Treiber
SAD nach unten erstreckt, ausgewählt
wird, das Treiberdraht-Auswahlsignal S2 eine logische "1" mit sich. Wenn der Treiberdraht (5 und 6),
welcher sich von dem Leseverstärker-Treiber
SAD nach oben erstreckt, gewählt
wird, so trägt
das Treiberdraht-Auswahlsignal S2 eine "0" mit sich.
-
Wenn
der Pegel der Wortleitung angehoben wird, und wenn die Zeit für die Übertragung
von Zelldaten zu der Bitleitung abgelaufen ist, so nimmt das Treiberauswahlsignal
S1 einen hohen Pegel an. Als Folge werden die Leseverstärker-Treibersignale
SAP und SAN in 7 an einen der Treiberdrähte ausgegeben,
welche sich in 5 und 6 nach oben bzw.
unten erstrecken. Die Zelldaten werden während einer Periode verstärkt, in
welcher die Leseverstärker-Treibersignale
SAP und SAN ausgegeben werden.
-
Wenn
die vorstehend beschriebene Anordnung für das Schalten des Ausgangssignals
eines einzelnen Leseverstärker-Treibers
SAD verwendet wird, so kann die Chipfläche verglichen mit der Bereitstellung
zweier Leseverstärker-Treiber
reduziert werden, wie in 1 und 4 gezeigt,
und die Herstellungskosten können
verringert werden.
-
Da
auch in dieser Anordnung die Länge
des Leseverstärker-Treiberdrahtes ebenfalls
um die Hälfte
reduziert werden kann, kann derselbe Effekt erzielt werden, wie
wenn Leseverstärker-Treiberdrähte aus Aluminium
gebildet werden, wenn sie aus Wolfram gebildet werden, das einen
hohen spezifischen elektrischen Widerstand aufweist. Weiterhin kann
die Anzahl an Herstellungsschritten verringert werden.
-
Erfindungsgemäß kann die
Länge der
Leseverstärker-Treiberdrähte, welche
sich von dem Leseverstärker-Treiber
zu den Leseverstärker-Bereichen erstrecken,
reduziert werden, da ein Speicherzellenbereich, welcher durch eine
vorgegebene Anzahl an Leseverstärkern
angesteuert werden kann, in zwei Leseverstärker-Bereiche geteilt ist,
und da Leseverstärker-Treiber
für die
jeweiligen Leseverstärker-Treiber
bereitgestellt sind. Wenn die Leseverstärker-Treiberdrähte aus
Aluminium gebildet werden, kann eine Treiberverzögerung, die am Leseverstärker-Treiber entsteht,
reduziert werden. Doch selbst wenn die Leseverstärker-Treiberdrähte aus
Wolfram gebildet werden, kann eine Halbleiter-Speichervorrichtung bereitgestellt
werden, welche durch den hohen spezifischen elektrischen Widerstand
von Wolfram nicht beeinflusst wird.