JPH06118941A - 表示装置 - Google Patents

Abstract

(57)【要約】 【目的】互いに異なった速度の表示信号を重ね合わせて
表示する表示装置において、先入れ先出しメモリ（ＦＩ
ＦＯ）メモリを通して、表示を実行することにより、２
つの表示信号を周期させることが可能となり、回路が簡
単になると共に表示が容易となる。 【構成】繰返しレート（周期）の異なる２個の表示デー
タ信号１０１Ａ，１０１Ｂの入力の有無により入出力の
制御を行う先入れ先出しメモリ（ＦＩＦＯメモリ）１０
３と、表示メモリのアクセスを行う表示メモリ制御回路
１０４と、複数のプレーンを有する表示メモリ１０５
と、表示データ出力回路１０６とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は表示装置に関し、特に互
いに異なったレートの表示信号（データ）を重ね合わせ
て表示する表示装置に関する。

【０００２】

【従来の技術】従来、図３のように互いに異なるレート
で個々の画像データが発生する画像データＡ，Ｂを同時
に表示する装置は、例えば図２の構成となるものがあ
る。すなわち、データが発生しない期間のあるデータ
や、他のデータに比べて個々の画像データの発生周期の
長い表示データ信号２０１Ｂは直接表示メモリ２０６に
入力される。このとき、表示データ出力回路２０７から
表示メモリ読み出しのためのメモリアクセス信号２０８
が出力されるので、この信号が出力されていないことを
メモリノンアクセス信号２０９から判定して、表示メモ
リアクセス制御回路２０４は表示メモリ２０６に対して
表示メモリ用アドレス信号２１０と表示メモリ用制御信
号２１１とを出力する。一方、表示データ信号２０１Ａ
は一旦レジスタファイル２０３（バッファメモリでもよ
い）に入力される。このとき、レジスタファイル２０３
のレジスタファイル用アドレス信号２１２と、レジスタ
ファイル用制御信号２１３とは、レジスタファイル制御
回路２０５から出力される。レジスタファイル２０３に
入力されたデータは、表示メモリ２０６に対して表示デ
ータ出力回路２０７がアクセスしていない時間で、さら
に表示データ信号２０１Ｂが入力されていない時間を示
すアクセス不在信号２１４の入力により、レジスタファ
イル制御回路２０５からレジスタファイル２０３のデー
タを読み出すためのレジスタファイル用アドレス信号２
１２とレジスタファイル用制御信号２１３および、表示
メモリ２０６に対して書き込みのための表示メモリ用ア
ドレス信号２１５と表示メモリ用制御信号２１６とが出
力される。

【０００３】

【発明が解決しようとする課題】この従来の技術による
表示装置では、表示メモリに対するデータの書き込み・
読み出しのためのアドレス信号および制御信号以外に、
レジスタファイルの書き込み・読み出しのためのアドレ
ス信号および制御信号を生成する回路が必要であり、そ
の構造が複雑となった。

【０００４】

【課題を解決するための手段】本発明の表示装置は、繰
返し周期の異なる２個の表示データの入力の有無により
入出力の制御を行う先入れ先出し（ＦＩＦＯ）メモリ
と、表示メモリのアクセスを行う表示メモリ制御回路
と、複数のプレーンを有する表示メモリと、表示信号出
力回路とを備えて構成される。

【０００５】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成を示すブロック図で
あり、図３は異なるレートで入力される表示データの一
例である。

【０００６】表示データ信号１０１Ａと表示データ信号
１０１Ｂとはデータのレートが異なり、表示データ信号
１０１Ｂは表示データ信号１０１Ａに比べてデータの出
現の繰返し周期が大きい（すなわち空き時間が大きい）
ときの状況を想定する。表示データ信号１０１Ｂは表示
データ出力回路１０６が表示メモリ１０５にアクセスし
ていない間に表示メモリ１０５に書き込まれる。すなわ
ち、表示データ出力回路１０６から出力されるメモリノ
ンアクセス信号１０９が、表示メモリアクセス制御回路
１０４に入力されている時に、表示メモリ１０５に書き
込み動作を行う。一方表示データ信号１０１Ａは先入れ
先出しメモリ（ＦＩＦＯ）１０３に一旦入力される。こ
のデータは、表示データ出力回路１０６が表示メモリ制
御回路１０４にアクセスしていない間で、かつ表示デー
タ信号１０１Ｂの入力のない時間の、表示メモリ１０５
に書き込まれる。

【０００７】また先入れ先出しメモリ１０３のメモリ内
容が空になったときはＦＩＦＯエンプティ信号１０７に
より、表示メモリ制御回路１０４は不要なメモリアクセ
スを防ぐことができる。

【０００８】

【発明の効果】以上説明したように本発明は互いに異な
ったレートの表示データ信号を重ね合わせて表示する表
示装置において、一方の表示データ信号をそのまま表示
メモリに書き込み、他の一方をアドレスを必要としない
先入れ先出し（ＦＩＦＯ）メモリに書き込み、上述の表
示メモリアクセスの空き時間に先入れ先出し（ＦＩＦ
Ｏ）メモリの内容を読み出し、それを表示メモリの別の
プレーンに書き込み、それを同時に読み出して表示する
ことにより、バッファメモリのアドレス生成回路が削除
されるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図

【図２】従来技術による表示装置の構成の一例を示すブ
ロック図

【図３】異なるレートで入力される表示データの一例を
示す説明図

【符号の説明】

１０３ 先入れ先出し（ＦＩＦＯ）メモリ １０４ 表示メモリ制御回路 １０５ 表示メモリ １０６ 表示データ出力回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 繰返し周期の異なる２個の表示データの
   入力の有無により入出力の制御を行う先入れ先出し（Ｆ
   ＩＦＯ）メモリと、表示メモリのアクセスを行う表示メ
   モリ制御回路と、複数のプレーンを有する表示メモリ
   と、表示信号出力回路とを備えて成ることを特徴とする
   表示装置。