JPS60126690A - リフレツシユメモリ−のアクセス装置 - Google Patents
リフレツシユメモリ−のアクセス装置Info
- Publication number
- JPS60126690A JPS60126690A JP58235667A JP23566783A JPS60126690A JP S60126690 A JPS60126690 A JP S60126690A JP 58235667 A JP58235667 A JP 58235667A JP 23566783 A JP23566783 A JP 23566783A JP S60126690 A JPS60126690 A JP S60126690A
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- JP
- Japan
- Prior art keywords
- display
- address
- refresh memory
- signal
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、例えばパーソナルコンピュータ等のディスプ
レイ装置に於けるリフレッシュメモリーのアクセス装置
に関するものである。
レイ装置に於けるリフレッシュメモリーのアクセス装置
に関するものである。
〈従来技術〉
一般に、リフレッシュメモリーは、ＣＲＴ等の表示画面
の各画素に対立して複数ビットが割当てられる表示デー
タを記憶するものであり、そのリフレッシュメモリーの
アクセスには大別して、従来、ＣＰＵ優先アクセスと表
示優先アクセスの方法があり、これらは同時にアクセス
できずいずれか一方を優先しなければならなかった。
の各画素に対立して複数ビットが割当てられる表示デー
タを記憶するものであり、そのリフレッシュメモリーの
アクセスには大別して、従来、ＣＰＵ優先アクセスと表
示優先アクセスの方法があり、これらは同時にアクセス
できずいずれか一方を優先しなければならなかった。
なぜなら、ＣＰＵアクセスを優先すればＣＰＵの処理速
度は低下しないが、ＣＰＵがリフレッシュメモリーをア
クセスするごとに表示画面が乱れる欠点がある。一方表
示アクセヌを優先すれば、ＣＰＵがリフレッシュメモリ
ーをアクセスする期間をブランキング中に限定している
ため表示画面の乱れがなく安定した表示ができるが、Ｃ
ＰＵはブランキング期間迄、処理を待機させられる結果
となり、必然的に処理速度が低下するという欠点を有し
ていた。
度は低下しないが、ＣＰＵがリフレッシュメモリーをア
クセスするごとに表示画面が乱れる欠点がある。一方表
示アクセヌを優先すれば、ＣＰＵがリフレッシュメモリ
ーをアクセスする期間をブランキング中に限定している
ため表示画面の乱れがなく安定した表示ができるが、Ｃ
ＰＵはブランキング期間迄、処理を待機させられる結果
となり、必然的に処理速度が低下するという欠点を有し
ていた。
〈目 的〉
本発明は上記従来の欠点を解決するためになされたもの
であり、表示中でも、表示画面を乱すこと々＜ＣＰＵか
らのアドレス信号によりリフレッシュメモリーをアクセ
スし、ＣＰ ’Ｕの高速処理が行、するリフレッシュメ
モリーのアクセス装置を提供することを目的とする。
であり、表示中でも、表示画面を乱すこと々＜ＣＰＵか
らのアドレス信号によりリフレッシュメモリーをアクセ
スし、ＣＰ ’Ｕの高速処理が行、するリフレッシュメ
モリーのアクセス装置を提供することを目的とする。
〈実施例〉
第１図はパーソナルコンピュータのディスプレイ装置を
例示しており、１は表示データを記憶するリフレッシュ
メモリー、２はＣＰＵアドレス信号■を発生する中央処
理装置、３はＣＲＴコントローラであり、各種信号、即
ちロード信号、シフトクロック信号、表示アドレス信号
■、ブランキング信号０、表示タイミング信号等を発生
する。
例示しており、１は表示データを記憶するリフレッシュ
メモリー、２はＣＰＵアドレス信号■を発生する中央処
理装置、３はＣＲＴコントローラであり、各種信号、即
ちロード信号、シフトクロック信号、表示アドレス信号
■、ブランキング信号０、表示タイミング信号等を発生
する。
上記ローＦ （ｉ 号ハリフレッシュメモリーからシフ
１〜レジスタへ表示データを送り込むだめの信号であり
、又シフトクロック信号はシフトレジスタの内容を転送
する信号である。４はマルチブレフサ−であり、ＣＰＵ
アドレス信号と表示アドレス信号とを選択的に後述する
タイミング信号発生回路からの切換信号により切換える
。５はラッチ回路６を介してリフレッシュメモリー１か
ら並列に表−示データを読込み、直列に出力するための
シフ１〜レジスタである。７はタイミング信号発生回路
であり、転送イｉ号［Ｆ］、ｗａｉｔ信号、読出／書込
み制御信号、切換信号を発生する。上記タイミング信号
発生回路７の具体的回路の要部が第２図に示される。７
０はカウンタであり、ワード信号によりカウンタをクリ
アし、フリップフロップ７１を介して表示アドレスに切
換えた後、シフトクロック信号スをカウントし、リフレ
ッシュメモリーのアクセスタイムを満たしたとき、つま
りアクセスしてからりフレッシュメモリーの有効データ
をシフトレジフッ１Ｉ回送するに必要な時間（アクセス
タイム、通常９Ｏ−１００ｎｓ）、この時間はリフレッ
シュメモリーによって決定されるが、アドレスをＣＰＵ
側に切換え、ＣＰＵからのアドレス信号によりリフレッ
シュメモリーをアクセスできるようにするものである。
１〜レジスタへ表示データを送り込むだめの信号であり
、又シフトクロック信号はシフトレジスタの内容を転送
する信号である。４はマルチブレフサ−であり、ＣＰＵ
アドレス信号と表示アドレス信号とを選択的に後述する
タイミング信号発生回路からの切換信号により切換える
。５はラッチ回路６を介してリフレッシュメモリー１か
ら並列に表−示データを読込み、直列に出力するための
シフ１〜レジスタである。７はタイミング信号発生回路
であり、転送イｉ号［Ｆ］、ｗａｉｔ信号、読出／書込
み制御信号、切換信号を発生する。上記タイミング信号
発生回路７の具体的回路の要部が第２図に示される。７
０はカウンタであり、ワード信号によりカウンタをクリ
アし、フリップフロップ７１を介して表示アドレスに切
換えた後、シフトクロック信号スをカウントし、リフレ
ッシュメモリーのアクセスタイムを満たしたとき、つま
りアクセスしてからりフレッシュメモリーの有効データ
をシフトレジフッ１Ｉ回送するに必要な時間（アクセス
タイム、通常９Ｏ−１００ｎｓ）、この時間はリフレッ
シュメモリーによって決定されるが、アドレスをＣＰＵ
側に切換え、ＣＰＵからのアドレス信号によりリフレッ
シュメモリーをアクセスできるようにするものである。
つまり、−月、リフレッシュメモリーからシフトレジメ
タへ表示データを転送した後は、ブランキング期間でな
くても表示アドレスからＣＰＵアドレスへ切換えても差
し２支えないからである。従って、上記カウンターは、
ＣＰＵ７ドレスと表示アドレスとの切換えのタイミング
及びリフレッシュメモリーからシフトレジスタへ表示デ
ータを取り込む期間を決定する。８は表示出力を発生す
る表示駆動回路、９は駆動回路から得られる表示出力に
対応して表示画面を作る表示装置である。次に第３図の
動作説明に供する各信号のタイムチャー１−について説
明すると、図に於て、１ｎｖａｌｉｄ ｄａｔａは、表
示アドレスが変化してリフレッシュメモリー１内の有効
表示データがラッチ回路６へ出力される迄の期間であり
、ｖａｌｉｄ ｄａｔａは有効データである。表示デー
タが有効データ（ｖａｌｉｄ ｄａｔａ ）になると、
このデータをランチ回路又はシフトレジスタへ入力する
。これにより表示データは次にシフトレジスタにデータ
が転送される迄保持され、表示データが保持されると表
示アドレスの必要がなくなり、リフレッシュメモリーに
はＣＰＵアドレスカ与エラれ、ＣＰＬＩアクセスが可能
となる。図においては、ンフトクロノクパルスＮの立」
こりでリフレッシュメモリー内の表示データをランチ回
路へ入力し、立下り時に表示アドレスからＣＰＵアドレ
スへ切換えるように１７４成している。
タへ表示データを転送した後は、ブランキング期間でな
くても表示アドレスからＣＰＵアドレスへ切換えても差
し２支えないからである。従って、上記カウンターは、
ＣＰＵ７ドレスと表示アドレスとの切換えのタイミング
及びリフレッシュメモリーからシフトレジスタへ表示デ
ータを取り込む期間を決定する。８は表示出力を発生す
る表示駆動回路、９は駆動回路から得られる表示出力に
対応して表示画面を作る表示装置である。次に第３図の
動作説明に供する各信号のタイムチャー１−について説
明すると、図に於て、１ｎｖａｌｉｄ ｄａｔａは、表
示アドレスが変化してリフレッシュメモリー１内の有効
表示データがラッチ回路６へ出力される迄の期間であり
、ｖａｌｉｄ ｄａｔａは有効データである。表示デー
タが有効データ（ｖａｌｉｄ ｄａｔａ ）になると、
このデータをランチ回路又はシフトレジスタへ入力する
。これにより表示データは次にシフトレジスタにデータ
が転送される迄保持され、表示データが保持されると表
示アドレスの必要がなくなり、リフレッシュメモリーに
はＣＰＵアドレスカ与エラれ、ＣＰＬＩアクセスが可能
となる。図においては、ンフトクロノクパルスＮの立」
こりでリフレッシュメモリー内の表示データをランチ回
路へ入力し、立下り時に表示アドレスからＣＰＵアドレ
スへ切換えるように１７４成している。
上記実施例では、ＣＲＴで説明したが他の表示装置であ
ってもよく、又各種機器に応用できる。
ってもよく、又各種機器に応用できる。
〈効 果〉
以上説明したように本発明のりフレノシュメモリーノア
クセス装置によれば、リフレッシュメモリーカラシフト
レジスタへ転送されるアクセメタイムを決定するための
計時手段を設け、この計時手段に基づきリフレッシュメ
モリーのアクセスを表示アドレスからＣＰＵアドレスへ
切換えるようにしたから、表示中であっても、表示画面
を乱すことな（ＣＰＵからリフレッシュメモリーをアク
セスできＣＰＵの高速処理を図れるという利点がある。
クセス装置によれば、リフレッシュメモリーカラシフト
レジスタへ転送されるアクセメタイムを決定するための
計時手段を設け、この計時手段に基づきリフレッシュメ
モリーのアクセスを表示アドレスからＣＰＵアドレスへ
切換えるようにしたから、表示中であっても、表示画面
を乱すことな（ＣＰＵからリフレッシュメモリーをアク
セスできＣＰＵの高速処理を図れるという利点がある。
第１図は本発明によるリフレッシュメモリーのアクセヌ
方法ヲ使用するパーソナルコンピュータに於けるディス
プレイ装置の一実施例を示すシステムブロック図、第２
図は同ブロック図のタイミング信号発生回路の詳細図、
第３図は動作説明に供する各信号のタイミングチャート
である。 符号の説明 １：リフレッシュメモリー、 ２：中央処理装置（ＣＰ
Ｕ）、 ４：マルチブレフサ−、５：：／フトレシヌタ
、７：タイミング信ｉ生回路、 ７０：カウンタ。 代理人 弁理士 福 士 愛 彦（他２名）手続補正書 （特許庁 殿） ２ 発明の名称 リフレッシュメモリーのアクセス装置 ３、補正をする者 事件との関係 特許出願人 住 所 譬・５４５大阪７Ｉ）阿倍野区長池町２２番２
２号４代理人 自 発 ａ 鳥＋＋ ｉＴ’ （ｎ ｔＪ １１１ −７−）、
７、補正の内容 （１，） 明細書の第３頁第１６行の「上記ロード信号
はリフレッシュメモリーから」を［上記ロード信号は予
め決められた１文字表示タイミング毎に（又はブロック
表示タイミング毎に）」と補正する。 （２）明細書の第４頁第２行の［５はランチ回路」を「
５は転送信号■に従って表示データを転送するランチ回
路」と補正する。 （３）明細書の第４頁第４行のけ読込み、直列に」を［
読込み、その表示データに対応する表示パターンを発生
するパターン発生器（’ＣＧ）１０かもの表示パターン
データを並列に読込み、直列に」と補正する。 （４）明細書の第４頁第９行の「ワード信号」を「ロー
ド信号」と補正する。 （５）明細書の第４頁第１７〜１８行の「決定されるが
、アドレス」を「決定されるが、ゲート７２（６）明細
書の第５頁第２行乃至第４行の［ブランキング期間・・
・・・・・・ないからである。」を［１文字の表示タイ
ミング期間であるにもかかわらず表示アドレスからＣＰ
Ｕアドレスへ切換えても、表示データを破壊することが
ない。」と補正する。 （７）明細書の第５頁第４行の「上記カウンターは、」
を［上記カウンターは、ＣＲＴによって決定された１文
字表示タイミング（又は１ブロック表示タイミング）が
ロード信号で定まり、この期間を」と補正する。 （８）明細書の第６頁第３行の［シフトクロックパルス
Ｎ」を「シフトクロックパルスＮ（転送（ｉ号■）」と
補正する。 （９）明細書の第６頁第５行の「立下り時に」を「立下
り時にＦ／Ｆ７１が反転され」と補正する。 Ｑｌ 図面の第１図、第２図及び第３図を別紙の通り補
正する。 以上
方法ヲ使用するパーソナルコンピュータに於けるディス
プレイ装置の一実施例を示すシステムブロック図、第２
図は同ブロック図のタイミング信号発生回路の詳細図、
第３図は動作説明に供する各信号のタイミングチャート
である。 符号の説明 １：リフレッシュメモリー、 ２：中央処理装置（ＣＰ
Ｕ）、 ４：マルチブレフサ−、５：：／フトレシヌタ
、７：タイミング信ｉ生回路、 ７０：カウンタ。 代理人 弁理士 福 士 愛 彦（他２名）手続補正書 （特許庁 殿） ２ 発明の名称 リフレッシュメモリーのアクセス装置 ３、補正をする者 事件との関係 特許出願人 住 所 譬・５４５大阪７Ｉ）阿倍野区長池町２２番２
２号４代理人 自 発 ａ 鳥＋＋ ｉＴ’ （ｎ ｔＪ １１１ −７−）、
７、補正の内容 （１，） 明細書の第３頁第１６行の「上記ロード信号
はリフレッシュメモリーから」を［上記ロード信号は予
め決められた１文字表示タイミング毎に（又はブロック
表示タイミング毎に）」と補正する。 （２）明細書の第４頁第２行の［５はランチ回路」を「
５は転送信号■に従って表示データを転送するランチ回
路」と補正する。 （３）明細書の第４頁第４行のけ読込み、直列に」を［
読込み、その表示データに対応する表示パターンを発生
するパターン発生器（’ＣＧ）１０かもの表示パターン
データを並列に読込み、直列に」と補正する。 （４）明細書の第４頁第９行の「ワード信号」を「ロー
ド信号」と補正する。 （５）明細書の第４頁第１７〜１８行の「決定されるが
、アドレス」を「決定されるが、ゲート７２（６）明細
書の第５頁第２行乃至第４行の［ブランキング期間・・
・・・・・・ないからである。」を［１文字の表示タイ
ミング期間であるにもかかわらず表示アドレスからＣＰ
Ｕアドレスへ切換えても、表示データを破壊することが
ない。」と補正する。 （７）明細書の第５頁第４行の「上記カウンターは、」
を［上記カウンターは、ＣＲＴによって決定された１文
字表示タイミング（又は１ブロック表示タイミング）が
ロード信号で定まり、この期間を」と補正する。 （８）明細書の第６頁第３行の［シフトクロックパルス
Ｎ」を「シフトクロックパルスＮ（転送（ｉ号■）」と
補正する。 （９）明細書の第６頁第５行の「立下り時に」を「立下
り時にＦ／Ｆ７１が反転され」と補正する。 Ｑｌ 図面の第１図、第２図及び第３図を別紙の通り補
正する。 以上
Claims (1)
- １、 中央処理装置（ＣＰＵ）と、表示データを記憶す
るリフレッシュメモリーと、転送された上記表示データ
を一時記憶するシフトレジスタと、上記リフレッシュメ
モリーのアドレヌｔｃＰＵアドレスと表示アドレスとに
選択的に切操えるアドレヌ選択手段とを備えるテ゛イス
プレイ装置に於て、表示アドレス時に、上記リフレッシ
ュメモリーの表示データを上記シフトレジスタへ転送す
るアクセスタイムを決定するだめの計時手段と、計時結
果に基づく信号にょシ上記アドレス選択手段を駆動し、
上記表示アドレスをＣＰＵアドレスへ切換える手段を設
けたことを特徴とするリフレッシュメモリーのアクセス
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235667A JPS60126690A (ja) | 1983-12-13 | 1983-12-13 | リフレツシユメモリ−のアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235667A JPS60126690A (ja) | 1983-12-13 | 1983-12-13 | リフレツシユメモリ−のアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126690A true JPS60126690A (ja) | 1985-07-06 |
Family
ID=16989411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235667A Pending JPS60126690A (ja) | 1983-12-13 | 1983-12-13 | リフレツシユメモリ−のアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275699A (ja) * | 1985-09-30 | 1987-04-07 | 日立電子エンジニアリング株式会社 | リフレツシユメモリアクセス方式 |
-
1983
- 1983-12-13 JP JP58235667A patent/JPS60126690A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275699A (ja) * | 1985-09-30 | 1987-04-07 | 日立電子エンジニアリング株式会社 | リフレツシユメモリアクセス方式 |
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