JPS63148179A - スキヤン・パス回路 - Google Patents
スキヤン・パス回路Info
- Publication number
- JPS63148179A JPS63148179A JP61295302A JP29530286A JPS63148179A JP S63148179 A JPS63148179 A JP S63148179A JP 61295302 A JP61295302 A JP 61295302A JP 29530286 A JP29530286 A JP 29530286A JP S63148179 A JPS63148179 A JP S63148179A
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- JP
- Japan
- Prior art keywords
- scan
- group
- flip
- flop
- group designation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路のフリップ・フロップをシフト・レジ
スタ構成したスキャン・パス回路に関し、特にフリップ
・フロップの所定の部分のみをスキャン可能なスキャン
・パス回路に関する。
スタ構成したスキャン・パス回路に関し、特にフリップ
・フロップの所定の部分のみをスキャン可能なスキャン
・パス回路に関する。
従来、論理回路を構成する内部回路の試験を容易に行な
うことができるように、試験時内部のフリップ・フロッ
プをシフト・レジスタとなるように構成することが行な
われている。これをスキャン・パス回路という。この種
のスキャン・パス回路は、試験時全体のフリップ・フロ
ップを一度全て読み出し、所望のフリップ・フロップ位
置のデータを取出すか、または所望のフリップ・フロッ
プ位置へデータを埋込んで再び全体のフリップ・フロッ
プをスキャン入力するようになっていた。
うことができるように、試験時内部のフリップ・フロッ
プをシフト・レジスタとなるように構成することが行な
われている。これをスキャン・パス回路という。この種
のスキャン・パス回路は、試験時全体のフリップ・フロ
ップを一度全て読み出し、所望のフリップ・フロップ位
置のデータを取出すか、または所望のフリップ・フロッ
プ位置へデータを埋込んで再び全体のフリップ・フロッ
プをスキャン入力するようになっていた。
あるいは全フリップ フロップを１個ずつ個別にアドレ
ッシングして読み書きをしていた。
ッシングして読み書きをしていた。
［発明が解決しようとする問題点〕
上述した従来のスキャン・パス回路では必らず、一度全
フリップ・フロップをスキャン出力し、場合により再び
全フリップ・フロップをスキャン入力するようになって
おり、特にＣＭＯ３のＬＳＩでこのようなスキャン動作
を行なわせると、全フリップ・フロップの出力が一度に
変動し、かつそのことによりＬＳＩ内部の他の全ての回
路も非常に多くの部分が無秩序な動作を行ない、時に一
時的に大きな電流が流れ、内部電源及びグランドの電位
に変動を生じ、フリップ、フロップの内容をこわしてし
まうという欠点がある。また、従来のスキャン・パス回
路ではクリップ・フロップの一部分を読出し、あるいは
書込みする場合にも全フリップ・フロップを読出し、あ
るいは書込みすることになり、スキャン動作ステップを
多く必要とするという欠点がある。また従来の別の方式
ではフリップ・フロップを個別にアドレッシングするた
め回路が複雑でスキャン入出力の効率が悪いという欠点
がある。
フリップ・フロップをスキャン出力し、場合により再び
全フリップ・フロップをスキャン入力するようになって
おり、特にＣＭＯ３のＬＳＩでこのようなスキャン動作
を行なわせると、全フリップ・フロップの出力が一度に
変動し、かつそのことによりＬＳＩ内部の他の全ての回
路も非常に多くの部分が無秩序な動作を行ない、時に一
時的に大きな電流が流れ、内部電源及びグランドの電位
に変動を生じ、フリップ、フロップの内容をこわしてし
まうという欠点がある。また、従来のスキャン・パス回
路ではクリップ・フロップの一部分を読出し、あるいは
書込みする場合にも全フリップ・フロップを読出し、あ
るいは書込みすることになり、スキャン動作ステップを
多く必要とするという欠点がある。また従来の別の方式
ではフリップ・フロップを個別にアドレッシングするた
め回路が複雑でスキャン入出力の効率が悪いという欠点
がある。
上述した従来のスキャン・パス回路に対し、本発明はス
キャン・パスの所定の一部分のみを取出して安定にスキ
ャン動作させ、かつまとまり良く群分割して効率良くス
キャン動作させられるという独創的内容を有する。
キャン・パスの所定の一部分のみを取出して安定にスキ
ャン動作させ、かつまとまり良く群分割して効率良くス
キャン動作させられるという独創的内容を有する。
本発明のスキャン・パス回路は、複数の群に分割したス
キャン対象フリップ・フロップ群と、群の内の一つを指
定する群指定データ入力手段と、群指定入力手段の出力
でデコードして前記フリップ・フロップ群の内の一つを
動作せしむるデコード回路手段とを有している。
キャン対象フリップ・フロップ群と、群の内の一つを指
定する群指定データ入力手段と、群指定入力手段の出力
でデコードして前記フリップ・フロップ群の内の一つを
動作せしむるデコード回路手段とを有している。
次に本発明について図面を参照する。第１図は本発明の
第１の実施例の全体構成図である。フリップ・フロップ
群１，２，３．４はそれぞれデコーダ５に接続されたＯ
Ｒゲー１〜１１の出力Ａ、Ｂ。
第１の実施例の全体構成図である。フリップ・フロップ
群１，２，３．４はそれぞれデコーダ５に接続されたＯ
Ｒゲー１〜１１の出力Ａ、Ｂ。
Ｃ，Ｎに対応して群化されたフリップ・フロップの集り
であり、それぞれ群に対応して配置されたＡＮＤゲー１
〜６によりデコーダ５の出力の内一つだけ１°“になっ
た出力に対応したフリップ・フロップ群のみにクロック
７が供給される。スキャン人力８．スキャン・モード人
力９は各々フリップ・フロップ群１．２．３．４の全て
に供給される。スキャン・モード人力９が０゛のときく
スキャンしないとき）はインバータ１０の出力が゛１°
°となりＯＲゲー１へ１１の出力Ａ〜Ｎが全て“１°゛
となり、全てのフリップ・フロップ群にクロック７が供
給され、通常の論理動作が実行される。
であり、それぞれ群に対応して配置されたＡＮＤゲー１
〜６によりデコーダ５の出力の内一つだけ１°“になっ
た出力に対応したフリップ・フロップ群のみにクロック
７が供給される。スキャン人力８．スキャン・モード人
力９は各々フリップ・フロップ群１．２．３．４の全て
に供給される。スキャン・モード人力９が０゛のときく
スキャンしないとき）はインバータ１０の出力が゛１°
°となりＯＲゲー１へ１１の出力Ａ〜Ｎが全て“１°゛
となり、全てのフリップ・フロップ群にクロック７が供
給され、通常の論理動作が実行される。
所望のフリップ・フロップ群をスキャン動作させるとき
には、スキャン・モード入力９を°゛１”とし、群指定
データ線１２にデータを入力することにより、デコーダ
５の出力の内の一つが１′”となり、ＯＲゲート１１の
出力Ａ〜Ｎの内の一つが” １ ”となって、対応する
フリップ・フロップ群にのみクロック７が供給され、ス
キャン動作をさせることができる。スキャン出力は選択
されたフロップ・フロップ群に接続されたＡＮＤゲー１
−１３から出力され、ＯＲゲーｌ−１４及び１５を介し
てスキャン出力１６に出力される。
には、スキャン・モード入力９を°゛１”とし、群指定
データ線１２にデータを入力することにより、デコーダ
５の出力の内の一つが１′”となり、ＯＲゲート１１の
出力Ａ〜Ｎの内の一つが” １ ”となって、対応する
フリップ・フロップ群にのみクロック７が供給され、ス
キャン動作をさせることができる。スキャン出力は選択
されたフロップ・フロップ群に接続されたＡＮＤゲー１
−１３から出力され、ＯＲゲーｌ−１４及び１５を介し
てスキャン出力１６に出力される。
第２図はフリップ・フロップ群の一つの詳細図であり、
複数個のフリップ・フロップ２０〜２２が含まれており
、各フリップ・フロップに共通にスキャン・モード人力
９及びＡＮＤゲート６を介したクロック７が供給されて
いる。スキャン人力８は最下位のフリップ・フロップ２
０に供給され、フリップ・フロップ２０の出力が次のフ
リップ・フロップ２１のスキャン入力に接続され、順次
そのように最上位のフリップ・フロップ２２のスキャン
入力まで接続される。フリップ・フロップ２２．の出力
は第１図で説明したＡＮＤゲー１へ１３の入力に接続さ
れる。所望のフリップ・フロップ群のスキャン動作が終
了するとスキャン・モード人力９を゛０パにすることに
より、全フリップ・フロップは通常モードに戻り、ＯＲ
ゲート１１の出力も全て１゛°となって全フリップ・フ
ロップにクロック７が供給され通常の動作が開始される
。
複数個のフリップ・フロップ２０〜２２が含まれており
、各フリップ・フロップに共通にスキャン・モード人力
９及びＡＮＤゲート６を介したクロック７が供給されて
いる。スキャン人力８は最下位のフリップ・フロップ２
０に供給され、フリップ・フロップ２０の出力が次のフ
リップ・フロップ２１のスキャン入力に接続され、順次
そのように最上位のフリップ・フロップ２２のスキャン
入力まで接続される。フリップ・フロップ２２．の出力
は第１図で説明したＡＮＤゲー１へ１３の入力に接続さ
れる。所望のフリップ・フロップ群のスキャン動作が終
了するとスキャン・モード人力９を゛０パにすることに
より、全フリップ・フロップは通常モードに戻り、ＯＲ
ゲート１１の出力も全て１゛°となって全フリップ・フ
ロップにクロック７が供給され通常の動作が開始される
。
第３図は本発明の第２の実施例の全体構成図である。本
実施例は外部からの入力端子をなくするために群指定デ
ータ線１２に内部回路であるシフト・レジスタ３０の出
力を供給するようにしたものである。スキャン動作前に
はスキャン人力９が“０゛°であり、インバータ３１の
出力が“１”となってシフト・レジスタ３０の最下位ビ
ットが°゛１”でその他のビットが“Ｏ゛′にリセット
されている。このときインバータ１０の出力は“１′“
であり、ＯＲゲート１１の全出力が°″１”となって全
フリップ・フロップにクロック７が供給されて通常の動
作が実行されている。次にスキャン動作を始めるためス
キャン・モード人力９を１”にすると信号線３５が“１
”であるためＡＮＤゲー！−３３の出力が”” １ ”
となりシフト・レジスタ３０がシフト・モード（スキャ
ン・モードと同様）となり、右側へシフトを始め、スキ
ャン人力８からは群指定データが入力゛される。シフＩ
〜が３回行なわれるとシフト・レジスタ３０の最上位ビ
ットが“１°゛となり、信号線３２が“１“、信号線３
５が′０”となってシフト・レジスタ３０はシフト・モ
ードからホールド・モードに変わり、スキャン入力され
たデータを保持する。また信号線３２が“１”になるこ
とにより、デコーダ５のイネーブル入力が”１パとなっ
て、シフト・レジスタ３０の下位３ビツトのデータをデ
コード出力し、ＯＲゲート１１を介して指定されたクリ
ップ・フロップ群のスキャン動作を開始する。スキャン
動作が終了するとスキャ〉′・モード入力を０゛′にす
ることにより前記最初の状態に戻る。その他の動作説明
は第１の実施例と同じであるので省略する。なお、本実
施例ではスキャン人力８がシフト・レジスタ３０と、フ
リップ・フロップ群１〜４とで共通になっているが、別
々に入力してもよい。
実施例は外部からの入力端子をなくするために群指定デ
ータ線１２に内部回路であるシフト・レジスタ３０の出
力を供給するようにしたものである。スキャン動作前に
はスキャン人力９が“０゛°であり、インバータ３１の
出力が“１”となってシフト・レジスタ３０の最下位ビ
ットが°゛１”でその他のビットが“Ｏ゛′にリセット
されている。このときインバータ１０の出力は“１′“
であり、ＯＲゲート１１の全出力が°″１”となって全
フリップ・フロップにクロック７が供給されて通常の動
作が実行されている。次にスキャン動作を始めるためス
キャン・モード人力９を１”にすると信号線３５が“１
”であるためＡＮＤゲー！−３３の出力が”” １ ”
となりシフト・レジスタ３０がシフト・モード（スキャ
ン・モードと同様）となり、右側へシフトを始め、スキ
ャン人力８からは群指定データが入力゛される。シフＩ
〜が３回行なわれるとシフト・レジスタ３０の最上位ビ
ットが“１°゛となり、信号線３２が“１“、信号線３
５が′０”となってシフト・レジスタ３０はシフト・モ
ードからホールド・モードに変わり、スキャン入力され
たデータを保持する。また信号線３２が“１”になるこ
とにより、デコーダ５のイネーブル入力が”１パとなっ
て、シフト・レジスタ３０の下位３ビツトのデータをデ
コード出力し、ＯＲゲート１１を介して指定されたクリ
ップ・フロップ群のスキャン動作を開始する。スキャン
動作が終了するとスキャ〉′・モード入力を０゛′にす
ることにより前記最初の状態に戻る。その他の動作説明
は第１の実施例と同じであるので省略する。なお、本実
施例ではスキャン人力８がシフト・レジスタ３０と、フ
リップ・フロップ群１〜４とで共通になっているが、別
々に入力してもよい。
また、本実施例では、シフト・レジスタ３０の最上位ビ
ットでシフト・レジスタ３０自体及びデコーダ５の制御
を行なっているが、当然別の手段を設けて行なうことも
可能である。
ットでシフト・レジスタ３０自体及びデコーダ５の制御
を行なっているが、当然別の手段を設けて行なうことも
可能である。
以上説明したように本発明はスキャン対象フリップ・フ
ロップをいくつかの群に分割して、所望の詳のみをスキ
ャン動作させることにより、特に（：ＭＯ３ＬＳＩ等に
おいて、多数の回路が同時動作することによる電源、グ
ランドの変動で誤動作することが防止でき、かつ不要な
フリップ・フロップまでもスキャンしなくて済むため、
スキャン動作時間も短縮できる効果がある。また、群を
まとまり良く群化することによりスキャン入出力を効率
よく行なえる効果がある。
ロップをいくつかの群に分割して、所望の詳のみをスキ
ャン動作させることにより、特に（：ＭＯ３ＬＳＩ等に
おいて、多数の回路が同時動作することによる電源、グ
ランドの変動で誤動作することが防止でき、かつ不要な
フリップ・フロップまでもスキャンしなくて済むため、
スキャン動作時間も短縮できる効果がある。また、群を
まとまり良く群化することによりスキャン入出力を効率
よく行なえる効果がある。
第１図は本発明の第１の実施例の全体構成図、第２図は
フリップ・フロップ群の詳細図、第３図は本発明の第２
の実施例の全体構成図である。 １〜４・・・フリ・ンプ・２０・ンブ群、５・・デコー
ダ、６．１３・・・ＡＮＤゲート、７・・クロック、８
・・・スキャン入力、９・・・スキャン・モード入力、
１０゜３１・・・インバータ、１１，１４．１５・・・
□Ｒゲー１−５１２・・・群指定データ線、１６・・・
スキャン出力、２０．２１．２２・・・フリップ・フロ
ップ、３０・・・シフト・レジスタ、３３，３／ｌ・Ａ
ＮＤゲート。 ７、ｚ 代理人 弁理士 内 原 昔１１゛ノツ゛、゛ ＼、′
フリップ・フロップ群の詳細図、第３図は本発明の第２
の実施例の全体構成図である。 １〜４・・・フリ・ンプ・２０・ンブ群、５・・デコー
ダ、６．１３・・・ＡＮＤゲート、７・・クロック、８
・・・スキャン入力、９・・・スキャン・モード入力、
１０゜３１・・・インバータ、１１，１４．１５・・・
□Ｒゲー１−５１２・・・群指定データ線、１６・・・
スキャン出力、２０．２１．２２・・・フリップ・フロ
ップ、３０・・・シフト・レジスタ、３３，３／ｌ・Ａ
ＮＤゲート。 ７、ｚ 代理人 弁理士 内 原 昔１１゛ノツ゛、゛ ＼、′
Claims (1)
- 【特許請求の範囲】 １、複数の群に分割したスキャン対象フリップ・フロッ
プ群と、該群の内の一つを指定する群指定データ入力手
段と、該群指定データ入力手段の出力をデコードして前
記フリップ・フロップ群の内の一つをスキャン動作せし
めるデコード回路手段とから成ることを特徴とするスキ
ャン・パス回路。 ２、前記群指定データ入力手段が、スキャン入力により
データセットされるシフト・レジスタによって構成され
る群指定レジスタとなつている特許請求の範囲第１項記
載のスキャン・パス回路。 ３、前記フリップ・フロップ群のスキャン入力信号が群
指定レジスタのスキャン入力信号と共通になつている特
許請求の範囲第２項記載のスキャン・パス回路。 ４、前記群指定レジスタの最上位ビットが群指定以外の
目的をもった制御用ビットであって、スキャン動作開始
前に群指定レジスタへ特定のデータをプリセットし、ス
キャン動作が開始され群指定レジスタの最下位ビットが
前記制御用ビット位置へシフトされると、制御用ビット
値が初めて反転し、それにより群指定レジスタの内容が
保存され、かつ群指定レジスタのデータにより指定され
たフリップ・フロップ群が初めてスキャン動作を開始す
るべく構成された特許請求の範囲第２項記載のスキャン
・パス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61295302A JPS63148179A (ja) | 1986-12-10 | 1986-12-10 | スキヤン・パス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61295302A JPS63148179A (ja) | 1986-12-10 | 1986-12-10 | スキヤン・パス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63148179A true JPS63148179A (ja) | 1988-06-21 |
Family
ID=17818849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61295302A Pending JPS63148179A (ja) | 1986-12-10 | 1986-12-10 | スキヤン・パス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63148179A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206772A (ja) * | 1989-02-07 | 1990-08-16 | Toshiba Corp | テスト容易化回路 |
| JPH095403A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積論理回路 |
| JP2007248135A (ja) * | 2006-03-14 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
| JP2008164470A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
| JP2010060289A (ja) * | 2008-09-01 | 2010-03-18 | Renesas Technology Corp | ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のｒｔｌレベルの設計方法 |
| JP2010223793A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体集積回路およびそのテスト方法 |
| JP2011220881A (ja) * | 2010-04-12 | 2011-11-04 | Kawasaki Microelectronics Inc | 半導体集積回路のテスト回路およびテスト方法 |
-
1986
- 1986-12-10 JP JP61295302A patent/JPS63148179A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206772A (ja) * | 1989-02-07 | 1990-08-16 | Toshiba Corp | テスト容易化回路 |
| JPH0758319B2 (ja) * | 1989-02-07 | 1995-06-21 | 株式会社東芝 | テスト容易化回路 |
| JPH095403A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積論理回路 |
| JP2007248135A (ja) * | 2006-03-14 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
| JP2008164470A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
| JP2010060289A (ja) * | 2008-09-01 | 2010-03-18 | Renesas Technology Corp | ゲーテッドクロックセル、スキャンテスト制御回路及びスキャンテスト制御回路のｒｔｌレベルの設計方法 |
| JP2010223793A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体集積回路およびそのテスト方法 |
| JP2011220881A (ja) * | 2010-04-12 | 2011-11-04 | Kawasaki Microelectronics Inc | 半導体集積回路のテスト回路およびテスト方法 |
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