JPS62235818A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ／ディジタル回路の評価および試験
技術に関する。一層詳細には、本発明は、ディジタル回
路と集積回路チップの平常の入力および出力を生ずるア
ナログ回路との双方を含む集積回路内のアナログ回路と
ディジタル回路との間のインタフェースへのアクセスを
行うのに置かれている回路の利用に関する。

〔従来の技術〕

集積回路テクノロジーの進歩と共に、標準的な、しかし
それにもかかわらず複雑な機能をする共通ビルディング
ブロックまたはセルを用意する傾向が進んでいる。他の
傾向は、各形式の回路が本来最良に成し遂げる機能に対
して使用されることを可能にするように、単一の集積回
路内にアナログ回路およびディジタル回路を組合わせる
ことである。このように組合わされた回路はハイブリッ
ド回路と呼ばれている。ハイブリッド回路のテスタビリ
ティは、（１）新しいチップの設計が実際に仕様を満足
していることの確認、（２）設計に従って製造されたチ
ップの品質および性能の確認の双方のために必要である
。以下において“評価”とは、提案されたチップ設計の
性能を判定することを指しており、また“試験”とは、
製造されたチップの性能を判定かつ測定することを指し
ている。

アナログ回路の機能はしばしば、時間または周波数の解
析的関数である数学的関係により規定されている。ディ
ジタル回路の機能は常に、状態表または、組合わせ回路
に対しては、真理値表として一般に知られている離散的
な可能性（現在の状態、現在の入力、次の入力）の有限
表により表され得る。計算機シミュレーシッンが評価の
ためにも自動化試験に使用される試験プログラムの設計
のためにも使用されている。アナログ回路に対しては、
理想的電流／電圧源および受動的構成要素に基づいた、
より低い精度のモデルを使用する迅速な理想化された回
路評価を行うべく、粗いモデリングが使用され得る。ア
ナログシミエレーシ四ンへの他のアプローチは、構成要
素および回路の非線形な局面を強調する正確、詳細かつ
連続的な時間回路モデリングを用意することである。デ
ィジタル回路に対しては、ディジタル要素の離散的な数
学的モデルを使用する離散的な時間シミニレ−ジョンが
使用されている０回路集積テクノロジーの現在のレベル
における複雑さの高い回路に対しては、アナログ回路の
機能はしばしば非常にコンパクトな数学的な仕方で表さ
れ得る。ところがディジタル回路の挙動は膨大な量の離
散的データを必要とし得る。いずれの場合にも、制限さ
れた数の端子または回路ビンしか利用できないことから
、回路性能に正確かつ徹底的にアクセスし、従つてまた
評価かつ試験する能力が著しく減ぜられる。

この点までは、フィードバック経路が存在しないという
仮定がなされた。自動化されたディジタル評価および試
験技術はよく知られているが、アナログ評価および試験
は同一の程度に熟していない、従って、ますます多数の
ハイブリッド構成要素が開発され使用されているにもか
かわらず、ハイブリッド回路の評価および試験のためは
、たとい回路部分が別々の無関係な独立物として働く時
にも、シミニレ−シラン、評価または試験を助けるのに
利用可能な道具が欠けている。

しかし、フィードバックが使用される時、無関係性の仮
定は成り立たない、２つの解析プロセス（一方はアナロ
グ回路に対するもの、他方はディジタル回路に対するも
の）が同時に実行されなければならない、しかし、アナ
ログ回路とディジタル回路では解析の目標および方法に
基本的な差が存在する。従って、有意義なハイブリッド
評価を可能にするためには２つの異なる技術を結合する
ことができなければならない、ハイブリッド回路配置に
より導入される相互関係のために、現在の評価および試
験技術では、質が高くかつ効率的な結果を生じ得る単一
の複合アプローチは不可能である。すべての評価および
試験技術において、含まれている回路へのアクセスの可
能性を、その南業的製品としての適性を損なわないよう
な仕方で、増したいという明白なニーズが存在する。

〔発明が解決しようとする問題点〕

本発明の主な目的は、シミニレ−シランおよび回路評価
および試験の目的で、ハイブリッド集積回路内のアナロ
グ人力／出力回路と平常はインタフェースするディジタ
ル回路にアクセスするための走査経路インタフェースを
提供することである。

本発明の関連する目的は、試験アクセスの可能性および
評価精度を増すべく、制限された数のピン端子の多重利
用を多重化によって可構にする走査経路を提供すること
である。

本発明の関連する目的は、ディジタル回路とアナログ回
路との間のインタフェースに存在する走査経路であって
、２つの異なる形式の回路を脱結合することができ、そ
れによりモデリングおよび評価プロセスを簡単化する走
査経路を提供することである。

本発明のさらに関連する目的は、ハイブリッドチップの
ディジタル部分とアナログ部分との間に定められた均一
な回路ユニットを設けることによりテスタビリティおよ
び混合モード・シミエレーシ四ン技術を向上することで
ある。

本発明のさらに関連する目的は、集積回路のアナログ回
路部分とディジタル回路部分との間の試験絶縁を行いな
がら、特殊化された走査経路として機能するように構成
された回路ユニットを提供することである。

〔問題点を解決するための手段〕

本発明は、集積回路の外部アナログ部分と内部ディジタ
ル部分との間の走査経路およびインタフェースの形態を
とる。インタフェースモードでは、複数個の回路ユニッ
トが各々、それと組合わされているそれぞれの回路部分
の間の複数個の並列な透過性信号経路の１つを形成する
。走査モードでは、複数個の回路ユニットを直列に接続
する第２の信号経路が確立されている。他方、走査モー
ドでは、クロッキングが種々の試験目的で相続く情報を
取得するのに使用され得る。

本発明の１つの局面では、集積回路の回路部分は、評価
されている間、有効に絶縁され得る。走査経路がアナロ
グ入力回路部分の出力端へのアクセスまたは出力アナロ
グ回路部分の入力端へのアクセスを行うのに使用され得
る。加えて、走査経路は集積回路内の内部ディジタル回
路の入力端および出力端の双方へのアクセスを行うのに
使用され得る。

本発明の他の局面では、平常作動の間に必要な複数個の
並列信号経路を形成するのに透過モードで作動し得る複
数個の回路ユニットが利用されている０代替的なモード
では、回路ユニットは、さもなければ集積回路の内部の
回路モードへの選択的アクセスを行うべ（、相続くクロ
ッキングパルスにより順次に接続される走査経路を形成
するように、直列に接続されている。

本発明の別の局面では、入力部分にシュミットトリガが
存在するか存在しないかがアナログ・バージリンとディ
ジタル・バージ町ンとの間の基本的な差である回路ユニ
ットを用意するべく、共通ビルディングブロックが使用
される。それにより集積回路の製造にあたうて処理およ
び製造が容易になる。

〔実施例〕

本発明の特徴および追加的な目的は、以下の図面による
説明から一層容易かつ良好に理解されよう。

第１図は、アナログインタフェース領域１１および１２
を有する典型的なハイブリッド回路またはチップのブロ
ック回路図である。領域１１および１２はそれぞれディ
ジタル論理回路１７にディジタル入力を与え、または論
理回路１７からディジタル出力を受ける機能を有するチ
ップ内の回路領域であ、る、領域１１の典型的な機能は
アナログフィルタリングとアナログ−ディジタル変換と
を含んでいる。同様に、領域１２の通常の機能はディジ
タル−アナログ変換と低域通過フィルタリングを伴う増
幅とを含んでいる。電圧または電流を出力の周波数また
は位相シフトに変換する機能のような他の典型的な機能
も設けられていてよい。

比較的簡単な機能でさえ、設計評価および試験の目的で
のシミュレーシッンを行うのには、入力ボート１８およ
び出力ポート１９によるアクセスが制限されているため
に困難が生ずる。ディジタル論理回路１７がなんらかの
損失なしにはアナログ部分１１および１２に接続されな
い直接的なディジタル入力および出力信号をも有し得る
ことは当業者に明らかであるが、それらは説明中に含ま
れていない。

第２図は第１図の配置に基本的に類似しているが、追加
的にサンプルレート制御フィードバック経路２１および
ゲイン制御フィードバック経路２２および２３を含んで
いる。なお、第１図および第２図に共通の要素には同一
の参照符号が付されている。この典型的なフィードバッ
クの存在のために、第２図中のディジタル論理回路１７
による領域１１および１２の作動は互いに関係するよう
になる。このことは、第１図の配置にくらべて第２図の
配置のシミニレ−シランおよび試験のタスクを一層困難
にする。

第３図および第４図は、本発明の原理に従って機能を生
ずるための境界セルシンポルまたは回路ユニットである
。各々に対する入力は各ブロックの左に与えられ、また
出力は各ブロックの右で得られる。第３図および第４図
中に使用されている文字シンボルの意味は下記のとおり
である。

ＳＩ−走査データ入力 ＳＣ−走査クロック Ａ−アナログデータ入力 ＡＣ−アナログクロック Ｄ−ディジタルデータ入力 ＤＣ−ディジタルクロック Ｓ〇−走査出力 ＱＤ、ＱＤ−ディジタルデータ出力（２レール）ＱＡ、
１人−アナログデータ出力（２レール）これらのシンボ
ルは他の図面および説明を通じて使用される。また、回
路機能の理解を容易にするため、種々の図面中の類似の
要素には同一の参照符号が付されている。

第５図および第６図は標準的な論理要素を有する機能ブ
ロック図である０両図の間の主な差は、第５図の回路の
アナログ入力端Ａはシエミットトリガ３０を介してアン
ドゲート３１に接続されており、他方において第６図の
回路ではディジタルデータ入力端りがアンドゲート３の
１つの入力端に直接に接続されていることである。シエ
ミットトリガ３０は一低速でジッタを含んでいる可能性
のあるアナログ信号の緑を高速できれいなディジタル移
行に変換する役割をする。また、シエミットトリガ３０
は明白で合理的に制御されたしきい値を有していなけれ
ばならない、典型的な下側および上側しきい値はそれぞ
れＶＤＤ電圧の１／３および２／３に一敗していなけれ
ばならない、アナログクロック入力信号ＡＣは第５図の
回路中のアンドゲート３１の他方の端子に供給され、他
方においてディジタルクロック入力信号ＤＣは第６図の
回路中で使用される。他のアンドゲート３２はそれに与
えられるＳ！およびＳＣの入力端を有する。入力部分の
残りの他めアンドゲート３３は、クロック入力に応答す
、る排他的ノアゲート３４の出力を与えられる１つの入
力端を有する。アンドゲート３３の他方の入力端はデー
タ出力端子に接続されている。

アンドゲート３１〜３３はそれぞれノアゲート３６に入
力を与え、ノアゲート３６は相補的データ出力を与え、
またインバータ３７を介して平常データ出力を与える。

走査出力Ｓｏはアンドゲート３８および３９と、それら
の出力を与えられるオアゲート４・ｌと、その出力を反
転するインバータ４２とを含む゛回路により与えられる
。アンドゲート３８はデータ出力端から第１の入力を、
またノアゲート３４の出力端から第２の入力を受ける、
アンドゲート３９では、第１の入力端はノアゲート３４
の出力をインバータ４３を介して与えられ、第２の入力
端はＳＯ出力端に接続されてい名。

第５図および第６図の境界セル配置は透過ラッチとして
の役割をする。こうして、□制御をするのにクロック信
号を必要としない簡単なバッファ増幅器としてまたは代
替的に情報蓄積装置として使用するフレキシビリティが
得られる。各セルは、走査のためのシフトを可能とする
ようにマスターラッチに接続されている出力ＳＯを有す
るスレーブラッチを含んでいる。走査モードでは、セル
はそのデータ入力を先行のセルのＳＯ出力端からＳｌ入
力端において受ける。

マスターラッチはノアゲート３６とインバータ３７とア
ンドゲート３３とから構成されており、アンドゲート３
３の出力端はノアゲート３６の第３の入力端へのフィー
ドバック経路を形成している。スレーブラッチはアンド
ゲート３８を介してマスタラフチのＱＡ小出力受ける。

スレーブラッチはアンドゲート３Ｂの出力端に接続され
ているノアゲート４１とインバータ４２とアンドゲート
３９とから構成されている。アンドゲート３９はノアゲ
ート４１の他方の入力端へのフィードバック経路を形成
している。・ 回路の平常モードでの作動中は、ＳＣ入力は論理′Ｏ″
またはＬ″であり、他方においてＤＣ入力は論理″１′
ｍまたはＨ″である０代替的に、ＤＣ入力端はサンプリ
ングモー゛ドでの作動のためにパルス状に駆動されてよ
い、入力の組合わせがアンドゲート３２をディスエーブ
ルし、アンドゲート３１をイネーブルし、またアンドゲ
ート３３をディスエーブルする。このモードでは、第６
図の回路は透過性であり、Ｄ入力をＱＡおよびＱＡ出力
端に通し、単にバッファ機能をする。第５図ては、八人
力はシェ鳴ットトリガによりトリガされ、ＱＡおよびＱ
Ａ出力端に通される。

第６図で平常のラッチされたモードでの作動中は、Ｄ入
力がサンプルされかつ記憶される。この時、ＳＣは低く
、アンドゲート３２をディスエーブルして、データの走
査入力を阻止する。ＤＣ入力端がパルス状に駆動される
時には、Ｄ入力が記憶されかつＱＡから読出される。

試験モードでの作動中は、ＤＣクロック入力は零であり
、Ｄの値が記憶される０次いでＳＣクロック入力端がパ
ルス状に駆動されて、記憶されたデータがＳＯ出力端か
ら読出される０代替的に、Ｓ！入カデータが、ＳＣクロ
ック入力端をパルス状に駆動することによりマスターラ
ッチに与えられ得る。この作動の目的は第７図の説明と
結び付けて一層よく理解されよう。

第７図には、ハイブリッド回路内の境界セルの例が示さ
れている。平常作動中は、アナログ入力がアナログ回路
部分５１に与えられ、また出力信号がアナログ回路部分
５２の出力端に現れる０回路部分５１および５２の典型
的な作動のいくつかは、アナログインタフェース領域１
１および１２を有する第１図中に示されている。従って
、種々の他の機能および回路形式が便用され得ることは
理解されよう０種々の論理機能およびディジタル処理機
能はディジタル回路５３のなかで実行される。アナログ
−ディジタル（ＡＤ）形式の３つの境界セルまたは回路
ユニット５６〜５８の並列配置はアナログ回路５１とデ
ィジタル回路５３との間を結合するための透過性インタ
フェースを形成する。同様に、ディジタル−アナログ（
ＤＡ）の３つの境界セルまたは回路ユニット５９〜６１
の他の配置は回路５３と５２との間の透過性結合を形成
する。これらのそれぞれの境界セルは第５図および第６
図中に一層詳細に示されている。

アナログ試験入力モードでの作動中は、境界セル５６〜
６１にＤＣ−〇が与えられることによりディジタル回路
５３がアナログ回路５１および５２から絶縁され、他方
においてディジタル回路５３のそれぞれの入力端および
出力端へのアクセスがＳＣ入力端のパルス状駆動により
直列シーケンスで読出される。記憶されたデータがセル
５６〜５８および５９〜６１の直列走査経路から読出さ
れた後、次のデータ群はＡＣクロック入力端のパルス状
駆動によりアナログ回路５１の出力を含んでいる６代替
的に、ＡＣクロック入力端がＤＣクロックによりパルス
状に駆動されてよく、またアナログ回路５１の出力端へ
のアクセスが、これらの信号はセル５６〜５８内の記憶
されたデータを１損するべく与えられるので、短縮され
る。

ディジタル回路試験モードでの作動中は、アナログ回路
５１の出力端をディスエーブルしかつセル５６〜５８へ
のこれらの出力信号のエントリを阻止するぺ（、ＡＣク
ロック入力は零に保たれる。

ＤＣクロック入力端は走査出力端子からのセル５９〜６
１の出力として記憶された値を読出すべくパルス状に駆
動される。同時に、新しいディジタルデータが、ＳＣＣ
クロックパルスモードで作動させることによりＳＩ入力
端に与えられ得る。セルの数に従ってＳ１入力端を相次
いでクロックすることにより、Ｓ■入力端に与えられた
直列データ入力がディジタル回路部分５３の入力端のす
べてへの供給のために並列に現れる。一連の作動の適当
な適用により、完全なアクセスがディジタル回路部分５
３の評価のためにそのそれぞれの入力端および出力端の
すべてに対して成就されることが明らかになる。同様に
、この配置は入力アナログ回路部分５１の出力端へのア
クセスも出力アナログ回路部分５２の入力端へのアクセ
スも行う。

いずれの場合にも、走査クロック入力端のクロッキング
は、選択された回路部分を試験するため集積回路の内部
の並列インタフェースに存在する信号を示す直列に相続
く信号を走査出力端に生じさせる役割をする。

第７図中に示されているピンまたは端子構造が最小のＩ
１０接続を使用していることは理解されよう、所望であ
れば、他のオプシ目ンによる接続がセル５８のＳＯ出力
端からセル５９のＳＩ入力端へ、さらに外部ビンへの回
路経路の遮断を含んでいる。その場合、直接アクセスが
入力セル５６〜５８および出力セル５９〜６１の入力端
および出力端に行われる。他の可能な考察は適当な数の
ピンを介してのディジタル回路５３への直接アクセスを
含んでいる。ディジタル回路５３が内部走査経路を含ん
でいる場合には、この後者の考察は直接ディジタル入力
端／出力端アクセスを可能にする点で有利であり、また
２つの走査経路は互いに直列に接続され得る。境界セル
に対して必要とされる回路の数を削減するための他の変
形は、セル５６〜５８のセル構成としてアナログ回路５
１の内部の出力シフトレジスタを利用することである。

以上に説明した種々の作動モードから、種々の応用にお
いて、それ４に特定の条件を満足するのに必要であれば
、他の試験配置およびモードが使用され得ることは明ら
かである。たとえば、フィードバックを使用するハイブ
リッド組合わせでは、存在する相互関係が、評価および
試験の目的の達成のために、種々のオプシッンを必要と
し得る。

また他の場合には、評価の速度が重要であり、従って、
所与の入力または出力が回路領域の適当な入力と組合わ
される以前に所与の入力または出力がクロックされる回
数を減するべく、追加的なアクセス点が使用され得る。

以上に、意図する目的のすべてを満足する新規な境界セ
ル構造をその好ましい実施例について図示し説明してき
たが、本発明はこれらの実施例に限定されるものではな
く、この開示に基づいて本発明の範囲内で種々の変更お
よび他の応用が可能であることは当業者にとって明らか
であろう。

【図面の簡単な説明】

第１・□図はハイブリッド集積回路の一般化された図、
第２図はその機能に相互関係を有するハイブリッド集積
回路の一般化された図、第３図はアナログ入力を受けデ
ィジタル出力を与えるための第１の境界セルブロックを
示す図、第４図はディジタル入力により作動しアナログ
出力を与えるための第２の境界セルブロックを示す図、
第５図は第３図の境界セルの機能ブロック図、第６図は
第４図の境界セルの機能ブロック図、第７図はへイブリ
ッド集積回路内での境界セルの典型的な応用を示すブロ
ック図である。 １、１２−・・アナログインタフェース領域、１７・・
・ディジタル論理回路、１Ｂ・・・入力ポート、１９・
・・出力ボート、２１−・・サンプルレート制御フィー
ドバック経路、２２．２３・・・ゲイン制御フィードバ
ック経路、３０−・・シェミッ゛トトリガ、３１〜３３
・・・アンドゲート、３４．３６・・・ノアゲート、３
７・・・インバータ、３８．３９・・・アンドゲート、
４１・・・オアゲート、４２．４３・・・インバータ、
５、５２・・・アナログ回路部分、５３・・・ディジタ
ル回路部分、５６〜５日・・・アナログ−ディジタル境
界セル、５９〜６１・・・ディジタル−アナログ境界セ
ル。 ＦＩＧ３　　　　　　　ＦＩＧ４ ＩＧ５

Claims (1)

1. 【特許請求の範囲】 １）アナログ入力回路、アナログ出力回路およびディジ
   タル回路を含む集積回路であって、アナログ入力回路お
   よびアナログ出力回路が、アナログ入力回路とアナログ
   出力回路との間に結合されているディジタル回路とイン
   タフェースするべく構成されている集積回路において、
   アナログ回路とディジタル回路との間に配置されている
   複数個の直列に接続されている回路ユニットを含むイン
   タフェース手段を含んでおり、各回路ユニットが、第１
   の入力端および第１の出力端を有しており集積回路の平
   常作動中に前記第１の出力端に前記第１の入力端におけ
   る入力信号を通すための第１の透過モードを生ずるため
   の第１の信号経路と、第２の入力端および第２の出力端
   を有しており情報蓄積を行うためかつ入力データをシフ
   トモードで第２の出力端に通すための第２の信号経路と
   を含んでおり、前記第２の出力端は直列信号経路を形成
   するため次に続く回路ユニットの第２の入力端に接続さ
   れており、また最終の回路ユニットの第２の出力端が外
   部走査出力を生ずることを特徴とする集積回路。 ２）各回路ユニットが入力データを受け入れるため第２
   の入力端の応答を制御するための走査クロック入力端を
   含んでいることを特徴とする特許請求の範囲第１項記載
   の集積回路。 ３）アナログ入力回路とディジタル回路との間に置かれ
   ている各回路ユニットが集合的に第１の内部インタフェ
   ースを形成し、また各回路ユニットがその入力アナログ
   回路の組合わされている出力ヘの第１の入力端の応答を
   イネーブルまたはディスエーブルするためのアナログク
   ロック入力端を含んでいることを特徴とする特許請求の
   範囲第１項記載の集積回路。 ４）ディジタル回路とアナログ出力回路との間に置かれ
   ている各回路ユニットがその入力ディジタル回路の組合
   わされている出力ヘの第１の入力端の応答をディスエー
   ブルするためのディジタルクロック入力端を含んでいる
   ことを特徴とする特許請求の範囲第１項記載の集積回路
   。 ５）アナログ入力回路の間の最終の直列に接続されてい
   る回路ユニットの出力端がディジタル回路とアナログ出
   力回路との間の最初の直列に接続されている回路ユニッ
   トに接続されていることを特徴とする特許請求の範囲第
   １項記載の集積回路。 ６）第１の内部インタフェースの各回路ユニットが、ア
   ナログ入力をディジタル信号に変換するため第１の入力
   端に接続されているシュミットトリガ回路を含んでいる
   ことを特徴とする特許請求の範囲第３項記載の集積回路
   。 ７）各回路ユニットがマスターラッチおよびスレーブラ
   ッチを含んでおり、マスターラッチが各回路ユニットの
   第１の入力端と第１の出力端との間の透過信号経路を形
   成し、他方においてスレーブラッチは第２の出力信号を
   受けるべく接続されており、また第２の出力信号を生ず
   ることを特徴とする特許請求の範囲第３項記載の集積回
   路。 ８）ディジタルクロック入力端が、ディジタル回路とア
   ナログ出力回路との間に置かれている回路ユニットにサ
   ンプリングモードの作動を行わせるべくパルス状に駆動
   されることを特徴とする特許請求の範囲第４項記載の集
   積回路。 ９）ディジタルクロック入力端が、各回路ユニットの第
   １の入力端から第１の出力端へのディジタル回路とアナ
   ログ出力回路との間の透過モードの作動を行わせるべく
   論理“１”レベルに保たれていることを特徴とする特許
   請求の範囲第４項記載の集積回路。 １０）スレーブラッチが回路ユニットの第２の入力に応
   答する他の入力端を含んでいることを特徴とする特許請
   求の範囲第７項記載の集積回路。