RU197111U1 - Адаптер тестирования канала PCI Express - Google Patents

Abstract

Полезная модель относится к области вычислительной техники. Технический результат заключается в расширении функциональных возможностей адаптера за счет обеспечения возможности тестирования PCI Express соединителей, не ухудшать тактирующий сигнал и сигнал выбора режима тестирования при переходе с одного адаптера в другой, при подключении их в цепочку. Технический результат достигается за счет адаптера тестирования канала PCI Express, содержащего семь штыревых соединителей, девять перемычек и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс, причем адаптер дополнительно содержит четыре буфера и ножевой соединитель PCI Express. 1 ил.

Description

Полезная модель относится к области испытательной техники и может быть использована для проведения испытаний на работоспособность каналов PCI Express, используемых в материнских платах компьютерной техники.

Известны устройства, использующие технологию граничного сканирования с использованием JTAG интерфейса, например машина IС Card Pre-Perso Machine [http://www.tradekey.com/product-free/Ic-Card-Pre-perso-Machine-Chip-Personalzation-System-os-Loading-Machine-6330650.html], содержащая, помимо прочего, печатную плату, множественные контакты, непосредственно входящие в соприкосновения с контактными площадками одновременно нескольких модулей смарт-карт, расположенных рядом на групповом носителе, причем печатная плата, конструктивно объединяющая контакты, содержит только печатные проводники и разъемы, к которым подключаются соединительные провода, по одному проводу на каждый контакт, соединяющие контакты с отдельными блоками, удаленными от контактов и вырабатывающими сигналы тестирования/программирования.

Недостатком данного устройства является сложность в исполнении, так как содержит большое количество длинных соединительных проводников, что усложняет и удорожает блоки тестирования.

Наиболее близким к заявляемому является Адаптер тестирования канала оперативной памяти третьего поколения [RU №189608 U1], содержащий программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс, семь штыревых соединителей, один двусторонний DIMM соединитель и девять перемычек, выход программируемой логической интегральной схемы соединен с объединенными одними концами третьей перемычки и восьмой перемычки и входом шестого штыревого соединителя, второй выход которого соединен с другим концом восьмой перемычки и входом двустороннего DIMM соединителя, выход тактирующего сигнала которого соединен с объединенными первым одноименным входом четвертого штыревого соединителя и одним концом шестой перемычки, другой конец которой соединен с выходом четвертого штыревого соединителя и одним концом первой перемычки, другой конец которой соединен с выходом тактирующего сигнала четвертого штыревого соединителя и одноименным выходом первого штыревого соединителя, выход сигнала выбора режима тестирования которого соединен с вторым одноименным входом пятого штыревого соединителя и одним концом второй перемычки, другой конец которой соединен с выходом пятого штыревого соединителя и одним концом седьмой перемычки, другой конец которой соединен с первым входом сигнала выбора режима тестирования и одноименным выходом двустороннего DIMM соединителя, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя и одним концом девятой перемычки, другой конец которой соединен с выходом седьмого штыревого соединителя и одним концом четвертой перемычки, другой конец которой соединен с первым входом тестовых данных седьмого штыревого соединителя и одноименным выходом третьего штыревого соединителя, вход тестовых данных которого через пятую перемычку соединен с одноименным выходом третьего штыревого соединителя, первый выход шестого штыревого соединителя соединен с другим концом третьей перемычки и входом режима тестирования первого штыревого соединителя, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, вход тактирующего сигнала третьего штыревого соединителя соединен с объединенными другим концом первой перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, выход тестовых данных второго штыревого соединителя соединен с одноименным входом программируемой логической интегральной схемы.

Недостатком данного адаптера является то, что при соединении нескольких адаптеров в цепочку, для тестирования сразу нескольких DIMM соединителей, значительно ухудшается тактирующий сигнал и сигнал выбора режима тестирования. Также, данный адаптер не позволяет тестировать канал PCI Express.

Техническим результатом является расширение функциональных возможностей адаптера за счет обеспечения возможности тестирования PCI Express соединителей, не ухудшать тактирующий сигнал и сигнал выбора режима тестирования при переходе с одного адаптера в другой, при подключении их в цепочку.

Технический результат достигается тем, что в «Адаптер тестирования канала PCI Express» (фиг. 1) содержащий семь штыревых соединителей, девять перемычек, и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс, выход которой соединен с входом второго штыревого соединителя, объединенными одними концами третьей перемычки, восьмой перемычки и входом шестого штыревого соединителя, второй выход которого соединен с другим концом восьмой перемычки, один конец шестой перемычки соединен с выходом четвертого штыревого соединителя и одним концом первой перемычки, другой конец которой соединен с входом тактирующего сигнала четвертого штыревого соединителя, второй вход тактирующего сигнала пятого штыревого соединителя соединен с одним концом второй перемычки, другой конец которой соединен с выходом пятого штыревого соединителя и одним концом седьмой перемычки, другой конец которой соединен с первым входом сигнала выбора режима тестирования штыревого соединителя, первый вход седьмого штыревого соединителя соединен с одним концом девятой перемычки, другой конец которой соединен с выходом седьмого штыревого соединителя, и одним концом четвертой перемычки, другой конец которой соединен с вторым входом тестовых данных седьмого штыревого соединителя и одноименным выходом третьего штыревого соединителя, вход тестовых данных которого через пятую перемычку соединен с одноименным выходом третьего штыревого соединителя, первый выход шестого штыревого соединителя соединен с другим концом третьей перемычки и входом режима тестирования первого штыревого соединителя, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, вход тактирующего сигнала третьего штыревого соединителя соединен с объединенными другим концом первой перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, выход тестовых данных второго штыревого соединителя соединен с первым концом четвертой перемычки и одноименным входом программируемой логической интегральной схемы, в него дополнительно введены четыре буфера и ножевой соединитель PCI Express, вход которого соединен с другим концом восьмой перемычки, выход тактирующего сигнала ножевого соединителя PCI Express соединен с входом третьего буфера, выход которого соединен с одним концом шестой перемычки, и первым входом тактирующего сигнала четвертого штыревого соединителя, второй вход которого соединен с выходом первого буфера, вход которого соединен с выходом тактирующего сигнала первого штыревого соединителя, выход сигнала выбора режима тестирования которого соединен с входом второго буфера, выход которого соединен с вторым входом тактирующего сигнала пятого штыревого соединителя, первый вход которого соединен с выходом четвертого буфера, вход которого соединен с выходом сигнала выбора режима тестирования ножевого соединителя PCI Express, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя.

На фиг. 1 представлена блок-схема устройства.

Адаптер тестирования канала PCI Express (фиг. 1) содержит семь штыревых соединителей 1, 2, 3, 13, 14, 11 и 12, девять перемычек 9, 10, 6, 7, 8, 16, 17, 18, 19, четыре буфера 4, 5, 20 и 21, ножевой соединитель PCI Express 22, и программируемую логическую интегральную схему 15, содержащую внутренний JTAG интерфейс, выход которой соединен с входом второго штыревого соединителя 2, объединенными одними концами третьей перемычки 6, восьмой перемычки 18 и входом шестого штыревого соединителя 11, второй выход которого соединен с другим концом восьмой перемычки 18, один конец шестой перемычки 16 соединен с выходом четвертого штыревого соединителя 13 и одним концом первой перемычки 9, другой конец которой соединен с входом тактирующего сигнала четвертого штыревого соединителя 13, второй вход тактирующего сигнала пятого штыревого соединителя 14 соединен с одним концом второй перемычки 10, другой конец которой соединен с выходом пятого штыревого соединителя 14 и одним концом седьмой перемычки 17, другой конец которой соединен с первым входом сигнала выбора режима тестирования штыревого соединителя 14, первый вход седьмого штыревого соединителя 12 соединен с одним концом девятой перемычки 19, другой конец которой соединен с выходом седьмого штыревого соединителя 12, и одним концом четвертой перемычки 7, другой конец которой соединен с вторым входом тестовых данных седьмого штыревого соединителя 12 и одноименным выходом третьего штыревого соединителя 3, вход тестовых данных которого через пятую перемычку 8 соединен с одноименным выходом третьего штыревого соединителя 3, первый выход шестого штыревого соединителя 11 соединен с другим концом третьей перемычки 6 и входом режима тестирования первого штыревого соединителя 1, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя 3, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки 10, одноименным выходом второго штыревого соединителя 2 и одноименным входом программируемой логической интегральной схемы 15, вход тактирующего сигнала третьего штыревого соединителя 3 соединен с объединенными другим концом первой перемычки 9, одноименным выходом второго штыревого соединителя 2 и одноименным входом программируемой логической интегральной схемы 15, выход тестовых данных второго штыревого соединителя 2 соединен с первым концом четвертой перемычки 7 и одноименным входом программируемой логической интегральной схемы 15, вход ножевого соединителя PCI Express 22 соединен с другим концом восьмой перемычки 18, выход тактирующего сигнала ножевого соединителя PCI Express 22 соединен с входом третьего буфера 20, выход которого соединен с одним концом шестой перемычки 16, и первым входом тактирующего сигнала четвертого штыревого соединителя 13, второй вход которого соединен с выходом первого буфера 4, вход которого соединен с выходом тактирующего сигнала первого штыревого соединителя 1, выход сигнала выбора режима тестирования которого соединен с входом второго буфера 5, выход которого соединен с вторым входом тактирующего сигнала пятого штыревого соединителя 14, первый вход которого соединен с выходом четвертого буфера 21, вход которого соединен с выходом сигнала выбора режима тестирования ножевого соединителя PCI Express 22, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя 12.

Адаптер тестирования канала PCI Express (фиг. 1) работает следующим образом.

Адаптер тестирования канала PCI Express (фиг. 1) представляет собой печатную плату, предназначенную для тестирования соединений типа точка-точка на печатной плате через ножевой разъем PCI Express посредством стандарта Международной объединенной группы по автоматизации тестирования (JTAG). Данная печатная плата имеет габариты стандартной ячейки PCI Express low profile. В ней реализована скан-цепь IEEE 1149.1, объединяющая все сигналы, приходящие с соединителя, в программируемой логической интегральной схеме.

Поскольку известны топология и логические функции печатной платы (то есть между выходным сигналом JTAG и входом JTAG на печатной плате), задающая тестовая схема может сравнивать приходящие данные с ожидаемым результатом. Другими словами, последовательные вводы данных в тестируемую схему генерируют известные выходные сигналы, если межсоединение печатной платы выполнено правильно и схемотехника между источником JTAG и точками стробирования функционирует должным образом. Если приходящие данные не соответствуют ожиданиям, то это значит, что в тракте присутствует схемотехническая ошибка, либо он разомкнут. В таком случае, компьютерный анализ позволяет выявить нарушение.

В данном адаптере через соединитель 22 поступает питающее напряжение, которое при помощи преобразователей напряжения обеспечивает работоспособность микросхемы и остальной схемотехники на печатной плате. К входному соединителю 1 подключается внешний контроллер IEEE 1149.1 (JTAG), питающийся от поступающего через соединителя 20 напряжения. Сигналы тестового тактирования и выбора режима тестирования (сигналы ТСК и TMS стандарта IEEE 1149.1) с соединителя 1 поступают на тактовые буферы 4, 5, которые снижают нагрузку на предыдущий драйвер и обеспечивают эффективное распределение тактовых импульсов, после чего поступают на соединители 13, 14. Перемычка 8 в замкнутом состоянии служит для замыкания входа тестовых данных (сигнал TDI стандарта IEEE 1149.1) с соединителя 1 на вход соединителя 12, что необходимо для тестирования одного PCI Express соединителя без использования шлейфов через материнскую плату, в которой реализована скан-цепь и не имеется собственного JTAG соединителя. При замыкании перемычек 9, 10, 6 и 7 выбирается внешний режим тестирования вычислительного модуля, при помощи управляющих сигналов, приходящих с соединителя 1. Также возможен режим тестирования через тестируемую печатную плату, если в ней реализована скан-цель JTAG, в этом случае необходимо замкнуть перемычки 16, 17, 18 и 19, разомкнув 9, 10, 6 и 7, а сигналы тестового тактирования, выбора режима тестирования и сигнала входных тестовых данных приходят с соединителя 22 на тактовые буферы 20, 21, после чего поступают на соединители 13, 14.

Кроме того, реализована возможность объединения нескольких адаптеров тестирования канала PCI Express (фиг. 1) в одну скан-цепь через тестируемую печатную плату, либо через шлейф, подключенный к соединителю 3 одним концом первой платы, а другим концом к соединителю 1 второй платы. Также необходимо разомкнуть перемычку 8.

Таким образом, адаптер обеспечивает возможность тестирования каналов PCI Express без ухудшения тактирующих сигналов.

Claims (1)

1. Адаптер тестирования канала PCI Express, содержащий семь штыревых соединителей, девять перемычек и программируемую логическую интегральную схему, содержащую внутренний JTAG интерфейс, выход которой соединен с объединенными одними концами третьей перемычки, восьмой перемычки и входом шестого штыревого соединителя, второй выход которого соединен с другим концом восьмой перемычки, конец шестой перемычки соединен с выходом четвертого штыревого соединителя и одним концом первой перемычки, другой конец которой соединен с входом тактирующего сигнала четвертого штыревого соединителя, второй вход тактирующего сигнала пятого штыревого соединителя соединен с одним концом второй перемычки, другой конец которой соединен с выходом пятого штыревого соединителя и одним концом седьмой перемычки, другой конец которой соединен с первым входом сигнала выбора режима тестирования штыревого соединителя, вход седьмого штыревого соединителя соединен с одним концом девятой перемычки, другой конец которой соединен с выходом седьмого штыревого соединителя и одним концом четвертой перемычки, другой конец которой соединен с первым входом тестовых данных седьмого штыревого соединителя и одноименным выходом третьего штыревого соединителя, вход тестовых данных которого через пятую перемычку соединен с одноименным выходом третьего штыревого соединителя, первый выход шестого штыревого соединителя соединен с другим концом третьей перемычки и входом режима тестирования первого штыревого соединителя, выход тестовых данных которого соединен с одноименным входом третьего штыревого соединителя, вход выбора режима тестирования которого соединен с объединенными другим концом второй перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, вход тактирующего сигнала третьего штыревого соединителя соединен с объединенными другим концом первой перемычки, одноименным выходом второго штыревого соединителя и одноименным входом программируемой логической интегральной схемы, выход тестовых данных второго штыревого соединителя соединен с одноименным входом программируемой логической интегральной схемы, отличающийся тем, что в него дополнительно введены четыре буфера и ножевой соединитель PCI Express, вход которого соединен с другим концом восьмой перемычки, выход тактирующего сигнала ножевого соединителя PCI Express соединен с входом третьего буфера, выход которого соединен с одним концом шестой перемычки, и первым входом тактирующего сигнала четвертого штыревого соединителя, второй вход которого соединен с выходом первого буфера, вход которого соединен с выходом тактирующего сигнала первого штыревого соединителя, выход сигнала выбора режима тестирования которого соединен с входом второго буфера, выход которого соединен с вторым входом тактирующего сигнала пятого штыревого соединителя, первый вход которого соединен с выходом четвертого буфера, вход которого соединен с выходом сигнала выбора режима тестирования ножевого соединителя PCI Express, выход тестовых данных которого соединен с вторым одноименным входом седьмого штыревого соединителя.

Images