CN1302396A - 基于多个综合器的定时信号产生方案 - Google Patents

基于多个综合器的定时信号产生方案 Download PDF

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Abstract

介绍了一种基于多个综合器(210)的定时信号产生方案,它允许在高速源同步系统接口中产生(250)精确的数据和选通信号。使用了多个环路时钟信号综合器(例如锁相环、延迟锁定环)(520)来产生多个时钟信号。在这些时钟信号之一的过渡触发数据和选通信号。由于将多个环路锁定时钟信号综合器(520)用于产生时钟信号,可以以最佳的方式或者接近最佳的方式将数据和选通信号对齐。改进的数据和选通信号对齐程度能够改进数据传输速率。

Description

基于多个综合器的定时信号产生方案
这一美国专利申请要求享受1998年5月13日提交的第60/085321号美国临时申请的优先权。
发明领域
本发明涉及电子系统。具体而言，本发明涉及在电子系统中基于多个综合器产生定时信号的方案。
发明背景
跟普通定时数据传输方案相比，源同步数据传输方案被用来提高数据传输速率。普通的定时数据传输方案中数据传输的发送和接收端采用普通的时钟信号，而在源同步数据传输方案里，在传输数据的同时，发送装置提供一个或者多个选通信号。接收装置利用这一选通信号对进来的数据采样。
为了使数据传输速率最大，选通信号决定的采样点应当在数据周期的中心点。这提供了半个数据周期的建立余量和半个数据周期的保持余量。选通信号可以由发送装置或者接收装置定位到数据周期的中心。需要的是相对于跟选通信号同时传输的数据信号将选通信号定位到中心的方法和装置。
发明简述
下面介绍基于多个综合器的定时信号产生方案。在一个实施方案里，至少部分地在一个系统时钟信号的基础之上，产生一个核心时钟信号。至少部分地在这一核心时钟信号的基础之上，产生一个总线时钟信号。至少部分地在第二个时钟信号的基础之上产生一个选通信号。选通信号对应于第二个时钟信号的交替过渡(alternative transitions)，数据在选通信号不改变状态的交替的第二个时钟信号过渡上输出。
在一个实施方案里，核心时钟信号至少部分地是在系统时钟信号的基础之上产生的。第二个时钟信号也是至少部分地在系统时钟信号的基础之上产生的。选通信号至少部分地是在第二个时钟信号的基础之上产生的。选通信号对应于第二个时钟信号的交替过渡，数据是在选通信号不改变状态的交替的第二个时钟过渡上输出的。
附图简述
本发明用附图来说明，但不是要进行限制，在这些附图中，相似的引用数字指的是相似的单元。
图1是适合用于本发明的计算机系统的一个框图。
图2是适合于本发明的多处理器计算机系统的一个框图。
图3是本发明一个实施方案中基于多个顺序综合器的时钟信号产生方案的一个框图。
图4是图3所示电路产生的时钟信号的波形图。
图5是本发明一个实施方案中有基于多个顺序综合器的时钟产生方案的一个处理器的框图。
图6是本发明一个实施方案中基于多个并行综合器的时钟信号产生方案的一个框图。
发明详述
下面介绍基于多个综合器的定时信号产生方案。在以下描述中，为了进行说明，给出了多个具体的细节，以便全面地理解本发明。但显然，对于本领域里的技术人员而言，可以实现本发明而不需要这些具体细节。在其它情形下，以框图的形式说明结构和装置，以免混淆本发明。
在本说明中“一个实施方案(one embodiment)”或者“一个实施方案(an embodiment)”指的是跟这个实施方案一起介绍的特定的特点、结构或者特性包括在本发明的至少一个实施方案中。在本说明中不同地方出现的短语“在一个实施方案里”不一定全都是指同一个实施方案。
本发明提供一种时钟信号产生方案，该方案允许在高速源同步系统接口中产生精确的数据和选通信号。采用多个锁定环时钟信号综合器来产生多个时钟信号。数据和选通信号是在时钟信号之一的过渡过程中触发的。因为采用了多个锁定环时钟信号综合器来产生时钟信号，所以可以以最佳或者接近最佳的方式对齐数据和选通信号。数据和选通信号对齐程度的提高提高了数据传输速率。
图1是适合于本发明的计算机系统的框图。计算机系统100包括总线101或者其它装置用于传递信息，还包括处理器102，跟总线101连接，用于处理信息。在一个实施方案里，处理器102是来自可以从Santa、Clara、加利福尼亚的英特尔公司获得的英特尔处理器家族的一个处理器；当然也可以使用其它的处理器。
计算机系统100还包括随机存取存储器(RAM)或者其它的动态存储装置104(叫做主存储器)，跟总线101连接，用于储存信息和处理器102要执行的指令。主存储器104也可以在处理器102执行指令的时候，用于储存临时变量或者其它中间信息。计算机系统100还包括只读存储器(ROM)和/或其它静态存储装置106，跟总线101连接，用于储存静态信息和处理器102的指令。数据存储装置107跟总线101连接，用于储存信息和指令。
数据存储装置107，比方说磁盘或者光盘和对应的驱动器，可以跟计算机系统100连接。计算机系统100也可以通过总线101跟显示装置121连接，比方说跟阴极射线管(CRT)或者液晶显示器(LCD)连接，用于将信息显示给计算机用户。
字母数字输入装置122，包括字母数字和其它键，通常都跟总线101连接，用于传递信息和命令选择给处理器102。另一种用户输入装置是光标控制123，比方说鼠标、跟踪球或者光标方向键，用于传递方向信息和命令选择给处理器102，并控制显示器121上光标的运动。
在一个实施方案里，跟总线102连接的处理器102和一个或者多个部件，比方说主存储器104，是源同步部件。当然，计算机系统100的任意一个或者多个部件都可以是源同步的。因此，计算机系统100既可以是部分源同步的，也可以是完全源同步的。在一个实施方案里，计算机系统100是一个差分选通源同步系统，其中的辅助选通信号在总线上跟数据信号并行传递。另外，计算机系统100是一个单选通源同步系统，其中的单选通信号在总线上跟数据信号并行传递。
图2是适合于本发明的多处理器计算机系统的一个框图。计算机系统190一般都包括跟处理器总线160连接的多个处理器(例如处理器150～152)。芯片组170在处理器总线160和计算机系统190的其它部件之间提供一个接口，比方说一个系统总线(图2中没有画出)。其它的系统部件，比方说相对于计算机系统100描述的那些可以跟系统总线连接。
在总线结构和处理器数量上，计算机系统190比计算机系统100具有更高的性能。在一个实施方案里，处理器总线160以源同步方式传递信息。处理器150和152可以是任意类型的处理器。在一个实施方案里，处理器150和152都来自英特尔公司的处理器家族。芯片组170以本领域里大家都知道的任意方式，在处理器总线160和计算机系统190的其余部件之间提供接口。
图3是本发明一个实施方案中基于多个顺序综合器的时钟产生方案的一个框图。主时钟信号综合器210接收来自时钟信号发生电路或者其它电路(图3中没有画出)的系统时钟信号或者其它时钟信号。主时钟信号综合器210在系统时钟信号的基础之上产生一个核心时钟信号。在一个实施方案里，主时钟信号综合器210乘上系统时钟信号，产生核心时钟信号。如果需要，主时钟信号综合器210也可以对系统时钟信号分频，产生频率降低了的核心时钟信号。
在一个实施方案里，主时钟信号综合器210是一个锁相环(PLL)装置。或者，主时钟信号综合器210可以是一个延迟锁定环(DLL)装置。在一个实施方案里，主时钟信号综合器210产生一个核心时钟信号，其频率是系统时钟频率的4倍；当然，也可以采用其它的频率关系。在一个实施方案里，系统时钟信号和核心时钟信号都有50％的工作比；当然，也可以支持其它的工作比。
总线时钟产生逻辑230接收核心时钟信号，并产生一个总线时钟信号。在一个实施方案里，总线时钟信号的频率等于系统时钟信号的频率。总线时钟信号可以用于，例如，总线上部件的同步，比方说普通的同步数据传输。在一个实施方案里，用组合逻辑来产生总线时钟信号。当核心时钟信号的工作比是50％的时候，总线时钟信号不必有50％的工作比。
在一个实施方案里，总线时钟产生逻辑130也从主时钟信号综合器210接收总线时钟信号允许信号。总线时钟允许信号用于对齐核心时钟信号和总线时钟信号产生逻辑230产生的总线时钟信号。
时钟信号比率逻辑220控制核心时钟信号频率跟系统时钟信号频率的比率。在一个实施方案里，核心时钟信号频率是系统时钟信号频率的4倍；当然也可以支持其它的比率。核心时钟信号频率跟系统时钟信号频率的比也可以是一个分数(例如2.5∶1)。时钟信号比率逻辑220提供反馈，从而使核心时钟信号频率跟系统时钟信号频率的关系维持为一个常数。
第二个时钟信号综合器240接收总线时钟信号，并产生第二个时钟信号。在一个实施方案里，第二个时钟信号频率是总线时钟信号频率的2倍；当然也可以支持其它的频率关系。在一个实施方案里，第二个时钟信号综合器240是一个PLL。或者，第二个时钟信号综合器240是一个DLL。
在一个实施方案里，第二个时钟信号有50％的工作比。如同下面将详细介绍的一样，50％的工作比允许特定总线时钟信号频率最大的建立和保持时间。于是第二个时钟信号综合器240从工作比没达到50％的一个信号产生一个工作比为50％的信号。
将第二个时钟信号输入到选通信号产生逻辑250。选通信号产生逻辑250产生一个选通信号，用于源同步通信。在一个实施方案里，选通信号过渡发生在第二个时钟信号的交替过渡上。选通信号产生逻辑250可以产生差分选通信号，支持差分选通信号源同步通信。
在一个实施方案里，数据输出电路260还接收第二个时钟信号。数据在第二个时钟信号的交替过渡中输出，这些过渡不是选通信号过渡的那些过渡。这样，选通信号过渡被定位在数据输出电路260输出的数据信号的中心。
图3所示框图的物理实现可以包括多个缓冲器，用于在元素之间进行比较，提高信号强度等等。这些缓冲器可以用本领域里的任意方式使用。
图4是图3所示电路产生的时钟信号的一个波形图。图4中的波形图是针对一个实施方案的，这个实施方案在核心时钟频率和系统时钟频率之间具有4∶1的关系。也可以支持其它的比率，例如2∶1、2.5∶1、5∶1。
系统时钟信号有一个基频，用于驱动时钟产生方案。核心时钟信号的频率高于系统时钟信号的频率。核心时钟信号由一个主时钟信号合成器产生。在一个实施方案里，总线时钟信号的频率等于具有不同工作比的系统时钟信号的频率。总线时钟信号由总线时钟信号产生逻辑产生。总线时钟信号频率不必等于系统时钟频率，总线时钟信号可以采用任意的工作比。
第二个时钟信号的频率比总线时钟信号的频率高。第二个时钟信号是由第二个时钟信号综合器产生的。在一个实施方案中，数据信号是在第二个时钟信号的上升沿对应的时刻输出的，选通信号在第二个时钟信号下降沿对应的时刻改变状态。或者，数据信号可以在第二个时钟信号下降沿对应的时刻输出，选通信号在第二个时钟信号上升沿对应的时刻改变状态。图4所示的数据信号和选通信号都偏离了第二个时钟信号的边缘，以说明传播延迟。
图5是本发明一个实施方案中有基于多个顺序综合器的时钟信号产生方案的一个处理器的一个框图。图5所示的实施方案是一个有两个总线接口的处理器；当然本发明也可以用于通过总线通信或者直接通信的其它装置。
主PLL 520从处理器500外部的一个源接收一个系统时钟信号。主PLL 520产生一个不同于处理器核心510、总线时钟信号产生逻辑530和总线时钟信号产生逻辑535的核心时钟信号。在一个实施方案里，主PLL 520乘上系统时钟信号，产生核心时钟信号。核心时钟信号驱动处理器核心510。
总线时钟信号产生逻辑530产生一个总线时钟信号，分配给第二个PLL 540和第一个总线接口560。同样，总线时钟信号产生逻辑535产生一个总线时钟信号，分配给第二个PLL 545和第二个总线接口565。
第二个PLL 540产生第二个时钟信号，分配给第一个总线接口560和处理器核心510。在一个实施方案里，第一个总线接口560包括选通信号产生逻辑，根据第二个PLL 540产生的第二个时钟信号产生一个选通信号。适当的时候，处理器核心510根据第二个时钟信号输出数据给第一个总线接口560。在一个实施方案里，这个选通信号在第二个时钟信号的下降沿改变状态，在第二个时钟信号的上升沿输出数据。
类似的，第二个PLL 545产生第二个时钟信号，分配给第二个总线接口565和处理器核心510。在一个实施方案里，第二个总线接口565包括选通信号产生逻辑，根据第二个PLL 545产生的第二个时钟信号产生一个选通信号。适当的时候，处理器510响应第二个时钟信号输出数据给第二个总线接口565。在一个实施方案里，这个选通信号在第二个时钟信号的下降沿改变状态，在第二个时钟信号的上升沿输出数据。
图6是本发明一个实施方案中基于多个并行综合器的时钟信号产生方案的一个框图。主时钟信号综合器610从一个外部源(图6中没有画出)接收一个系统时钟信号。在一个实施方案里，主时钟信号综合器610乘上系统时钟信号以产生一个核心时钟信号。主时钟信号综合器610还将系统时钟分频，产生频率较低的一个核心时钟信号。
在一个实施方案里，主时钟信号综合器610还产生一个允许信号，提供给控制逻辑620。这个允许信号用于以合适的方式将核心时钟信号跟系统时钟信号对齐。控制逻辑620至少部分地在主时钟信号综合器610产生的允许信号的基础之上，产生一个偶信号或者一个奇信号。
在一个实施方案里，奇偶信号分别说明核心时钟信号是系统时钟信号的偶数倍还是奇数倍。核心比率逻辑630接收这些奇偶信号，并通过提供反馈给主时钟信号综合器610，控制核心时钟信号跟系统时钟信号的比率。
第二个时钟信号综合器640也接收系统时钟信号。第二个时钟信号综合器640乘上系统时钟信号，产生第二个时钟信号。在一个实施方案里，第二个时钟信号的频率低于核心时钟信号的频率；然而，可以是任意的频率关系。第二个时钟信号综合器640还产生一个总线时钟信号，用于驱动总线(图6中没有画出)。
在一个实施方案里，第二个时钟信号被输入给选通信号产生逻辑和第二个输出电路(图6中没有画出)，就像前面参考图3所介绍的一样。选通产生逻辑输出一个选通信号，只要合适，用于源同步通信和数据输出电路输出数据。
通过分配时钟信号产生装置(例如主时钟信号综合器、第二个时钟信号综合器、总线时钟信号产生逻辑)，本发明的多个综合器时钟方案跟单个综合器方案相比，能够分配减少了失真的时钟信号。也可以使用三个或者更多的时钟信号综合器来产生和分配时钟信号。
在前面的说明中，参考了其中的具体实施方案来说明本发明。但显然可以对它进行各种改进和修改，而不会偏离本发明的实质和范围。因此，这一说明和这些附图只适用于进行说明而不是进行限制。

Claims (25)

1．一种电路，包括：
一个主时钟信号综合器，连接起来用于接收一个系统时钟信号，这个主时钟信号综合器能够产生一个核心时钟信号；
总线时钟信号产生逻辑，跟主时钟信号综合器连接，这个总线产生逻辑在核心时钟信号的基础之上，至少部分地在核心时钟信号的基础之上，产生一个总线时钟信号；
第二个时钟信号综合器，跟总线时钟信号产生逻辑连接，这第二个时钟信号综合器用于在总线时钟信号的基础之上，至少部分地在总线时钟信号的基础之上，产生第二个时钟信号；和
选通信号产生逻辑，跟第二个时钟信号综合器连接，这个选通信号产生逻辑用于产生一个选通信号，这个选通信号有对应于第二个时钟信号交替过渡的过渡。
2．权利要求1的电路，其中的主时钟信号综合器包括一个锁相环(PLL)装置。
3．权利要求1的电路，其中的主时钟信号综合器包括一个延迟锁定环(DLL)装置。
4．权利要求1的电路，其中的第二个时钟信号综合器包括一个锁相环(PLL)装置。
5．权利要求1的电路，其中的第二个时钟信号综合器包括一个延迟锁定环(DLL)装置。
6．权利要求1的电路，还包括时钟比率逻辑，连接起来用于接收核心时钟信号，这个时钟比率逻辑用于控制核心时钟跟系统时钟的比率。
7．权利要求1的电路，其中的总线逻辑信号频率基本上等于系统时钟信号频率。
8．权利要求1的电路，其中的第二个时钟信号频率是总线时钟信号频率的偶数倍。
9．权利要求1的电路，还包括数据输出逻辑，用于在第二个时钟信号的交替过渡过程中输出数据，其中选通信号的过渡近似出现在输出数据的第二个时钟信号的交替过渡之间。
10．一种装置，用于产生时钟信号，该装置包括：
至少部分地在系统时钟信号的基础之上，产生一个核心时钟信号的装置；
至少部分地在核心时钟信号的基础之上，产生一个总线时钟信号的装置；
至少部分地在总线时钟信号的基础之上，产生第二个时钟信号的装置；和
至少部分地在第二个时钟信号的基础之上，产生一个选通信号的装置。
11．权利要求10的装置，还包括控制核心时钟信号和系统时钟信号之间的比率的装置。
12．权利要求10的装置，其中的选通信号有对应于第二个时钟信号的交替过渡。
13．权利要求10的装置，还包括在第二个时钟信号的交替过渡上输出数据的装置，其中选通信号的过渡近似发生在输出数据的第二个时钟信号的过渡之间的中心。
14．产生时钟信号的一种方法，该方法包括：
至少部分的在系统时钟信号的基础之上，产生一个核心时钟信号；
至少部分的在核心时钟信号的基础之上，产生一个总线时钟信号；
至少部分的在总线时钟信号的基础之上，产生第二个时钟信号；和
至少部分地在第二个时钟信号的基础之上，产生一个选通信号。
15．权利要求14的方法，其中的选通信号有对应于第二个时钟信号交替过渡的过渡。
16．权利要求14的方法，还包括在第二个时钟信号的交替过渡上输出数据，其中选通信号的过渡近似发生在输出数据的第二个时钟信号的过渡之间的中心。
17．权利要求14的方法，其中产生核心时钟信号的步骤包括提供系统时钟信号给锁相环(PLL)，用于产生核心时钟信号。
18．权利要求14的方法，其中产生核心时钟信号的步骤包括提供系统时钟信号给一个延迟锁定环(DLL)，以产生核心时钟信号。
19．权利要求14的方法，其中产生第二个时钟信号的步骤包括提供总线时钟信号给一个锁相环(PLL)，以产生第二个时钟信号。
20．权利要求14的方法，其中产生第二个时钟信号的步骤包括提供总线时钟信号给延迟锁定环(DLL)，以产生第二个时钟信号。
21．一种电路，包括：
一个主时钟信号综合器，连接起来以接收系统时钟信号，这个主时钟信号综合器用于产生一个核心时钟信号；
第二个时钟信号综合器，连接起来用于接收系统时钟信号，这第二个时钟信号综合器用于，至少部分地在总线时钟信号的基础之上，产生第二个时钟信号；和
选通信号产生逻辑，跟第二个时钟信号综合器连接，这个选通信号产生逻辑用于产生一个选通信号，这个选通信号有对应于第二个时钟信号交替过渡的过渡。
22．权利要求21的电路，其中的主时钟信号综合器包括一个锁相环(PLL)装置。
23．权利要求21的电路，其中的主时钟信号综合器包括一个延迟锁定环(DLL)装置。
24．权利要求21的电路，其中的第二个时钟信号综合器包括一个锁相环(PLL)装置。
25．权利要求21的电路，其中的第二个时钟信号综合器包括一个延迟锁定环(DLL)装置。
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