KR100859837B1 - 지연 셀과 그를 이용한 위상 고정 루프 - Google Patents

지연 셀과 그를 이용한 위상 고정 루프 Download PDF

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Abstract

본 발명은 제어전압에 응답하여 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제1 전류제어수단과, 차동 입력신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 차동 출력단에 제공하기 위한 신호입력수단, 및 스큐정보신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제2 전류제어수단을 구비하는 지연 셀을 제공한다.
지연 셀, PVT, 목표 주파수 구간

Description

지연 셀과 그를 이용한 위상 고정 루프{DELAY CELL AND PHASE LOCKED LOOP USING THE SAME}
도 1은 일반적인 위상고정루프을 설명하기 위한 블록도.
도 2는 도 1의 전압제어 발진기를 설명하기 위한 도면.
도 3은 도 2의 다수의 지연 셀 중 어느 하나를 설명하기 위한 회로도.
도 4는 제어전압과 전압제어 발진기의 출력 주파수와의 관계를 설명하기 위한 그래프.
도 5는 본 발명에 따른 위상고정루프를 설명하기 위한 블록도.
도 6은 본 발명의 제1 실시예에 따른 지연 셀을 설명하기 위한 회로도.
도 7은 본 발명의 제2 실시예에 따른 지연 셀을 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
500 : 위상비교기 520 : 제어전압 생성기
540 : 전압제어 발진기 560 : 클럭분배기
본 발명은 반도체 직접회로 설계 기술에 관한 것으로, 특히 입력된 신호가 출력되는데 소요되는 시간을 제어전압으로 조절하기 위한 지연 셀과 그를 이용한 위상고정루프에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 경우 외부클럭을 입력받아 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하고 있다. 하지만, 외부클럭은 내부회로의 클럭/데이터 경로의 지연에 의한 클럭 스큐(clock skew)가 발생할 수 있으며, 이것을 보상해 주기 위하여 반도체 메모리 소자 내부에는 클럭 동기회로가 구비되어 있다. 이러한 클럭 동기회로에는 위상 고정 루프(PLL : Phase Locked Loop)와 지연 고정 루프(DLL : Delay Locked Loop)가 있으며, 반도체 메모리 소자는 클럭 동기회로에서 출력되는 내부클럭(CLK_INN)을 이용하여 외부 장치들과의 여러가지 신호 전송을 수행한다.
여기서, 외부클럭의 주파수와 내부클럭(CLK_INN)의 주파수가 서로 다른 경우에는 주파수 채배 기능이 있는 위상고정루프를 주로 사용하고, 외부클럭과 내부클럭(CLK_INN)의 주파수가 동일한 경우에는 주로 지연고정루프를 사용한다. 기본적으로 위상고정루프와 지연고정루프의 구성은 서로 유사하며, 위상고정루프의 경우 내부클럭(CLK_INN)을 생성하는데 있어서 전압 제어 발진기(VCO : Voltage Controlled Oscillator)를 사용하고 지연 고정 루프의 경우 전압 제어 지연 라인(VCDL : Voltage Controlled Delay Line)을 사용한다는 점에서 구별될 수 있다.
도 1은 일반적인 위상고정루프을 설명하기 위한 블록도이다.
도 1을 참조하면, 위상고정루프는 외부클럭에 대응하는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)을 비교하기 위한 위상비교기(100)와, 위상비교기(100)의 출력신호에 대응하는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성기(120)와, 제어전압(V_CTR)에 응답하여 그 제어전압(V_CTR)에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발진기(VCO, 140), 및 내부클럭(CLK_INN)을 분배하여 피드백클럭(CLK_FED)을 생성하기 위한 클럭분배기(160)를 구비한다. 그래서, 위상고정루프는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상차이 만큼에 대응하는 제어전압(V_CTR)을 생성하고, 그 제어전압(V_CTR)의 전압레벨에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하게 된다.
도 2는 도 1의 전압제어 발진기(140)를 설명하기 위한 도면이다.
도 2를 참조하면, 전압제어 발진기(140)는 제어전압(V_CTR)을 입력받는 체인(chain) 연결된 다수의 지연 셀(delay cell, 200, 220, 240, 260)을 구비한다. 여기서, 제1 내지 제4 지연 셀(200, 220, 240, 260) 각각은 제어전압(V_CTR)에 따라 입력신호가 출력되는데 소요되는 시간이 조절된다. 예컨대, 제어전압(V_CTR)에 의해 각각의 지연 셀(200, 220, 240, 260)이 'tD' 만큼의 지연시간을 가진다고 가정하면, 제1 지연셀(200)에 입력되는 입력신호는 제2 지연 셀(220)과, 제3 지연 셀(240), 및 제4 지연 셀(260)를 거쳐 '4×tD' 만큼의 반주기를 가지는 출력신호가 된다. 그래서, 제어전압(V_CTR)에 따라 'tD'가 줄어들게 되면 고주파를 가지는 신 호를 출력하게 되고, 'tD'가 늘어나게 되면 저주파를 가지는 신호를 출력하게 된다.
도 3은 다수의 지연 셀(200, 220, 240, 260) 중 어느 하나를 도시한 것으로 제1 내지 제4 지연 셀(200, 220, 240, 260)은 동일한 구성을 가지고 있다.
도 3을 참조하면, 지연 셀은 제어전압(V_CTR)에 따라 차동 입력신호(IN, /IN)가 차동 출력단(OUT, /OUT)으로 출력되는데 소요되는 시간이 결정된다. 예컨데, 'IN' 입력신호가 논리'하이'(high)이고 '/IN' 입력신호가 논리'로우'(low)라 가정하면, 차동 출력단(OUT, /OUT)의 제2 출력단(OUT)의 전압레벨은 제2 전류(I2)에 따라 예정된 전압레벨로 점점 높아지게 되고, 제1 전류(I1)는 접지전압단(VSS)으로 빠져나가 제1 출력단(/OUT)의 전압레벨은 점점 낮아지게 된다. 제1 및 제2 출력단(OUT, /OUT)의 전압레벨은 다음 단의 지연 셀에 전달되고, 이는 곧 하나의 지연 셀의 단위 지연 시간이 된다.
여기서, 제어전압(V_CTR)의 전압레벨이 낮아지게 되면 제1 및 제2 전류(I1, I2)의 양이 많아 지게 되어서 차동 입력신호(IN, /IN)가 지연되는 시간이 짧아진다. 반대로 제어전압(V_CTR)의 전압레벨이 높아지게 되면 제1 및 제2 전류(I1, I2)의 양이 적어지게 되어서 차동 입력신호(IN, /IN)가 지연되는 시간은 길어진다. 결국, 제어전압(V_CTR)에 따라 지연 셀의 지연시간이 결정된다.
도 4는 제어전압(V_CTR)과 전압제어 발진기(140)의 출력 주파수(FRQ_VCO)와의 관계를 설명하기 위한 그래프이다.
도 4를 참조하면, 제어전압(V_CTR)에 따른 출력 주파수(FRQ_VCO)는 PVT(Process, Voltage, Temperature) 상태에 따라 다양하게 변화된다. 즉, PVT 상태에 따라 도 3의 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 변화되기 때문에 동일한 제어전압(V_CTR)에 대해서도 서로 다른 지연시간이 결정되고 결국, 서로 다른 출력 주파수(FRQ_VCO)를 생성하게 된다. 본 명세서에서는 PVT 상태에 따라 'TYPICAL', 'FAST', 'SLOW'로 구분하기로 한다. 여기서, 'TYPICAL'은 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 표준(typical)인 경우를 의미하고, 'FAST'는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 표준보다 빠른(fast) 경우를 의미하며, 'SLOW'는 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도가 표준보다 느린(slow) 경우를 의미한다. 그래서, 도 4의 'PVT_T'는 PVT 상태가 'TYPICAL'인 경우에 제어전압(V_CTR)에 따른 출력 주파수(FRQ_VCO)를 도시한 것이고, 'PVT_F'는 PVT 상태가 'FAST'인 경우에 제어전압(V_CTR)에 따른 출력 주파수(FRQ_VCO)를 도시한 것이고, 'PVT_S'는 PVT 상태가 'SLOW'인 경우에 제어전압(V_CTR)에 따른 출력 주파수(FRQ_VCO)를 도시한 것이다.
때문에, 전압제어 발진기(140)의 출력신호가 목표로 하는 주파수 구간(이하, "목표 주파수 구간"이라 칭함.)에 맞게 설계하였다 하더라도 PVT 상태에 따라 원하지 않는 출력 주파수를 가지거나 원하지 않는 특성을 가지게 되는 문제 점이 발생한다. 다시 말하면, 'TYPICAL' 상태에서 목표 주파수 구간에 맞게 출력 주파수(FRQ_VCO)를 생성하는 전압제어 발진기(140)를 설계하였다면, PVT 상태가 'FAST'가 되는 경우 제어전압 변화(ΔV_CTR)에 대해 더 넓은 출력 주파수(FRQ_VCO)를 확보할 수 있다. 하지만, 제어전압 변화(ΔV_CTR)에 대한 출력 주파수(FRQ_VCO)의 변 화가 크게 된다. 이는 전압제어 발진기(140)의 출력신호의 지터(jitter) 특성을 나쁘게 한다. 또한, PVT 상태가 'SLOW'가 되는 경우 제어전압 변화(ΔV_CTR)에 대한 출력 주파수(FRQ_VCO)의 변화가 적기 때문에 전압제어 발진기(140)의 출력신호의 지터 특성은 좋아지지만, 목표 주파수 구간 중 일부 구간만 확보하고 나머지 구간은 보장하지 못하는 문제점이 발생하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, PVT 상태가 변화에 따라 지연시간을 조절할 수 있는 지연 셀을 제공하는데 그목적이 있다.
또한, 그 지연 셀을 이용하여 PVT 상태가 변하더라도 목표 주파수 구간에 맞는 출력 주파수를 생성할 수 있는 위상고정루프를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제어전압에 응답하여 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제1 전류제어수단; 차동 입력신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 차동 출력단에 제공하기 위한 신호입력수단; 및 스큐정보신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제2 전류제어수단을 구비하는 지연 셀이 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 기준클럭과 피드백클럭의 위상차이를 검출하기 위한 위상검출수단; 상기 위상검출수단의 출력신호에 대응하는 제어전압을 생성하기 위한 제어전압 생성수단; 및 상기 제어전압과 스큐정보신호를 입력받아 그에 대응하는 주파수를 가지는 상기 피드백클럭을 출력클럭으로서 생성하기 위한 전압제어 발진수단을 구비하는 반도체 소자의 위상고정루프가 제공된다.
본 발명에서는 PVT 상태에 따라 지연 셀의 지연시간을 조절할 수 있기 때문에, PVT 상태에 따라 나빠지는 지터 특성을 개선할 수 있으며 목표 주파수 구간을 충분히 확보하지 못하던 문제점을 해결할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 위상고정루프를 설명하기 위한 블록도이다.
도 5를 참조하면, 본 발명에 따른 위상고정루프는 외부클럭에 대응하는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)을 비교하기 위한 위상비교기(500)와, 위상비교기(500)의 출력신호에 대응하는 제어전압(V_CTR)을 생성하기 위한 제어전압 생성기(520)와, 제어전압(V_CTR)과 스큐정보신호(EN1, EN2)에 응답하여 그 에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하기 위한 전압제어 발진기(VCO, 540)를 구비할 수 있으며, 본 발명에서는 내부클럭(CLK_INN)을 분배하여 피드백클럭(CLK_FED)을 생성하기 위한 클럭분배기(560)를 더 구비할 수 있다. 여기서, 스큐 정보신호(EN1, EN2)는 PVT 상태 정보를 가지고 신호로써, 모드 레지스터 셋(MRS : Mode Register Set)을 이용하여 생성할 수 있고, 퓨즈 옵션(fuse option) 회로를 이용하여 생성할 수 있다.
그래서, 위상고정루프는 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상차이 만큼에 대응하는 제어전압(V_CTR)을 생성하고, 그 제어전압(V_CTR)의 전압레벨과 PVT 상태 정보를 가지고 있는 스큐정보신호(EN1, EN2)에 응답하여 이에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성하게 된다.
도 6은 본 발명의 제1 실시예에 따른 지연 셀을 설명하기 위한 회로도이다. 도 2에서 설명한 바와 같이 전압제어 발진기(540)는 체인 연결된 다수의 지연 셀로 구성되어 있으며, 설명의 편의를 위해 다수의 지연 셀 중 어느 하나를 도시한 것이다.
도 6에는 제어전압(V_CTR)에 응답하여 제1 및 제2 노드(N1, N2)에 흐르는 전류(I1, I2)를 제어하기 위한 제1 전류제어부(600)와, 차동 입력신호(IN, /IN)에 응답하여 제1 및 제2 노드(N1, N2)에 흐르는 전류(I1, I2)를 차동 출력단(OUT, /OUT)에 제공하기 위한 신호입력부(620), 및 PVT 상태 정보를 가지는 스큐정보신호(EN1, EN2)에 응답하여 제1 및 제2 노드(N1, N2)에 흐르는 전류(I1, I2)를 제어하기 위한 제2 전류제어부(640)가 도시되어 있다. 본 발명에 따르면 차동 출력단(OUT, /OUT)과 접지전압단(VSS) 사이에 크로스 커플(cross couple) 연결된 로딩부(660)를 더 구비할 수 있다.
제1 전류제어부(600)는 전원전압단(VDD)과 제1 노드(N1) 사이에 소오스-드레 인 연결되고 제어전압(V_CTR)을 게이트 입력받는 제1 PMOS 트랜지스터(PM1)와, 전원전압단(VDD)과 제2 노드(N2) 사이에 소오스-드레인 연결되고 제어전압(V_CTR)을 게이트 입력받는 제2 PMOS 트랜지스터(PM2)를 구비할 수 있다.
신호입력부(620)는 제1 노드(N1)와 차동 출력단(OUT, /OUT)의 제1 출력단(/OUT) 사이에 소오스-드레인 연결되고 제1 입력신호(IN)를 게이트 입력받는 제3 PMOS 트랜지스터(PM3)와, 제2 노드(N2)와 제2 출력단(OUT) 사이에 소오스-드레인 연결되고 제2 입력신호(/IN)를 게이트 입력받는 제4 PMOS 트랜지스터(PM4)를 구비할 수 있다.
제2 전류제어부(640)는 스큐정보신호(EN0, EN1)에 응답하여 제어전압(V_CTR)을 전달하기 위한 전달부(641)와, 전달부(641)의 출력신호에 응답하여 제1 및 제2 노드(N1, N2)에 전류를 공급하기 위한 전류공급부(643), 및 스큐정보신호(EN1, EN2)에 응답하여 전류공급부(643)를 비활성화(disable)시키기 위한 비활성화부(645)를 구비할 수 있다.
여기서, 전달부(641)는 제1 및 제2 스큐정보신호(EN1, EN2)에 응답하여 제어전압(V_CTR)을 전류공급부(643)에 전달하는 제1 및 제2 트랜스퍼게이트(TG1, TG2)를 구비할 수 있다. '/EN1' 제1 스큐정보신호는 'EN1' 제1 스큐정보신호의 반전신호이고, '/EN2' 제2 스큐정보신호는 'EN2' 제2 스큐정보신호의 반전신호이다.
그리고, 제1 전류공급부(643A)는 제1 노드(N1)에 전류를 공급하기 위한 것이고, 제2 전류공급부(643B)는 제2 노드(N2)에 전류를 공급하기 위한 것이다. 제1 전류공급부(643A)는 전원전압단(VDD)과 제1 노드(N1) 사이에 소오스-드레인 연결되고 제1 트랜스퍼게이트(TG1)의 출력신호를 게이트 입력받는 제5 PMOS 트랜지스터(PM5)와, 전원전압단(VDD)과 제1 노드(N1) 사이에 소오스-드레인 연결되고 제2 트랜스퍼게이트(TG2)의 출력신호를 게이트 입력받는 제6 PMOS 트랜지스터(PM6)를 구비할 수 있다.
이어서, 제2 전류공급부(643B)은 전원전압단(VDD)과 제2 노드(N2) 사이에 소오스-드레인 연결되고 제1 트랜스퍼게이트(TG1)의 출력신호를 게이트 입력받는 제7 PMOS 트랜지스터(PM7)와, 전원전압단(VDD)과 제2 노드(N2) 사이에 소오스-드레인 연결되고 제2 트랜스퍼게이트(TG2)의 출력신호를 게이트 입력받는 제8 PMOS 트랜지스터(PM8)를 구비할 수 있다.
비활성화부(645)는 제1 스큐정보신호(EN1)에 응답하여 제5 PMOS 트랜지스터(PM5)와 제7 PMOS 트랜지스터(PM7)를 비활성화시키기 위한 제1 비활성화부(645A)와, 제2 스큐정보신호(EN2)에 응답하여 제6 PMOS 트랜지스터(PM6)와 제8 PMOS 트랜지스터(PM8)를 비활성화시키기 위한 제2 비활성화부(645B)를 구비할 수 있다. 제1 비활성화부(645A)는 전원전압단(VDD)과 제1 트랜스퍼게이트(TG1)의 출력단 사이에 소오스-드레인 연결되고 제1 스큐정보신호(EN1)를 게이트 입력받는 제9 PMOS 트랜지스터(PM9)를 구비할 수 있고, 제2 비활성화부(645B)는 전원전압단(VDD)과 제2 트랜스퍼게이트(TG2)의 출력단 사이에 소오스-드레인 연결되고 제2 스큐정보신호(EN2)를 게이트 입력받는 제10 PMOS 트랜지스터(PM10)를 구비할 수 있다.
본 발명에 따른 간단한 동작을 설명하기로 한다.
우선, PVT 상태가 'TYPICAL'인 경우를 살펴보면 예컨대, 제1 스큐정보신 호(EN1)는 논리'하이'가 되고, 제2 스큐정보신호(EN2)는 논리'로우'가 된다고 가정한다.
제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 제어전압(V_CTR)이 인가되고 전류를 조절하여 제1 및 제2 노드(N1, N2)에 공급하게 된다. 그리고, 제1 스큐정보신호(EN1)에 응답하여 제1 비활성화부(645A)의 제9 PMOS 트랜지스터(PM9)가 턴 오프(turn off)되고, 제1 트랜스퍼게이트(TG1)가 활성화된다. 때문에, 제5 PMOS 트랜지스터(PM5)와 제7 PMOS 트랜지스터(PM7)의 게이트에 제어전압(V_CTR)이 인가되고 전류를 조절하여 제1 및 제2 노드(N1, N2)에 공급한다. 결국, PVT 상태가 'TYPICAL'인 경우 제1 PMOS 트랜지스터(PM1)를 통해 흐르는 전류와 제5 PMOS 트랜지스터(PM5)를 통해 흐르는 추가 전류가 제1 노드(N1)에 공급되고, 제2 PMOS 트랜지스터(PM2)를 통해 흐르는 전류와 제7 PMOS 트랜지스터(PM7)를 통해 흐르는 추가 전류가 제2 노드(N2)에 공급된다.
이어서, PVT 상태가 'FAST'인 경우를 살펴보면 제1 및 제2 스큐정보신호(EN1, EN2)가 모두 논리'로우'가 된다.
제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 'TYPICAL'인 경우와 동일하게 제1 및 제2 노드(N1, N2)에 전류를 공급하게 된다. 그리고, 제1 및 제2 스큐정보신호(EN1, EN2)에 응답하여 제1 및 제2 비활성화부(645A, 645B)의 제9 PMOS 트랜지스터(PM9)와 제10 PMOS 트랜지스터(PM10)가 턴 온(turn on)되고, 제1 및 제2 트랜스퍼게이트(TG1, TG2)가 비활성화된다. 때문에, 제1 및 제2 전류공급부(643A, 643B)가 비활성화되어 제1 및 제2 노드(N1, N2)에 추가로 공급되는 전류는 없게 된다. 결국, PVT 상태가 'FAST'인 경우 제1 PMOS 트랜지스터(PM1)를 통해 흐르는 전류만 제1 노드(N1)에 공급되고, 제2 PMOS 트랜지스터(PM2)를 통해 흐르는 전류만 제2 노드(N2)에 공급된다.
이어서, PVT 상태가 'SLOW'인 경우를 살펴보면 제1 및 제2 스큐정보신호(EN1, EN2)가 모두 논리'하이'가 된다.
제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 'TYPICAL'과 'FAST'인 경우와 동일하게 제1 및 제2 노드(N1, N2)에 전류를 공급하게 된다. 그리고, 제1 및 제2 스큐정보신호(EN1, EN2)에 응답하여 제1 및 제2 비활성화부(645A, 645B)의 제9 PMOS 트랜지스터(PM9)와 제10 PMOS 트랜지스터(PM10)가 턴 오프되고, 제1 및 제2 트랜스퍼게이트(TG1, TG2)가 활성화된다. 때문에, 제1 및 제2 전류공급부(643A, 643B)가 활성화되어 제1 및 제2 노드(N1, N2)에 추가로 전류를 공급한다. 결국, PVT 상태가 'SLOW'인 경우 제1 PMOS 트랜지스터(PM1)와 제5 PMOS 트랜지스터(PM5) 및 제6 PMOS 트랜지스터(PM6)를 통해 흐르는 전류가 제1 노드(N1)에 공급되고, 제2 PMOS 트랜지스터(PM2)와 제7 PMOS 트랜지스터(PM7) 및 제8 PMOS 트랜지스터(PM8)를 통해 흐르는 전류가 제2 노드(N2)에 공급된다.
도 7은 본 발명의 제2 실시예에 따른 지연 셀을 설명하기 위한 회로도로써, 도 6과 동일한 참조부호는 동일한 구성요소임을 나타낸다.
제2 실시예는 제1 실시예의 로딩부(660) 대신에 바이어스 전압(V_BN)에 응답하여 일정전류를 싱킹(sinking)하기 위한 싱킹부(760)를 구비할 수 있다. 이에 따라 제1 및 제2 노드(N1, N2)는 각각 대응하는 제1 및 제2 차동 출력단(OUT, /OUT) 으로 사용되며, 제1 및 제2 차동 출력단(OUT, /OUT)과 싱킹부(760) 사이에 차동 입력신호(IN, /IN)를 입력받는 신호입력부(720)를 구비할 수 있다. 여기서, 바이어스 전압(V_BN)은 싱킹부(760)의 NMOS 트랜지스터를 턴 온시켜 원하는 전류를 싱킹하기 위한 전압레벨을 가진다.
제2 실시예의 기술적 구현 및 동작 설명은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
전술한 바와 같이, PVT 상태가 'TYPICAL'인 경우 두쌍의 PMOS 트랜지스터를 통해 제1 및 제2 노드(N1, N2)에 흐르는 전류가 제어되고, 'SLOW'인 경우 세쌍의 PMOS 트랜지스터를 통해 제1 및 제2 노드(N1, N2)에 흐르는 전류가 제어되며, 'FAST'인 경우 한쌍의 PMOS 트랜지스터를 통해 제1 및 제2 노드(N1, N2)에 흐르는 전류가 제어된다. 결국, PVT 상태가 'TYPICAL', 'SLOW', 'FAST'인 경우에 따라 제1 및 제2 노드(N1, N2)의 전류를 다르게 공급하여 입력신호에 대해 동일한 지연시간을 적용시킬 수 있다.
이러한 지연시간은 동일한 출력 주파수를 생성하게 되는데 다시 도 4를 참조하면, PVT 상태가 'TYPICAL'인 경우 원하는 목표 주파수 구간을 확보하였다고 가정한다. 'SLOW'인 경우 제1 및 제2 노드(N1, N2)에 흐르는 전류를 'TYPICAL'인 경우보다 많이 흐르게 하여 'PVT_S'의 기울기를 올려줄 수 있다. 또한, 'FAST'인 경우 제1 및 제2 노드(N1, N2)에 흐르는 전류를 'TYPICAL'인 경우보다 적게 흐르게 하여 'PVT_F'의 기울기를 줄여줄 수 있다.
상술한 바와 같이, 본 발명은 제어전압(V_CTR)과 스큐정보신호(EN1, EN2)에 따라 지연시간이 결정되는 지연 셀로써, PVT 상태에 따라 지연시간을 조절하여 항상 목표 주파수 구간을 보장할 수 있으며, PVT 상태가 'FAST'인 경우 지터 특성을 개선할 수 있다. 또한, 이러한 지연 셀로 구성된 전압제어 발진기(540)를 구비한 위상고정루프는 역시 항상 목표 주파수 구간을 보장할 수 있으며, 출력되는 내부클럭(CLK_INN)의 지터 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 전술한 제1 실시예에서는 신호입력부(620)를 PMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 제2 실시예와 같이 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
예를 들면, 전술한 실시예에서는 위상고정루프(PLL)의 전압제어 발진기(VCO)의 지연 셀의 경우를 일예로 들어 설명하였으나, 본 발명은 지연고정루프(DLL)의 전압제어 지연라인(VCDL)의 지연 셀의 경우에도 적용할 수 있다. 또한, 전술한 실시예에서는 PVT 상태를 'TYPICAL', 'SLOW', 'FAST' 세가지 상태에 대응하여 세쌍의 PMOS 트랜지스터를 사용하는 경우를 일예로 들어 설명하였으나, 본 발명은 PVT 상 태를 그 이상으로 나누고 그에 대응하는 개수의 PMOS 트랜지스터를 사용할 수 있으며, 또한, 도 2와 같은 4개의 지연 셀 중 적어도 하나이상의 지연 셀에 적용하는 것도 가능하다.
상술한 본 발명은 PVT 상태에 따른 지연 셀의 지연시간 변화율을 최소화하여 원하는 지연시간을 출력할 수 있고, 이러한 지연 셀을 구비하는 위상고정루프의 출력 주파수는 항상 목표 주파수 구간을 충분히 만족할 수 있어서 원하는 주파수를 가지는 내부 클럭을 생성 및 제공할 수 있고, 이러한 내부 클럭을 이용하여 보다 안정적인 회로 동작을 보장할 수 있는 효과를 얻을 수 있다.

Claims (27)

  1. 제어전압에 응답하여 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제1 전류제어수단;
    차동 입력신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 차동 출력단에 제공하기 위한 신호입력수단; 및
    스큐정보신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제2 전류제어수단
    을 구비하는 지연 셀.
  2. 제1항에 있어서,
    상기 차동 출력단과 접지전압단 사이에 연결된 로딩수단을 더 구비하는 것을 특징으로 하는 지연 셀.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 전류제어수단은,
    상기 스큐정보신호에 응답하여 상기 제어전압을 전달하는 전달부와,
    상기 전달부의 출력신호에 응답하여 상기 제1 및 제2 노드에 전류를 공급하는 전류공급부를 구비하는 것을 특징으로 하는 지연 셀.
  4. 제3항에 있어서,
    상기 스큐정보신호에 응답하여 상기 전류공급부를 비활성화시키기 위한 비활성화부를 더 구비하는 것을 특징으로 하는 지연 셀.
  5. 제3항에 있어서,
    상기 전류공급부는,
    상기 제1 노드에 전류를 공급하기 위한 제1 전류공급부와,
    상기 제2 노드에 전류를 공급하기 위한 제2 전류공급부를 구비하는 것을 특징으로 하는 지연 셀.
  6. 제5항에 있어서,
    상기 제1 전류공급부는,
    전원전압단과 상기 제1 노드 사이에 소오스-드레인 연결되고 상기 전달부의 출력신호를 게이트 입력받는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 지연 셀.
  7. 제5항에 있어서,
    상기 제2 전류공급부는,
    전원전압단과 상기 제2 노드 사이에 소오스-드레인 연결되고 상기 전달부의 출력신호를 게이트 입력받는 제2 MOS 트랜지스터인 것을 특징으로 하는 지연 셀.
  8. 제4항에 있어서,
    상기 비활성화부는,
    전원전압단과 상기 전달부의 출력단 사이에 소오스-드레인 연결되고 상기 스큐정보신호를 게이트 입력받는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 지연 셀.
  9. 제1항 또는 제2항에 있어서,
    상기 스큐정보신호는 모드 레지스터 셋(MRS : Mode Register Set)에서 출력되는 것을 특징으로 하는 지연 셀.
  10. 제1항 또는 제2항에 있어서,
    상기 스큐정보신호는 퓨즈 옵션 회로에서 출력되는 것을 특징으로 하는 지연 셀.
  11. 제1항 또는 제2항에 있어서,
    상기 스큐정보신호는 PVT(Process, Voltage, Temperature) 정보에 대응하는 신호인 것을 특징으로 하는 지연 셀.
  12. 제11항에 있어서,
    상기 제2 전류제어수단은 상기 PVT 정보에 대응하는 개수의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 지연 셀.
  13. 기준클럭과 피드백클럭의 위상차이를 검출하기 위한 위상검출수단;
    상기 위상검출수단의 출력신호에 대응하는 제어전압을 생성하기 위한 제어전압 생성수단; 및
    상기 제어전압과 스큐정보신호를 입력받아 그에 대응하는 주파수를 가지는 상기 피드백클럭을 출력클럭으로서 생성하기 위한 전압제어 발진수단
    을 구비하는 반도체 소자의 위상고정루프.
  14. 제13항에 있어서,
    상기 출력클럭을 분주하여 상기 피드백클럭을 생성하기 위한 클럭분주수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  15. 제13항에 있어서,
    상기 전압제어 발진수단은,
    예정된 주파수를 가지는 상기 출력클럭을 생성하기 위한 체인 연결된 다수의 지연 셀을 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  16. 제15항에 있어서,
    상기 다수의 지연 셀 각각은,
    제어전압에 응답하여 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제1 전류제어수단;
    차동 입력신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 차동 출력단에 제공하기 위한 신호입력수단; 및
    스큐정보신호에 응답하여 상기 제1 및 제2 노드에 흐르는 전류를 제어하기 위한 제2 전류제어수단을 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루 프.
  17. 제16항에 있어서,
    상기 차동 출력단과 접지전압단 사이에 연결된 로딩수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  18. 제16항 또는 제17항에 있어서,
    상기 제2 전류제어수단은,
    상기 스큐정보신호에 응답하여 상기 제어전압을 전달하는 전달부와,
    상기 전달부의 출력신호에 응답하여 상기 제1 및 제2 노드에 전류를 공급하는 전류공급부를 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  19. 제18항에 있어서,
    상기 스큐정보신호에 응답하여 상기 전류공급부를 비활성화시키기 위한 비활성화부를 더 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  20. 제18항에 있어서,
    상기 전류공급부는,
    상기 제1 노드에 전류를 공급하기 위한 제1 전류공급부와,
    상기 제2 노드에 전류를 공급하기 위한 제2 전류공급부를 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  21. 제20항에 있어서,
    상기 제1 전류공급부는,
    전원전압단과 상기 제1 노드 사이에 소오스-드레인 연결되고 상기 전달부의 출력신호를 게이트 입력받는 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  22. 제20항에 있어서,
    상기 제2 전류공급부는,
    전원전압단과 상기 제2 노드 사이에 소오스-드레인 연결되고 상기 전달부의 출력신호를 게이트 입력받는 제2 MOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 위상고정루프.
  23. 제19항에 있어서,
    상기 비활성화부는,
    전원전압단과 상기 전달부의 출력단 사이에 소오스-드레인 연결되고 상기 스큐정보신호를 게이트 입력받는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  24. 제16항 또는 제17항에 있어서,
    상기 스큐정보신호는 모드 레지스터 셋(MRS : Mode Register Set)에서 출력되는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  25. 제16항 또는 제17항에 있어서,
    상기 스큐정보신호는 퓨즈 옵션 회로에서 출력되는 것을 특징으로 하는 반도체 소자의 위상고정루프.
  26. 제16항 또는 제17항에 있어서,
    상기 스큐정보신호는 PVT(Process, Voltage, Temperature) 정보에 대응하는 신호인 것을 특징으로 하는 반도체 소자의 위상고정루프.
  27. 제26항에 있어서,
    상기 제2 전류제어수단은 상기 PVT 정보에 대응하는 개수의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 위상고정루프.
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