KR100399166B1 - 제어회로를구비한조정가능한저항장치 - Google Patents

Abstract

제 1 저항기 및 제 1 포지티브-피드백 트랜스콘덕터의 제 1 병렬 배열(1)을 구비한 조정 가능한 저항 장치에는 제 1 병렬 배열(1)의 제어 가능 저항부를 제어하기 위한 제어 회로(20)가 제공되어 있고, 상기 제어 회로(20)는 제 1 병렬 배열(1)과 동일한 제 2 병렬 배열(2)을 포함하는 제어 루프를 구비하고 있다. 제어 회로(20)는, 제 2 트랜스콘덕터에 의해 형성된 음의 저항값이 제 2 저항기의 저항값과 크기 면에서 거의 같아지도록 제 2 병렬 배열(2)의 제어 가능부를 제어하며, 이에 따라, 제 2 병렬 배열(2)은 천이 범위 내에서 쌍안정적이다. 제 1 병렬 배열(1)의 양의 저항값이 집적 회로에서 정확히 실현될 수 있는 음의 저항값보다 작은 계수로 되도록 선택함으로써, 보다 작은 확산(spread)에 의해 보다 큰 유효 저항을 얻을 수 있다.

Description

제어 회로를 구비한 조정 가능한 저항 장치{Adjustable resistance device with control circuit}

저항기와 포지티브-피드백 트랜스콘덕터의 병렬 배열은 특히 미국 특허 제 5,220,686호에 개시되어 있고, 이 문헌의 병렬 배열은 공진 증폭기의 저항 결정부에 포함되어 있다. 저항 결정부를 제 1 저항기와 제 1 포지티브-피드백 트랜스콘덕터의 병렬 배열로 구성함으로써, 제 1 포지티브-피드백 트랜스콘덕터가 제 1 저항기와 병렬로 배열된 음의 저항(negative resistance)으로 기능을 하므로, 유효 저항이 증가될 수 있다. 음의 저항값을 제 1 저항기의 저항값보다 계수 k(k > 1)만큼 크도록 선택함으로써, 제 1 저항기 및 제 1 포지티브-피드백 트랜스콘덕터의 병렬 배열의 유효 저항은 계수 M = (k/k-1)만큼 증가한다. 이에 따라 큰 칩 면적이나 높은 공급 전압의 필요 없이 유효 저항이 커진다는 이점이 있다. 공진 증폭기에 있어서, 트랜스콘덕터의 트랜스콘덕턴스, 즉 병렬 배열의 유효 저항값은 제어 회로에 의해 제어된다.

그러나, 병렬 접속된 음의 저항에 의한 저항 증가는, 유효 저항이 계수(M)만큼 증가하는 경우에 유효 저항의 편차가 양의 저항(positive resistance) 또는 음의 저항의 편차보다 M 배만큼 더 커진다는 제한이 있다. 매우 높은 값의 M에 의해 얻어지는 매우 높은 유효 저항값들의 경우, 양의 저항값 또는 음의 저항값의 비교적 작은 상대 확산(relative spread)일지라도 유효 저항값으로 비교적 큰 확산을 초래하게 된다. 이는 유효 저항값의 외부 조정이 필요하다는 것을 의미한다.

본 발명은 제 1 저항기 및 제 1 포지티브-피드백 트랜스콘덕터(positive-feedback transconductor)의 제 1 병렬 배열(a first parallel arrangement)을 구비한 조정 가능한 저항 장치에 관한 것으로, 상기 병렬 배열은 제어 회로의 출력에 결합된 제어 입력을 가지고 있다.

이와 같은 조정 가능한 저항 장치는 범용으로 적당하고, 특히 확산(spreading)에 비교적 둔감한 저항값을 실현하기에 적당하다.

제 1A 도 및 제 1B 도는 본 발명에 따른 조정 가능한 저항 장치의 2가지 실시예를 도시한다.

제 2 도는 본 발명에 따른 조정 가능한 저항 장치의 상세도를 도시한다.

제 3 도는 본 발명에 따른 공진 증폭기를 도시한다.

제 4도는 본 발명에 따른 수신기에서 사용하기 위한 동조 가능 공진 증폭기의 대칭적인 실제 상세도를 도시한다.

제 5 도 및 제 6 도는 본 발명에 따른 공진 증폭기를 포함하는 수신기의 2 가지 변형을 도시한다.

본 발명의 목적은 확산에 대한 상기 외부 조정의 필연성을 줄이고, 집적(integration)의 경우에 외부 조정 없이도 매우 높은 저항값을 얻을 수 있도록 한 저항값 조정용 제어 회로를 제공하는데 있다.

이 목적을 달성하기 위해, 본 발명에 따라, 서두에 정의한 종류의 조정 가능한 저항 장치에 있어서,

제어 회로는 제어 루프를 구비하고,

제어 루프는,

제 1 노드와 제 2 노드 사이에 배열된, 제 2 저항기 및 제 2 포지티브-피드백 트랜스콘덕터의 제 2 병렬 배열로서, 제어 입력을 가지고 있는 제 2 병렬 배열과;

제 1 노드 및 제 2 노드에 각각 결합된 제 1 및 제 2 입력들을 가지고 있는 비교 회로로서, 제어 회로의 출력을 형성함과 동시에 제 2 병렬 배열의 제어 입력에 또한 결합되어 있는 출력을 가지고 있는 비교 회로를 포함하고,

제 2 병렬 배열은,

제 1 저항기가 제 2 저항기보다 값이 작다는 측면과,

제 1 트랜스콘덕터의 트랜스콘덕턴스가 제 2 트랜스콘덕터의 트랜스콘덕턴스 보다 작다는 측면 중, 적어도 하나의 측면에서 제 1 병렬 배열과 상이한 것을 특징으로 한다.

본 발명은, 집적 회로에서 동일 종류의 두 구성 소자(트랜지스터 또는 저항기)의 소자값의 상대적 확산이 크기 및 방향 측면에서 거의 동일하다는 사실에 인식을 두고 있으며, 이는 관련 소자의 복제 소자를 구현하는데 활용될 수 있고, 상기 복제 소자는 소자의 동작점을 조정하도록 되어 있는 제어 회로에 포함될 수 있다.

본 발명이 적용될 때, 제어 회로의 제 2 포지티브-피드백 트랜스콘덕터에 의해 형성되는 음의 저항값은 제 2 트랜스콘덕더의 트렌스콘덕턴스의 제어 또는 제 2 저항기의 저항값의 제어에 의해 제 2 저항기의 저항값과 동일해진다. 제 2 저항기와 제 2 포지티브-피드백 트랜스콘덕터의 제 2 병렬 배열은 단일 개방 루프 이득을 제공하기 위해 제어되는 증폭기를 형성한다. 그 결과, 관련된 병렬 배열은 쌍안정(bistable)으로 되지만 제어 회로는 병렬 배열이 2개의 안정 상태 중 하나에 도달하지 못하도록 한다. 제어 회로는 이후에 "동작점(operating point)"이라고 하는 2개의 안정 상태 사이의 천이 범위 내에서 제 2 병렬 배열의 동작의 안정성을 보장한다. 제어 회로의 제 2 병렬 배열은 제 1 병렬 배열의 복제 배열이므로, 제 1 병렬 배열의 제어 가능부는 제 2 병렬 배열의 제어 가능부에 비례하여 제어된다. 그 결과, 제 2 병렬 배열의 제어 불가능부의 공칭값(nominal value)으로부터의 편차는 제 1 및 제 2 병렬 배열들의 제어 가능부에서의 편차들에 대응하는 상승을 제공한다. 제 1 병렬 배열에서 제 1 저항기의 저항값은 음의 저항보다 계수 k(k > 1)만큼 작도록 선택되고[또는, 제 1 병렬 배열에서의 음의 저항값이 계수(k)만큼 크도록 선택], 제 1 저항기 및 제 2 저항기의 확산들은 제 1 및 제 2 트랜스콘덕터의 트랜스콘덕턴스의 확산과 같이 그 크기 및 방향 측면에서 거의 동일하므로, 양의 저항 및 음의 저항에서의 확산으로 인한 저항값의 확산이 양의 저항 또는 음의 저항의 확산과 관련하여 증가하지 않는 큰 유효 저항값이 얻어질 수 있다.

본 발명에 따른 조정 가능한 저항 장치의 바람직한 실시예에 있어서, 각각의 포지티브-피드백 트랜스콘덕터는 제어 가능 트랜스콘덕턴스를 제어하기 위한 제어 입력을 갖고, 이 제어 입력은 각각의 저항 장치들의 제어 입력들을 구성한다. 그 결과, 병렬 배열은 고정된 양의 저항부 및 제어 음의 저항부로 구성된다. 이에 따라, 트랜스콘덕터가 단순 제어 가능한 전류원에 의해 조정될 수 있다.

본 발명에 따른 조정 가능한 저항 장치의 다른 바람직한 실시예에 있어서, 제어 회로는 제 1 및 제 2 노드들 사이에 바람직한 극성의 전압차를 보장하기 위한 수단을 포함하는 것을 특징으로 한다. 이 수단은 제어 회로가 동작점의 소정의 셋팅에 의해 항상 시작되도록 해준다. 제 2 병렬 배열이 쌍안정이 될 때, 이 병렬 배열 양단의 전압은 양(positive) 또는 음(negative)으로 될 수 있다. 제어 회로 및 특히, 비교 회로를 단순화하기 위해, 제 2 병렬 배열 양단 전압은 양 또는 음 중 어느 하나만으로 될 수 있도록 하는 것이 바람직하다.

그와 같은 조정 가능한 저항 장치의 간단한 바람직한 실시예에 있어서, 바람직한 극성을 보장하기 위한 수단은,

비-반전 및 반전 입력들과 출력들을 가진 제 1 차동 증폭기로서, 비-반전 입력은 제 1 노드에 결합되어 있고, 반전 입력은 제 2 노드에 결합되어 있는, 상기 제 1 차동 증폭기와;

제 1 및 제 2 에미터-결합된 트랜지스터들을 구비하고 있는 제 1 차동 쌍으로서, 공통 에미터 라인에 전류원을 가지고 있고, 제 1 차동 증폭기의 비-반전 출력은 제 1 트랜지스터의 베이스에 결합되어 있으며, 제 1 차동 증폭기의 반전 출력은 제 2 트랜지스터의 베이스에 결합되어 있고, 제 2 트랜지스터의 콜렉터는 제 2노드에 결합되어 있는 제 1 차동 쌍을 포함하는 것을 특징으로 한다.

조정 가능한 저항 장치의 다른 바람직한 실시예에 있어서, 비교 회로는,

비-반전 및 반전 입력들과 비-반전 및 반전 출력들을 가진 제 2 차동 증폭기로서, 비-반전 입력이 기준 전압원을 통해 제 1 노드에 결합되어 있고, 반전 입력은 제 2 노드에 결합되어 있는, 상기 제 2 차동 증폭기와;

제 3 및 제 4 에미터-결합된 트랜지스터들을 구비한 제 2 차동 쌍으로서, 공통 에미터 라인에 다른 전류원을 가지고 있고, 제 2 차동 증폭기의 비-반전 출력은 제 3 트랜지스터의 베이스에 결합되어 있고, 제 2 차동 증폭기의 반전 출력은 제 4트랜지스터의 베이스에 접속되어 있으며, 제 3 트랜지스터의 콜렉터는 제 1 전류원 트랜지스터의 콜렉터 및 베이스에 접속되어 있고, 전류원 트랜지스터의 베이스는 비교 회로의 출력을 형성하는, 상기 제 2 차동 쌍을 포함하는 것을 특징으로 한다.

공통 모드 간섭에 덜 민감한 본 발명의 간단한 실시예에 있어서, 트랜스콘덕터들은 대칭적이며, 본 실시예에 있어서,

제 1 및 제 2 트랜스콘덕터들 각각은 비-반전 및 반전 신호 단자들을 가진 입력과 출력을 가지고 있고, 상기 트랜스콘덕터들 각각은,

제 2 전류원 트랜지스터의 콜렉터에 결합된 공통 에미터 라인을 가지고 있는 제 5 및 제 6 에미터-결합된 트랜지스터들을 구비하고,

전류원 트랜지스터의 베이스는 트랜스콘덕터의 제어 입력을 형성하고,

제 5 및 제 6 트랜지스터들의 베이스들은 비-반전 및 반전 입력 단자들을 각각 형성하며,

제 6 및 제 5 트랜지스터들의 콜렉터들은 비-반전 및 반전 출력 단자들을 각각 형성하는 것을 특징으로 한다.

본 발명에 따른 조정 가능한 저항 장치의 다른 실시예에 있어서, 각각의 저항기는 제어 가능한 저항값을 제어하기 위한 제어 입력을 구비하고, 이 제어 입력은 각각의 저항 장치의 제어 입력을 형성하는 것을 특징으로 한다. 이러한 조치가 이용될 때 저항은 고정되고, 양의 저항은 가변되도록 선택될 수 있다.

본 발명은 미국 특허 제 5,220,686 호에 개시된 공진 증폭기에서 특별한 이점이 있다. 본 발명에 따라, 상기 공진 증폭기는,

제 1 저항기 및 제 1 포지티브-피드백 트랜스콘덕터의 제 1 병렬 배열을 구비한 제 1 조정 가능한 저항 장치로서, 제 1 병렬 배열은 제어 입력을 가지고 있는, 상기 제 1 조정 가능한 저항 장치와;

제 3 저항기 및 제 3 포지티브-피드백 트랜스콘덕터의 제 3 병렬 배열을 구비한 제 2 조정 가능한 저항 장치로서, 제 3 병렬 배열은 제어 입력을 가지고 있는, 상기 제 2 조정 가능한 저항 장치와;

제 1 및 상기 제 3 병렬 배열들에 병렬로 배열된 제 1 및 제 2 캐패시터들과;

제 3 병렬 배열에 결합된 출력 및 제 1 병렬 배열에 결합된 입력을 가지고 있는 제 4 트랜스콘덕터와;

제 1 트랜스콘덕터의 입력에 결합된 출력을 가지고 있고, 신호 인버터를 통해 제 3 트랜스콘덕터의 출력에 결합된 입력을 가지고 있는 제 5 트랜스콘덕터를 구비하고,

제 1 및 제 3 병렬 배열들의 제어 입력들은 공통 제어 회로의 출력에 결합되어 있고,

상기 제어 회로는 제어 루프를 구비하고,

상기 제어 루프는,

제 1 노드와 제 2 노드 사이에 배열된, 제 2 저항기와 제 2 포지티브-피드백 트랜스콘덕터의 제 2 병렬 배열로서, 제어 입력을 가지고 있는 상기 제 2 병렬 배열과;

공급선에 결합된 출력을 가지고 있고, 트랜스콘덕터의 입력에 병렬로 배열된 입력을 가지고 있는 제 6 트랜스콘덕터와;

상기 제 1 및 제 2 노드들에 각각 결합된 제 1 및 제 2 입력들을 가지고 있는 비교기 회로로서, 상기 제어 회로의 출력을 형성함과 동시에 상기 제 2 병렬 배열의 제어 입력에 또한 결합되어 있는 출력을 가지고 있는 상기 비교기 회로를 포함하고,

상기 제 2 병렬 배열은,

제 1 및 제 3 저항기들이 제 2 저항기보다 값이 작다는 측면과,

제 1 및 제 3 트랜스콘덕터의 트랜스콘덕턴스가 제 2 트랜스콘덕터의 트랜스 콘덕턴스보다 작다는 측면 중, 적어도 하나의 측면에서 제 1 및 제 3 병렬 배열들(1, 3)과 상이한 것을 특징으로 한다.

공진 증폭기는 대역 통과 필터로서 이용될 수 있다. 본 발명의 이용에 따라 매우 높은 Q 계수(quality factors)가 실현될 수 있다. 공진 증폭기는 조정 가능한 저항 장치를 각각 포함하고 있는 2개의 대칭부로 이루어지므로, 이들 저항 장치의 제어 회로는 하나의 제어 회로로 접속될 수 있다. 이에 따라, 소자들이 덜 필요하게 된다는 이점이 있다. 제 4 트랜스콘덕터 및 제 5 트랜스콘덕터의 입력 저항들은 제 1 및 제 3 병렬 배열들에 평행한 각각의 제 1 및 제 2 부하들을 각각 형성한다. 본 발명의 정확한 동작을 위해, 제어 회로의 제 2 병렬 배열은 제 1 및 제 2 부하들을 보상할 수 있도록 부하에 접속되어야 한다. 이것은 제어 회로내에 제 6 트랜스콘덕터를 포함함으로써 달성되는데, 이 트랜스콘덕터는 상기 제 2 트랜스콘덕터의 입력과 병렬로 배열된 입력을 가지고 있다.

본 발명의 다른 양상에 따르면, 공진 증폭기는 선택단, 복조 장치 및 LF부를 연속으로 포함하는 수신기에서 유리하게 이용될 수 있다. 본 발명에 따라, 수신기는 선택단이 특허 청구 범위의 제 8 항에 청구된 것과 같은 공진 증폭기를 포함하는 것을 특징으로 한다. 이는 공진 증폭기가 선택단에서 특히 유리하게 사용될 수 있다는 사실의 인식을 기초로 하고 있으며, 이것은, 선택단이 높은 Q 계수를 가짐으로써 확산에 더 민감한 대역 통과 필터를 이용하고, 또한 이 대역 통과 필터는 독립적인 소자로 종종 구현되기 때문이다. 본 발명에 따르면, 대역 통과 필터가 어떠한 외부 조정 없이 완전하게 집적될 수 있다.

수신기의 다른 바람직한 실시예에 있어서, 제 4, 제 5 및 제 6 트랜스콘덕터들 각각은 제어 가능한 트랜스콘덕턴스를 제어하기 위한 제어 입력을 갖고, 이 제어 입력들은 공통 동조 제어 신호 발생 회로에 결합된 것을 특징으로 한다. 이러한 수단은 다양한 동조 주파수를 가진 대역 통과 필터를 필요로 하는 수신기에 사용될 수 있는 동조 가능한 대역 통과 필터를 제공하고, 그 결과, 예컨대 변조를 이용한 동조 주파수의 트래킹(tracking)이 가능해진다. 제 4 및 제 5 트랜스콘덕터들에 의해 형성된 부하는 현재 동조 주파수에 의존하므로, 제어 회로내의 대응하는 부하 즉, 제 6 트랜스콘덕터에 의해 형성된 부하는 그에 따라 제어되어야 한다. 이는 제 6 트랜스콘덕터의 제어 입력을 공통 제어 신호 발생 회로에 또한 결합함으로써 성취된다.

이제, 본 발명은 도면을 참조하여 보다 자세히 설명하며, 도면에서 동일한소자는 동일한 도면 부호로 표기되어 있다.

제 1A 도 및 제 1B 도에는 본 발명에 따른 조정 가능한 저항 장치의 두 실시예가 도시되어 있다.

두 실시예에 있어서, 조정 가능한 저항 장치는 제 1 저항기(R1)와 제 1 포지티브-피드백 트랜스콘덕터(TC1)로 구성된 제 1 병렬 배열(1)을 구비하고, 이 제 1 병렬 배열은 제어 회로(20)의 출력(10)에 결합된 제어 입력을 갖는다. 포지티브-피드백의 결과로서, 트랜스콘덕터(TC1)는 제 1 저항기(R1)와 병렬로 배열된 음의 저항을 구성한다. 양의 저항과 병렬로 음의 저항을 배열함으로써, R1의 저항값만큼 큰 몇 배의 유효 저항을 얻을 수 있다.

상기 제어 회로(20)는 제어 루프를 구비하고, 상기 제어 루프는,

제 1 노드(11)와 제 2 노드(12) 사이에 배열된, 제 2 저항기(R2) 및 제 2 포지티브-피드백 트랜스콘덕터(TC2)의 제 2 병렬 배열(2)로서, 제어 입력을 갖고 제 1 병렬 배열에 대응하는 상기 제 2 병렬 배열(2)과;

상기 제 1 노드(11) 및 제 2 노드(12)에 각각 결합된 제 1 및 제 2 입력들을 가지고 있는 비교 회로(CO1)로서, 상기 제어 회로(20)의 출력(10)을 형성함과 동시에 상기 제 2 병렬 배열(2)의 제어 입력에 또한 결합되어 있는 출력을 가지고 있는 비교 회로(CO1)를 포함한다.

상기 제 2 병렬 배열(2)은,

상기 제 1 저항기(R1)가 상기 제 2 저항기(R2)보다 값이 작다는 측면과,

상기 제 1 트랜스콘덕터(TC1)의 트랜스콘덕턴스가 상기 제 2 트랜스콘덕터(TC2)의 트랜스콘덕턴스보다 작다는 측면 중, 적어도 하나의 측면에서 상기 제 1 병렬 배열(1)과 상이하다.

제 1A 도에서, 저항기들(R1 및 R2)은 고정되어 있고, TC1 및 TC2의 트랜스콘덕턴스들은 가변되도록 선택된다. 그 결과, 병렬 배열들은 고정된 양의 저항부 및 가변 음의 저항부로 구성된다. 제 1B 도에 있어서, 저항기들(R1 및 R2)은 가변적이고, TC1 및 TC2의 트랜스콘덕턴스들은 고정되어 있다. 가변 저항은 예컨대, MOST로 형성될 수 있다. 그러나, 이것은 본 발명의 동작과는 무관하다. 동작은 제 1A 도를 참조하여 설명하며, 제 1 도에서 양의 저항(R1)은 고정되어 있고, 음의 저항은 가변적이다.

제어 회로(20)는 제 2 저항기(R2)와 제 2 트랜스콘덕터(TC2)로 형성된 병렬배열이 포지티브-피드백 증폭기를 형성한다는 사실을 이용한다. 이 증폭기의 개방 루프 이득이 실질적으로 1인 경우에, 피드백 증폭기는 쌍안정으로 되며, 전압이 출력에 나타난다. 이득이 증가할수록 예컨대, 트랜스콘덕터(TC2)의 트랜스콘덕턴스가 증가하므로 출력 전압을 피드백 증폭기의 최대 출력 전압으로 제한된다. 트랜스콘덕턴스가 증가하고 출력 전압이 증가하는 천이 범위 내에서, 개방 루프 이득은 실질적으로 1이 된다. 노드들(11 및 12) 사이의 양단 전압은 비교 회로(CO1)에 의해 측정되고, 이 비교 회로에서 기준 전압과 비교된다. 이 기준 전압은 R2 및 TC2로 형성된 피드백 증폭기의 최대 출력 전압보다 작으면 된다. 이제, 제어 루프는 노드들(11 및 12)의 양단 전압이 기준 전압보다 작을 때 이 양단 전압이 기준 전압과 같아질 때까지 TC2의 트랜스콘덕턴스가 비교 회로(CO1)에 의해 증가되도록 동작한다. 상기 양단 전압이 기준 전압보다 크다면, 비교 회로(CO1)는 이 전압이 기준 전압과 같아질 때까지 TC2의 트랜스콘덕턴스를 줄이게 된다. 이것은 R2 및 TC2로 형성된 병렬 배열이 동작점에 설정되게 하며, 이것은 TC2에 의해 형성된 음의 저항이 제어되어 양의 저항(R2)과 동일해지도록 함을 의미한다. 그 결과, 예컨대 유닛 편차 및/또는 프로세스 확산으로 인한 양의 저항(R2)의 변화는 자동적으로 상기 음의 저항에서 그와 유사한 변화를 초래한다. 제 1 병렬 배열은 유사한 저항기 및 트랜스콘덕터 즉, 저항기(R1) 및 트랜스콘덕터(TC1)를 포함하고, 이때, TC1의 트랜스콘덕턴스는 TC2의 트랜스콘덕턴스에 비례하여 제어된다. R1 및 TC1로 이루어진 증폭기의 개방 루프 이득은 1 보다 작은 계수 k(k > 1)가 되도록 선택된다. 집적 회로에서 소자들의 확산은 그 크기 및 방향이 실질적으로 동일하게 된다. 계수(k)는 소자들간의 확산의 차이에 의해 결정되고, 그 차이는 집적 회로에서 매우 작으므로, 병렬 접속으로 인한 R1 및 TC1의 병렬 배열의 최종 유효 저항값[이 저항값은 저항기(R1)의 저항값보다 계수 M = k(k-1)만큼 더 커짐]의 확산은 저항기(R1)의 저항값의 확산보다 크지 않게 된다. 계수(k)는 조정 가능한 저항 장치의 저항값이 결정될 수 있도록 하는 자유도(degree of freedom)이다. 계수(k)는 R1의 저항을 R2의 저항 보다 계수(k)만큼 작게 만들거나 TC1의 트랜스콘덕턴스를 TC2의 트랜스콘덕턴스보다 계수(k)만큼 더 작도록 함으로써 실현될 수 있다. 이것은, 제 1 병렬 배열의 레이아웃에 있어서, 제 1 저항기(R1) 또는 전류원 트랜지스터(CT1) 또는 TC1의 트랜스콘덕턴스를 정의하는 트랜지스터(T5, T6)의 치수들(dimensions)이 제 2 병렬 배열내의 대응하는 소자들의 치수들보다 작게 선택함으로써 성취될 수 있다. 계수(k)는, 예를 들어 제 1 병렬 배열에 대해 제어 신호를 감쇠시킴으로써 또한 실현될 수 있다.

제 2 도는 본 발명에 따른 조정 가능한 저항 장치의 대칭적인 실제 상세도이다. 여기서, 제 1 도의 트랜스콘덕터(TC1)는 트랜지스터들(T5 및 T6)을 구비하는 에미터-결합된 차동 쌍으로서 현재 구현되고, 트랜지스터들(T5 및 T6)의 에미터들은 전류원 트랜지스터(CT2)의 콜렉터에 접속된 공통 에미터 라인을 이루고, 전류원 트랜지스터(CT2)의 베이스는 트랜스콘덕터(TC1)의 제어 입력을 형성하며, 제어 회로(20)의 출력에 접속된다. T5의 콜렉터 및 T6의 콜렉터는 T6의 베이스 및 T5의 베이스에 각각 접속된다. T5 및 T6의 콜렉터들은 각각의 동일한 콜렉터 저항기들(R1)을 통해 공급선에 결합된다. 트랜스콘덕터(TC1)의 대칭의 결과로서, 제 1 도의 저항기(R1) 역시 대칭이다. 제 1 도의 R2 및 TC2로 형성된 병렬 배열은 T5, T6, R1 및 CT2와 동일한 방법으로 배열되어 있는 트렌지스터들(T7 및 T8), 콜렉터 저항기들(R2) 및 전류원 트랜지스터(CT3)에 의해 구현된다. 전류원 트랜지스터(CT3)의 베이스는 T7, T8 및 CT3으로 형성된 트랜스콘덕터(TC2)의 제어 입력을 구성하며, 제어 회로(20)의 출력에 결합된다. T7의 콜렉터 및 T8의 콜렉터는 노드들(11 및 12)에 각각 결합된다.

턴-온 천이들은 제 1 및 제 2 노드들 사이의 전압차를 상승시킬 수도 있고, 이 전압차는 음으로 될 수도 있다. 이것은 제어 루프에서 신호의 포지티브-피드백을 유도할 수도 있고, 그 결과로서, 제어 루프는 불필요한 안정 상태인 것으로 생각된다. 이것은 입력 전압의 부호가 비교 회로(CO1)의 출력 신호와 무관하게 되도록 비교 회로를 채택함으로써 배제된다. 이것은 예컨대, CO1의 입력 전압을 정류 또는 제곱(squaring)함으로써 달성될 수 있다. 다른 가능성은 제 1 및 제 2 노드들의 양단 전압이 단지 한 극성만을 갖도록 보장하는 것이다. 이것은 특히, 제 2 병렬 배열을 비대칭적으로 함으로써 달성될 수 있다. 이것은 예컨대, 2개의 콜렉터 저항기들(R2)이 상호 다른 값을 갖도록 하거나 예컨대, 트랜지스터(T8)가 트랜지스터(T8)보다 약간 더 크도록 함으로써 가능해진다. 이러한 변형은, 제 1 및 제 2 노드들 사이의 양단 전압의 바람직한 극성(preferred polarity)을 보장하는 수단을 제어 회로에 제공함으로써 달성된다. 상기 변형은 비교 회로(CO1)가 단순함을 유지하고, 제 2 병렬 배열이 그대로 대칭성을 유지하므로 양호하다. 바람직한 극성을 보장하는 수단은,

비-반전 및 반전 입력들과 출력들을 가진 제 1 차동 증폭기(A1)로서, 비-반전 입력은 제 1 노드(11)에 결합되어 있고, 반전 입력은 제 2 노드(12)에 결합되어 있는, 상기 제 1 차동 증폭기(A1)와;

제 1 및 제 2 에미터-결합된 트랜지스터들(T1 및 T2)을 구비하고 있는 제 1 차동 쌍으로서, 공통 에미터 라인에 전류원(I1)을 가지고 있고, 제 1 차동 증폭기(A1)의 비-반전 출력은 제 1 트랜지스터(T1)의 베이스에 결합되어 있으며, 제 1 차동 증폭기(A1)의 반전 출력은 제 2 트랜지스터(T2)의 베이스에 결합되어 있고, 제 2 트랜지스터(T2)의 콜렉터는 제 2 노드(12)에 결합되어 있는 상기 제 1 차동 쌍을 포함한다.

차동 증폭기(A1)의 입력 전압이 양이 되는 원하는 상태에 있어서, 트랜지스터(T1)는 전류를 전달하지만, 트랜지스터(T2)는 전류를 전달하지 않으므로, 어떠한 전류도 트랜지스터(T2)를 통해 제어 루프로부터 유도되지 않을 것이다. 지금, 입력 전압이 0보다 작다면, 이것은 예컨대, 시작 즉시 나타나며, 트랜지스터(T1)는 전류를 전달하지 않는 반면, 트랜지스터(T2)는 전류를 전달하게 된다. 이 전류는 노드(12)에 결합된 콜렉터 저항기(R2)를 통해 공급되어야 하므로, 제 8 트랜지스터(T8)의 콜렉터상의 전압은 감소하게 된다. 전류가 충분히 크지 않다면, 전압은 트랜지스터(T7)의 콜렉터 레벨 이하로 감소하게 된다. 그 결과로서, 차동 증폭기(A1)의 입력 전압은 다시 양으로 되며, 제어 루프는 원하는 상태로 가정되고, 트랜지스터(T2)에는 전류가 흐르지 않는다.

제 2 도의 비교 회로(CO1)는,

비-반전 및 반전 입력들과 비-반전 및 반전 출력들을 가진 제 2 차동 증폭기(A2)로서, 비-반전 입력이 기준 전압원(E1)을 통해 제 1 노드(11)에 결합되어 있고, 반전 입력은 상기 제 2 노드(12)에 결합되어 있는, 상기 제 2 차동 증폭기(A2)와;

제 3 및 제 4 에미터-결합된 트랜지스터들(T3, T4)을 구비한 제 2 차동 쌍으로서, 공통 에미터 라인에 다른 전류원(I2)을 가지고 있고, 제 2 차동 증폭기(A2)의 비-반전 출력은 제 3 트랜지스터(T3)의 베이스에 결합되어 있고, 제 2 차동 증폭기(A2)의 반전 출력은 제 4 트랜지스터(T4)의 베이스에 접속되어 있으며, 제 3 트랜지스터(T3)의 콜렉터는 제 1 전류원 트랜지스터(CT1)의 콜렉터 및 베이스에 접속되어 있고, 전류원 트랜지스터의 베이스는 비교 회로(CO1)의 출력을 형성하는, 상기 제 2 차동 쌍을 포함한다.

차동 증폭기(A2)의 입력에서의 양의 차동 전압은 차동 쌍(T7, T8)의 출력 전압이 E1로부터의 기준 전압보다 작다는 것을 나타낸다. 차동 증폭기(A2)의 출력들을 차동 쌍(T3, T4)의 입력에 결합시킨 결과로써, 즉, 트랜지스터(T4)의 전류가 T3의 전류와 비교해 증가함으로써, CT1을 통과하는 전류가 증가하게 된다. CT1을 CT3에 결합함으로써, CT3을 통과하는 전류 역시 증가할 것이고, 그 결과로서, 피드백 차동 증폭기(T7, T8)의 개방 루프 이득은 차동 증폭기(T7, T8)의 동작점에 도달될 때까지 증가하며, 이 차동 쌍(T7, T8)의 출력 전압은 증가하여 E1로부터의 기준 전압과 동일해진다. 차동 증폭기(A2)의 입력에서의 음의 차동 전압은 차동 쌍(T7, T8)의 출력 전압이 E1의 기준 전압보다 크다는 것을 나타낸다. 이것은 차동 쌍(T7,T8)의 개방 루프 이득을 감소시킬 것이므로, 차동 쌍(T7, T8)의 출력 전압은 E1로 부터의 기준 전압과 같아질 때까지 감소한다. 따라서, 차동 쌍(T7, T8)의 출력 전압은 기준 전압원(E1)의 값으로 제어된다.

본 실시예에서 전류원 트랜지스터(CT1)는 전류 미러 뱅크(current mirror bank)의 입력을 형성하며, 이 전류 미러 뱅크의 출력들은 전류원 트랜지스터들(CT2 및 CT3)의 콜렉터들에 의해 형성되어, 제 2 및 제 3 전류원 트랜지스터들의 콜렉터 전류들 사이의 높은 정도의 품질을 보장한다.

제 3 도는 본 발명에 따른 공진 증폭기를 도시하는데, 상기 공진 증폭기는,

제 1 저항기(R1) 및 제 1 포지티브-피드백 트랜스콘덕터(TC1)의 제 1 병렬 배열(1)을 구비하는 제 1 조정 가능한 저항 장치로서, 상기 제 1 병렬 배열은 제어 입력을 가지고 있는, 상기 제 1 조정 가능한 저항 장치와;

제 3 저항기(R3) 및 제 3 포지티브-피드백 트랜스콘덕터(TC3)의 제 3 병렬 배열(3)을 구비한 제 2 조정 가능한 저항 장치로서, 상기 제 3 병렬 배열은 제어 입력을 가지고 있는, 상기 제 2 조정 가능한 저항 장치와;

상기 제 1 병렬 배열(1) 및 제 3 병렬 배열(3)에 병렬로 각각 배열된 제 1 및 제 2 캐패시터들(C1, C2)과;

상기 제 3 병렬 배열(3)에 결합된 출력과 상기 제 1 병렬 배열(1)에 결합된 입력을 가지고 있는 제 4 트랜스콘덕터(TC4)와;

상기 제 1 트랜스콘덕터(TC1)의 입력에 결합된 출력과, 신호 인버터를 통해 상기 제 3 트랜스콘덕터(TC3)의 출력에 접속된 입력을 갖는 제 5트랜스콘덕터(TC5)를 구비한다.

보다 바람직하게, 공진 증폭기는 2개의 동일한 부로 이루어진다. 이것은 제 1 및 제 2 조정 가능한 저항 장치들에 대한 제어 회로가, 제 3 도에 도시된 바와 같이, 공통 제어 회로(20)를 형성하도록 조합될 수 있다는 이점을 가지고 있다. 이를 위해, 제 1 및 제 3 병렬 배열들(1, 3)의 제어 입력들은 공통 제어 회로(20)의 출력(10)에 결합되며, 이 공통 제어 회로는 제 1A 도 및 제 1B 도에 도시된 것과 동일하다. 본 발명의 정확한 이해를 위해, 실제 공진 증폭기의 동작은 더 이상 설명되지 않으며, 이에 관한 것은 미국 특허 제 5,220,686호의 공보를 참조한다.

제 4 및 제 5 트랜스콘덕터들의 입력 저항은 제 1 및 제 3 병렬 배열들에 평행한 부가적인 부하를 각각 형성하므로, 공진 증폭기의 양의 저항값 및 음의 저항값 사이의 비율은 더 이상 정확하지 않다. 본 발명에 따른 공진 증폭기의 정확한 동작을 위해 제어 회로(20)내의 병렬 배열(2)은 이러한 부가적인 부하를 또한 포함해야 한다. 이것은 트랜스콘덕터(TC6)에 의해 성취되는데, 이 트랜스콘덕터(TC6)의 입력은 트랜스콘덕터(TC2)의 입력과 병렬로 배열된다. 제 2 병렬 배열(2)은,

제 1 및 제 3 저항기들(R1, R3)이 제 2 저항기(R2)보다 값이 작다는 측면과,

제 1 및 제 3 트랜스콘덕터들(TC1, TC3)의 트랜스콘덕턴스들이 제 2 트랜스콘덕터(TC2)의 트랜스콘덕턴스 보다 작다는 측면 중, 적어도 하나의 측면에서 제 1 및 제 3 병렬 배열들(1, 3)과 상이하다.

제 4도는 본 발명에 따라 수신기에서 사용하기 위한 동조 가능한 공진 증폭기의 실제 상세도로서, 이 동조 가능한 공진 증폭기는 집적 회로로서 구현하기에적당하다. 공진 증폭기는 2개의 동일한 조정 가능한 저항 장치들을 구비한다. 제 1 저항 장치는 제 2 도에 도시된 것과 같은 트랜지스터들(T5, T6), 콜렉터 저항기들(R1) 및 전류원 트랜지스터(CT2)를 포함하고, 트랜지스터들(T5 및 T6)의 콜렉터 사이에는 캐패시터(C1)가 결합되어 있다. 제 3 저항 장치는 제 9 및 제 10 트랜지스터들(T9, T10)과, 제 4 전류원 트랜지스터(CT4)와, 2개의 콜렉터 저항기들(R3) 및 제 2 캐패시터(C2)를 포함하고, 이들은 제 1 저항 장치에서 T5, T6, CT2, R1 및 C1과 동일한 방식으로 서로 결합되어 있다. 본 실시예에 있어서, 공진 증폭기는 또한 제 11 내지 제 14 트랜지스터들(T11 내지 T14)로 구성된 제 6 및 제 7 에미터-결합된 차동 쌍들을 각각 포함하고 있다. 제 6 및 제 7 차동 쌍들(T11, T12 및 T13, T14)의 에미터 하단(tails)은 전류원 트랜지스터들(CT5 및 CT6)을 포함하고 있다. 그러므로, 전류원 트랜지스터들(CT5 및 CT6)을 가진 제 6 및 제 7 차동 쌍들은 트랜스콘덕터들(TC5, TC4)을 형성한다. CT5 및 CT6의 베이스들은 공통 동조 제어 신호 발생 회로(21)에 접속되어 있다. T11의 베이스는 T6의 콜렉터 및 T13의 콜렉터에 접속되어 있다. T12의 베이스는 T5의 콜렉터 및 T14의 콜렉터에 접속되어 있다. T11의 콜렉터는 T14의 베이스 및 T10의 콜렉터에 접속되어 있다. T12의 콜렉터는 T13의 베이스 및 T9의 콜렉터에 접속되어 있다. 공진 증폭기의 동작과 관해서는 미국 특허 제 5,220,686 호의 공보를 참조한다.

제 4 도의 제어 회로(20)는 제 2 도의 제어 회로와 동일한 소자들을 포함한다. 또한, 제어 회로(20)는 공통 에미터 라인이 제 7 전류원 트랜지스터(CT7)에 접속되어 있는 제 8 차동 쌍(T15, T16)을 포함한다. 제 7 전류원 트랜지스터(CT7)의베이스는 동조 제어 신호 발생 회로(21)에 결합되어 있다. 전류원 트랜지스터(CT7)를 가진 제 8 차동 쌍은 제 3 도의 트랜스콘덕터(TC6)를 형성한다. T15 및 T16의 베이스들은 제 1 및 제 2 노드들(11 및 12)에 결합된다. T15 및 T16의 콜렉터는 공급선에 결합된다.

공진 증폭기는 동일한 구조들을 이용하며, 이는 집적의 경우에 유리하다.

제 5도 및 제 6도는 공진 증폭기가 제공된 본 발명에 따른 수신기의 2가지 변형예를 도시한다. 수신기는 순서대로 선택단(30), 복조 장치(31) 및 LF부(32)를 연속해서 포함하고 있다.

제 5 도에 있어서, 본 발명에 따른 공진 증폭기는 선택단(30)에 포함되고, 가장 단순하고 간단한 AM 수신기가 실현될 수 있으며, 이 수신기는 공진 증폭기의 동조 주파수(Fc)를 가변시킴으로써 조정될 수 있다. 이를 위해, AM 신호들을 위해 이용되는 비교적 작은 대역폭의 관점에서 선택단(30)에서 높고 정확한 품질 계수를 가진 것이 중요하다. 그로 인해, 복조 장치(31)는 선택단(30)에 의해 선택될 수 있는 모든 주파수들을 포함해야 한다.

제 6 도에 있어서, 선택단(30)은 수퍼헤테로다인 수신기에서 사용하기 위한 RF 부(33), 혼합단(34), 동조 발진기(35) 및 IF부(36)를 포함한다. 본 예에 있어서, 동조 가능한 대역 통과 필터는 IF 부(36)에 포함되고, 공진 증폭기의 동조 주파수는 변조 신호를 트래킹하므로써, 실질적으로 동일한 왜곡을 가지면서도 공진 증폭기의 대역폭은 고정 대역 통과 필터를 가진 수신기에서 가능한 것보다 실질적으로 작게 될 수 있다. 변조 신호와 공진 증폭기의 동조 주파수 사이의 트래킹을위한 피드백 루프에는 회로(37)가 포함되어 있는데, 이 회로(37)는 피드백의 정도를 적응적으로 할 수 있다.

본 발명은 본 명세서에 개시된 실시예들에 한정되지 않는다.

예컨대, 제 1 및 제 2 노드들(11, 12) 사이의 전압의 바람직한 극성을 보장하는 수단은 도시된 것 이외의 다른 방식으로 실현될 수도 있다. 원칙적으로, 전류원(11)은 차동 증폭기(A1) 및 제 3 차동 쌍을 이용하지 않고 제 2 노드(12)에 직접 접속될 수도 있다. 그러나, 이는 제어 회로의 동작에 영향을 줄 것이다.

제 2도의 기준 전압원(E1)은 극성이 반전된 상태로 차동 증폭기(12)의 반전 입력 및 노드(12)에 대안으로 접속될 수 있다.

제 5 도에 있어서, 선택단(30)은 단일 공진 증폭기 대신에 공진 증폭기들의 직렬 배열을 포함할 수 있다. 이는 또한 제 6 도의 IF부(36)에 적용될 수 있고, 이 IF부는 공진 증폭기들의 직렬 배열을 포함할 수도 있다.

더욱이, 당업자에 의해 도시된 것 이외의 다른 방식으로 트랜스콘덕터가 구성될 수 있음은 명백하다. 본 명세서에 도시된 트랜스콘덕터의 내부 구성을 대신할 수 있는 여러 회로들이 문헌에 개시되어 있다.

또한, 트랜지스터는 FET 또는 MOS 트랜지스터로 대체될 수 있고, 이 경우에 콜렉터는 드레인으로, 에미터는 소스로, 그리고, 베이스는 게이트로 바뀌게 된다.

Claims (10)

1. 제 1 저항기(R1) 및 제 1 포지티브-피드백 트랜스콘덕터(TC1)의 제 1 병렬 배열(1)을 구비한 조정 가능한 저항 장치로서, 상기 제 1 병렬 배열은 제어 회로(20)의 출력(10)에 결합된 제어 입력을 가지고 있는, 상기 조정 가능한 저항 장치에 있어서,

   상기 제어 회로(20)는 제어 루프를 구비하고,

   상기 제어 루프는,

   제 1 노드(11)와 제 2 노드(12) 사이에 배열된, 제 2 저항기(R2) 및 제 2 포지티브-피드백 트랜스콘덕터(TC2)의 제 2 병렬 배열(2)로서, 제어 입력을 가지고 있는 상기 제 2 병렬 배열(2)과;

   상기 제 1 노드(11) 및 제 2 노드(12)에 각각 결합된 제 1 및 제 2 입력들을 가지고 있는 비교 회로(CO1)로서, 상기 제어 회로(20)의 출력(10)을 형성함과 동시에 상기 제 2 병렬 배열(2)의 제어 입력에 또한 결합되어 있는 출력을 가지고 있는 비교 회로(CO1)를 포함하고,

   상기 제 2 병렬 배열(2)은,

   상기 제 1 저항기(R1)가 상기 제 2 저항기(R2)보다 값이 작다는 측면과,

   상기 제 1 트랜스콘덕터(TC1)의 트랜스콘덕턴스가 상기 제 2 트랜스콘덕터(TC2)의 트랜스콘덕턴스 보다 작다는 측면 중, 적어도 하나의 측면에서 상기 제 1 병렬 배열(1)과 상이한 것을 특징으로 하는, 조정 가능한 저항 장치.
2. 제 1 항에 있어서, 상기 각각의 포지티브-피드백 트랜스콘덕터는 제어 가능한 트랜스콘덕턴스를 제어하기 위한 제어 입력을 각각 가지고 있고,

   상기 제어 입력들은 각각의 저항 장치들의 제어 입력들을 구성하는 것을 특징으로 하는, 조정 가능한 저항 장치.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제어 회로(20)는 상기 제 1 및 제 2 노드들(11, 12) 사이의 전압차의 바람직한 극성(preferred polarity)을 보장(guarantee)하기 위한 수단을 포함하는 것을 특징으로 하는, 조정 가능한 저항 장치.
4. 제 3 항에 있어서, 상기 바람직한 극성을 보장하기 위한 수단은,

   비-반전 및 반전 입력들과 출력들을 가진 제 1 차동 증폭기(A1)로서, 상기 비-반전 입력은 상기 제 1 노드(11)에 결합되어 있고, 상기 반전 입력은 상기 제 2 노드(12)에 결합되어 있는, 상기 제 1 차동 증폭기(A1)와;

   제 1 및 제 2 에미터-결합된 트랜지스터들(T1 및 T2)을 구비하고 있는 제 1 차동 쌍으로서, 공통 에미터 라인에 전류원(I1)을 가지고 있고, 상기 제 1 차동 증폭기(A1)의 비-반전 출력은 상기 제 1 트랜지스터(T1)의 베이스에 결합되어 있으며, 상기 제 1 차동 증폭기(A1)의 반전 출력은 상기 제 2 트랜지스터(T2)의 베이스에 결합되어 있고, 상기 제 2 트랜지스터(T2)의 콜렉터는 상기 제 2 노드(12)에 결합되어 있는 제 1 차동 쌍을 포함하는 것을 특징으로 하는, 조정 가능한 저항 장치.
5. 제 3 항에 있어서, 상기 비교 회로(CO1)는,

   비-반전 및 반전 입력들과 비-반전 및 반전 출력들을 가진 제 2 차동 증폭기(A2)로서, 상기 비-반전 입력이 기준 전압원(E1)을 통해 상기 제 1 노드(11)에 결합되어 있고, 상기 반전 입력은 상기 제 2 노드(12)에 결합되어 있는, 상기 제 2 차동 증폭기(A2)와;

   제 3 및 제 4 에미터-결합된 트랜지스터들(T3, T4)을 구비한 제 2 차동 쌍으로서, 공통 에미터 라인에 다른 전류원(I2)을 가지고 있고, 상기 제 2 차동 증폭기(A2)의 비-반전 출력은 상기 제 3 트랜지스터(T3)의 베이스에 결합되어 있고, 상기 제 2 차동 증폭기(A2)의 반전 출력은 상기 제 4 트랜지스터(T4)의 베이스에 접속되어 있으며, 상기 제 3 트랜지스터(T3)의 콜렉터는 제 1 전류원 트랜지스터(CT1)의 콜렉터 및 베이스에 접속되어 있고, 상기 전류원 트랜지스터의 베이스는 상기 비교 회로(CO1)의 출력을 형성하는, 상기 제 2 차동 쌍을 포함하는 것을 특징으로 하는, 조정 가능한 저항 장치.
6. 제 2 항에 있어서, 상기 제 1 및 제 2 트랜스콘덕터들(TC1, TC2) 각각은 비-반전 및 반전 신호 단자들을 가진 입력과 출력을 가지고 있고,

   상기 트랜스콘덕터들 각각은,

   제 2 전류원 트랜지스터(CT2)의 콜렉터에 결합된 공통 에미터 라인을 가지고 있는 제 5 및 제 6 에미터-결합된 트랜지스터들(T5, T6)을 구비하고,

   상기 전류원 트랜지스터(CT2)의 베이스는 상기 트랜스콘덕터의 제어 입력을 형성하고,

   상기 제 5 및 제 6 트랜지스터들(T5, T6)의 베이스들은 상기 비-반전 및 반전 입력 단자들을 각각 형성하며,

   상기 제 6 및 제 5 트랜지스터들(T6, T5)의 콜렉터들은 상기 비-반전 및 반전 출력 단자들을 각각 형성하는 것을 특징으로 하는, 조정 가능한 저항 장치.
7. 제 1 항에 있어서, 각각의 저항기(R1, R2)는 제어 가능한 저항값을 제어하기 위한 제어 입력을 가지고 있고, 상기 제어 입력은 각각의 저항 장치의 제어 입력을 형성하는 것을 특징으로 하는, 조정 가능한 저항 장치.
8. 제 1 저항기(R1) 및 제 1 포지티브-피드백 트렌스콘덕터(TC1)의 제 1 병렬 배열(1)을 구비한 제 1 조정 가능한 저항 장치로서, 상기 제 1 병렬 배열은 제어 입력을 가지고 있는, 상기 제 1 조정 가능한 저항 장치와;

   제 3 저항기(R3) 및 제 3 포지티브-피드백 트랜스콘덕터(TC3)의 제 3 병렬 배열(3)을 구비한 제 2 조정 가능한 저항 장치로서, 상기 제 3 병렬 배열은 제어 입력을 가지고 있는, 상기 제 2 조정 가능한 저항 장치와;

   상기 제 1 및 상기 제 3 병렬 배열들(1, 3)에 병렬로 배열된 제 1 및 제 2캐패시터들(C1, C2)과;

   상기 제 3 병렬 배열(3)에 접속된 출력과 상기 제 1 병렬 배열(1)에 접속된 입력을 가지고 있는 제 4 트랜스콘덕터(TC4)와;

   상기 제 1 트랜스콘덕터(TC1)의 입력에 접속된 출력을 가지고 있고, 신호 인버터를 통해 상기 제 3 트랜스콘덕터(TC3)의 출력에 접속된 입력을 가지고 있는 제 5 트랜스콘덕터(TC5)를 구비하고 있는 공진 증폭기에 있어서,

   상기 제 1 및 제 3 병렬 배열들(1, 3)의 제어 입력들은 공통 제어 회로(20)의 출력(10)에 접속되어 있고,

   상기 제어 회로(20)는 제어 루프를 구비하고,

   상기 제어 루프는,

   제 1 노드(11)와 제 2 노드(12) 사이에 배열된, 제 2 저항기(R2)와 제 2 포지티브-피드백 트랜스콘덕터(TC2)의 제 2 병렬 배열(2)로서, 제어 입력을 가지고 있는 상기 제 2 병렬 배열(2)과;

   공급선에 결합된 출력을 가지고 있고, 상기 트랜스콘덕터(TC2)의 입력에 병렬로 배열된 입력을 가지고 있는 제 6 트랜스콘덕터(TC6)와;

   상기 제 1 및 제 2 노드들(11, 12)에 각각 결합된 제 1 및 제 2 입력들을 가지고 있는 비교기 회로(CO1)로서, 상기 제어 회로(20)의 출력(10)을 형성함과 동시에 상기 제 2 병렬 배열(2)의 제어 입력에 또한 접속되어 있는 출력을 가지고 있는 상기 비교기 회로(CO1)를 포함하고,

   상기 제 2 병렬 배열(2)은,

   상기 제 1 및 제 3 저항기(R1, R3)가 상기 제 2 저항기(R2)보다 값이 작다는 측면과,

   상기 제 1 및 제 3 트랜스콘덕터(TC1, TC3)의 트랜스콘덕턴스가 상기 제 2 트랜스콘덕터(TC2)의 트랜스콘덕턴스보다 작다는 측면 중, 적어도 하나의 측면에서 상기 제 1 및 상기 제 3 병렬 배열들(1, 3)과 상이한 것을 특징으로 하는, 공진 증폭기.
9. 선택단(30)과, 상기 선택단(30)으로부터 수신된 출력을 복조하는 복조 장치(31)와, 상기 복조 장치(31)로부터의 출력을 수신하는 LF부(32)를 연속적으로 포함하는 수신기에 있어서,

   상기 선택단(30)은 제 8항에 청구된 공진 증폭기를 포함하고, 상기 공진 증폭기의 동조 주파수(Fc)를 변화시킴으로써 상기 수신기의 동조를 가능하게 하는 것을 특징으로 하는, 수신기.
10. 제 9 항에 있어서, 상기 제 4, 제 5 및 제 6 트랜스콘덕터들(TC4∼TC6) 각각은 제어 가능한 트랜스콘덕턴스를 제어하기 위한 제어 입력을 가지고 있고,

    상기 제어 입력들은 공통 동조 제어 신호 발생 회로(21)에 결합되는 것을 특징으로 하는, 수신기.