JPH09219623A - 電流ミラー付きの偶数個の差動段を使うリング発振器 - Google Patents

電流ミラー付きの偶数個の差動段を使うリング発振器

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JPH09219623A
JPH09219623A JP9005904A JP590497A JPH09219623A JP H09219623 A JPH09219623 A JP H09219623A JP 9005904 A JP9005904 A JP 9005904A JP 590497 A JP590497 A JP 590497A JP H09219623 A JPH09219623 A JP H09219623A
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mosfet
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Angelo Rocco Mastrocola
ロッコ マストロコーラ アンジェロ
Jeffrey L Sonntag
リー ソンタグ ジェフレイ
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Nokia of America Corp
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LE-SENTO TECHNOL Inc
Lucent Technologies Inc
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Abstract

(57)【要約】 【課題】 本発明はリング発振器に関し、特に偶数個の
差動増幅段を取り扱うリング発振器を提供することを目
的とする。 【解決手段】 本発明のリング発振器は、リング構成を
形成すべく入力が出力に接続されているタンデムに接続
された偶数個の差動段からなり、段の各々が２つの入力
と２つの出力と共通の接続点を有する差動増幅器の構成
で接続されている一対の半導体デバイスを含み、さら
に、共通接続に接続されている各段にある共通の電流デ
バイスと、共通電流デバイスに電流Ｉを確立する二次レ
ッグとして接続されている各共通電流デバイスを有する
第１の電流ミラーと、出力の異なるものにそれぞれが接
続されている、各段にある２つの負荷電流デバイスと、
二次レッグとして接続されている各負荷電流デバイスを
有する第２の電流ミラーからなり、第２の電流ミラーは
各負荷電流デバイスに（１＋∝）Ｉ／２（∝は零より大
きい数）の電流を確立し、各負荷電流デバイスにＩ／２
の電流を流すことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はリング発振器に関し、そして特
に、偶数個の差動増幅段(differential stage)を使うリ
ング発振器に関する。
【０００２】
【従来技術の説明】リング発振器は、従来の技術におい
て高周波のクロック信号を発生するためによく使われ
る。簡単に言えば、リング発振器は複数段の増幅および
遅延の回路から構成され、それらはタンデムに接続され
ていて、信号が伝播するリングの形で、最後の段が最初
の段へ戻されて接続されている。リング発振器の各段は
一般に位相反転を提供し、その中で１つの段の入力にお
いて入力電圧が１つの方向にシフトすると、その段の出
力がそれと反対の方向にその信号をシフトする（与えら
れた遅延時間の後）。
【０００３】従来の技術においては、リング発振器の各
段に対して差動増幅器を使うのが有利であることが認識
されてきている。それは発振器がその差動回路の両側に
結合される可能性のある電圧および電流のスパイクの形
での寄生ノイズの影響を受けにくくするためである。例
えば、電源からのそのような寄生ノイズは、差動増幅器
の両側に結合されることになり、従って、その差動段の
両側に実質的に等しく影響する。結果として、そのよう
な寄生ノイズの影響は発振器の出力において最小化さ
れ、出力は任意の１つの段の出力の差として取ることが
できる。差動増幅器の段を利用する従来技術のリング発
振器は、Ｄ−Ｌチェン(D-L Chen)他に対して１９９４年
４月５日に発行された「高速の電流／電圧制御型リング
発振器回路(High Speed Current/Volatage Controlled
Ring Oscillator Circuit)」と題する米国特許第５，３
００，８９８号の中で記述されている。このチェン他の
特許の回路においては、奇数個段の差動増幅器がリング
構成でタンデムに接続されている。
【０００４】位相の間隔が等しい複数の高周波クロック
を必要とする、例えば、ディジタル位相ロック・ループ
（ＤＰＬＬ）を使っているタイミング回復システムなど
のいくつかの応用がある。これらの複数のクロックはリ
ング発振器の異なる段から各クロック出力を取ることに
よって、シングルエンド型のリング発振器から得ること
ができる。差動段の場合、各段の差動出力、およびその
反対極性の出力を使って、そのリング発振器からクロッ
ク出力を提供することができる。例えば、３段の差動増
幅器の発振器を使って、位相が６０度離れている６つの
異なるクロックを提供することができる。チェン他の特
許の中で開示されているリング発振器は、この複数のク
ロックを提供するために使うことができる。
【０００５】しかし、位相間隔が等しい２のべき乗の数
（Ｎ）のクロック（すなわち、Ｎ＝２n 、ここでｎは整
数）を提供する必要がある場合、チェン他の特許の回路
は使うことができない。というのは、それはそのリング
発振器においては、偶数個の段（以下、偶数段と称す
る）の動作が不可能だからである。この回路において
は、任意の偶数段の場合、差動のベースまたはコモン・
モードのベースのいずれかにおいて単純にロックアップ
(Lock up) してしまう。すなわち、各段は、その出力が
それぞれ反対の電圧リミット値または同じ電圧リミット
値のいずれかに、それぞれなった形で止まってしまう。
例えば、単純な２段のリング発振器においては、差動の
ロックアップは段１の第１出力および段２の第２出力が
１つの電圧リミットになり、一方、段１の第２出力およ
び段２の第１出力が反対側の電圧リミットになった状態
で発生する可能性がある。コモン・モードのロックアッ
プは段１の第１および第２の出力がほぼ１つの電圧リミ
ットになり、一方、段２の第１および第２の出力がその
反対側の電圧リミットにほぼ等しくなった形で発生する
可能性がある。
【０００６】差動モードのロックアップは偶数の段を使
っているリング発振器において、そのリング発振器の中
の接続の１つのペア（または、奇数個のペア）に対して
その出力と入力との間で接続を交差させることによって
防止することができる。結果として、差動信号経路にお
いて追加の位相反転が提供され、差動ベースでの発振器
のロックアップが防止される。IEEE Journal of Solid-
State Circuits、第２５巻、第６号、1990年12月の第13
85頁乃至第1394頁にあるビー・キム(B.Kim) 、ディー・
エヌ・ヘルマン(D.N.Helman)およびピー・アール・グレ
イ(P.R.Gray)による、「２μｍ ＣＭＯＳにおける３０
ＭＨｚのハイブリッド・アナログ／ディジタル・クロッ
ク回復回路(A 30-MHz Hybrid Analog/Digital Clock Re
covery Circuit in 2-μm CMOS) 」と題する記事を参照
されたい。
【０００７】キム他の記事の図８は、偶数個の差動段を
備えているリング発振器における基本の遅延セルを示し
ている。この基本セルにおいて、２個のＮチャネル・デ
バイスが差動の配置で接続されており、それらの各ドレ
イン電極がＰチャネルのデバイスから構成されている１
つの負荷を通して電源の１つの端子に接続され、それら
のソース電極が一緒にカスコード方式で接続されている
２個のＮチャネル・デバイスを通じて電源の他の端子に
一緒に接続されている。キム他の記事の図１０の中に示
されているバンドギャップ電流バイアス回路から２つの
カスコード型Ｎチャネル・デバイスのゲート電極に対し
てバイアス電圧を印加することによって、これらのデバ
イスを通じて一定の電流が流される。Ｐチャネルの負荷
デバイスは、キム他の記事の図９の中に示されているサ
ーボ複製バイアス回路によって三極管領域に保たれる。
結果として、そのＰチャネルのデバイスのゲートには、
その遅延セルの電圧振幅を約１Ｖに制限する電圧が提供
され、従って、そのキム他の記事のリング発振器は、コ
モン・モードのロックアップを起こしにくくなる。この
結果に対する理由は本発明の以下の説明を読んだ後で、
より明らかになる。不幸にも、図１０のバンドギャップ
電流バイアス回路および図９のサーボ複製バイアス回路
(Servoreplica Bias Circut)の中で使われているデバイ
スは、そのリング発振器の段数が少ない場合は特に、そ
のリング発振器に対して要求されるチップ面積のかなり
大きなパーセンテージを占める。さらに、その消費電流
（従って、電力）は、すべての動作周波数に対して相対
的に一定のままである。さらに、三極管領域で動作して
いるＰチャネルのデバイスは、電源のノイズに対して比
較的弱く、そして周波数の大幅な調整のためにはあまり
適していない。
【０００８】
【発明の概要】偶数段のリング発振器におけるコモン・
モードの挙動が、従来技術のリング発振器の場合よりも
少ないパーセンテージのチップ面積を使っているバイア
ス回路によって制御される。
【０００９】本発明の一実施例によると、そのリング構
成の中の各段は、その段に対して差動増幅機能を提供す
る一対の半導体デバイスに対して電流を供給し、そのデ
バイスから電流を引き出す２つの電流源および電流シン
ク(Current sink)を含んでいる。すべての段の電流シン
クおよび電流源は、すべての段においてその電流源およ
びシンクに対して印加される電圧を設定するバイアス制
御回路の中に一次レッグを持っている第１および第２の
電流ミラーの二次レッグ（すなわち、電流ミラー型ブラ
ンチ）として接続されている。第１の電流ミラーはすべ
ての段において、電流シンクにＩの電流を設定する電位
を提供する。すべての電流源は、各ソースにおいて（１
＋∝）Ｉ／２の電流を設定するように構築されている第
２の電流ミラーの二次レッグとして接続されている。こ
こで、∝はゼロより大きな値である。２つの電流源のそ
れぞれからの電流シンクによって流される平均電流はＩ
／２に過ぎないので、電流源として働いている半導体デ
バイスの両端の電圧降下は、低い電流に対応している低
い電位降下に変化する。結果として、リング発振器の中
の各段の平均のコモン・モード出力電圧の最小値がそう
でない場合より高いリミット値まで上げられ、これはさ
らにそれ以降の段の出力における最大の平均コモン・モ
ード電圧を制限する。平均コモン・モード入力および出
力電圧の振幅がこのように制限されることによって、リ
ング発振器はコモン・モード・バイアスにおいてロック
アップすることが防止される。
【００１０】本発明の１つの側面は、その第１の電流ミ
ラーが（１＋∝）Ｉの電流を流している追加の二次レッ
グ付きで構成され、その追加の二次レッグがさらに第２
の電流ミラーの一次レッグに対して電流源として結合さ
れていることである。
【００１１】本発明のもう１つの側面は、第１の電流ミ
ラーの一次レッグ、各電流シンクおよび追加の二次レッ
グはすべて半導体ＭＯＳＦＥＴデバイスのカスコード型
の構造になっていることである。追加の二次レッグの中
のＭＯＳＦＥＴデバイスは、第１の電流ミラーの一次レ
ッグの中のＭＯＳＦＥＴデバイスより（１＋∝）のファ
クタだけ大きいチャネル幅／長さ（Ｗ／Ｌ）の比で製造
される。結果として、追加の二次レッグは第２の電流ミ
ラーの一次レッグに対して（１＋∝）Ｉの電流を提供す
る。
【００１２】リング発振器全体が外部電源によって提供
される２つの電圧レールの間で動作している相補型金属
酸化物半導体トランジスタ（ＭＯＳＦＥＴ）によるＣＭ
ＯＳですべて製造されるのが好ましい。外部制御電位が
各段のシンクおよびソースにおける電流を制御するため
に印加され、この電位を変えることによって、そのリン
グ発振器が動作する周波数（そして振幅）が変化する。
【００１３】本発明の追加の利点としては、高速動作、
低寄生負荷、低消費電力、および周波数の大幅な調整能
力などがある。しかも、それらは複雑な制御回路を必要
としない。
【００１４】
【発明の詳細な記述】本発明に従って作られたリング発
振器１００の回路ブロック図が図１に示されている。リ
ング発振器１００の第１の段１０１は第１および第２の
出力、すなわち、Ｏ1 およびＯ2 を備えており、それら
は第２の段１０２の第１および第２の入力、すなわち、
Ｉ1 およびＩ2 にそれぞれ接続されている。同様に、図
１において第２の段１０２の出力は第３の段１０３の入
力に接続され、第３の段１０３の出力は第４の段１０４
の入力に接続されている。すべての段は外部電源から電
力が供給され、その電源はライン１２４の基準グランド
（基準接地）に対してライン１２１上に正の電圧Ｖ+ を
供給する。さらに、バイアス制御回路１０５もライン１
２１上の外部電源から電力が供給され、このバイアス制
御回路は２つのバイアス電位、すなわち、ＶBPおよびＶ
BNをライン１２２および１２３によってそれぞれ４つの
各発振器段１０１〜１０４に対して提供する。このバイ
アス制御回路１０５によって提供されるバイアス電位の
値は、外部制御電圧ＶC の値によって変わる。ＶC はラ
イン１３０によって回路１０５に接続される。つまり、
この制御電圧を変えることによって、バイアス電位が変
化し、それがさらに後で説明される各段における電流源
および電流シンクの両方における電流の量を変化させ、
それによって周波数が変化し、そして発振の振幅がある
程度変化する。
【００１５】差動のロックアップを防止するために、第
４の段１０４の２つの出力は第１の段１０１の入力に同
じように直接の方法では接続されない。代わりに、第４
の段１０４の第１の出力Ｏ1 は第１の段１０１の第２の
入力Ｉ2 に対してライン１１１を経由して接続され、第
４の段１０４の第２の出力Ｏ2 は第１の段１０１の第１
の入力Ｉ1 に対してライン１１２を経由して接続され
る。この差動信号の交差結合によって差動信号における
追加の位相反転が作られ、差動の観点から偶数段で発振
させることが可能になる。不幸にも、この交差結合はコ
モン・モードのバイアスにおけるロックアップを防止す
ることには役立たない。簡単に言えば、与えられた段の
両方の出力がコモン・モード・ロックアップにおいて発
生するように同じ電圧の限界値に向かってドライブされ
ている場合、出力を交差させることはほとんど役に立た
ない。結果として、本発明は差動ロックアップを防止す
るためにクロス結合を採用し、新しい回路配置を採用し
てコモン・モードのロックアップの発生を防止する。
【００１６】リング発振器のすべての段は、同じ構造で
あり、従って、１つの段だけが詳細に記述されれば十分
である。段１０１の回路図が図２に示されている。図２
においてバイアス制御回路１０５からのバイアス電位Ｖ
BPは、２個のＰチャネル金属酸化物半導体電界効果型ト
ランジスタ（ＭＯＳＦＥＴ）２０１および２０２のゲー
ト電極に対してライン１２２によって接続されている。
これらのＭＯＳＦＥＴ２０１および２０２の各々のソー
ス電極は正の電圧Ｖ+ を供給するライン１２１に接続さ
れている。結果として、これらのＭＯＳＦＥＴ２０１お
よび２０２の各々はそれぞれのドレイン電極における電
流を供給する電流源として働き、その電流の値はそのソ
ースに対するそのゲート電極におけるバイアス電位の値
によって変わり、そしてそのドレインとソースとの間の
電圧ＶDSの大きさによって変わる。
【００１７】２個のＮチャネルＭＯＳＦＥＴ２０３およ
び２０４は差動増幅器ペアとして接続され、それぞれの
ソース電極が一緒に接続され、そして各ドレイン電極は
それぞれＭＯＳＦＥＴ２０１および２０２のドレイン電
極から提供される電流源から電流の１つを受け取るよう
に接続されている。ＭＯＳＦＥＴ２０３および２０４の
直接接続されているソース電極は、カスコード配置で接
続されている２つのＮチャネルＭＯＳＦＥＴ２０５およ
び２０６によって提供される電流シンクに接続されてい
る。すなわち、ＭＯＳＦＥＴ２０３および２０４のソー
スはＭＯＳＦＥＴ２０５のドレインに接続され、ＭＯＳ
ＦＥＴ２０５のソースはＭＯＳＦＥＴ２０６のドレイン
に接続され、そしてＭＯＳＦＥＴ２０６のソースは基準
グランドを提供するライン１２４に接続されている。Ｍ
ＯＳＦＥＴ２０５は、しきい値電圧ＶT がＭＯＳＦＥＴ
２０６のしきい値電圧より十分低い値になるように製造
されており、そのサイズはＭＯＳＦＥＴ２０６が飽和領
域で動作しているようにするのに適切な大きさになって
いる。この分野の技術に熟達した人にはよく知られてい
るように、このタイプのカスコード接続は単独のＭＯＳ
ＦＥＴから得られるよりずっと小さなコンダクタンス
（すなわち、高インピーダンス）を持つ電流シンク（ま
たは、電流源）を提供する。そのようなカスコード型の
電流シンク（または、電流源）は、その電流をより一定
のレベルの値に維持していることができる。ただし、そ
の出力における電位の変化は、カスコード型でない電流
シンク（または、電流源）の場合より大きい。
【００１８】バイアス制御回路１０５からのバイアス電
位ＶBNは、ライン１２３によってＭＯＳＦＥＴ２０５お
よび２０６のゲート電極に接続されている。勿論、この
電流シンクによって引かれる電流の量はバイアス電位Ｖ
BNによって変わる。
【００１９】次の図３の中でのように、図２の差動増幅
器の中で、その図の中の丸で囲まれたＭＯＳＦＥＴは本
質的に円形のゲートの構成で製造されており、そのドレ
インとＡＣグランドとの間の浮遊容量が減らされるよう
になっている。このタイプの構造によって、その回路は
通常のストライプ型のゲート構造を使って得られるより
高い周波数で動作することができる。
【００２０】図２の中でＩ1 およびＩ2 として示されて
いる第１および第２の入力は、ＭＯＳＦＥＴ２０３およ
び２０４のゲートへそれぞれ接続されており、そして出
力Ｏ1 およびＯ2 はＭＯＳＦＥＴ２０３および２０４の
ドレインによって提供されている。一般に、差動入力電
位（Ｉ1 −Ｉ2 ）が正になればなるほど、差動出力電位
（Ｏ1 −Ｏ2 ）がより負になる。逆に、差動入力電位
（Ｉ1 −Ｉ2 ）が負になればなるほど、差動出力電位
（Ｏ1 −Ｏ2 ）がより正になる。単純に言うと、リング
発振器の各段は、その差動出力信号に対してその差動入
力信号の信号反転を提供する。上記の交差結合によっ
て、差動のロックアップを防ぐためにもう１つの差動信
号反転が提供される。
【００２１】バイアス制御回路１０５の回路図が図３に
示されている。図３の中で、しきい値の低いＮチャネル
ＭＯＳＦＥＴ３０１のゲートはライン１３０を経由して
外部制御電圧ＶC に接続され、そのドレインはライン１
２１を経由して正の電圧Ｖ+に接続されている。ＭＯＳ
ＦＥＴ３０１のソースはＮチャネルのダイオード接続型
ＭＯＳＦＥＴ３０２のドレインおよびゲートに接続さ
れ、ＭＯＳＦＥＴ３０２のソースはＮチャネルＭＯＳＦ
ＥＴ３０３のドレインに接続され、ＭＯＳＦＥＴ３０３
のソースは基準グランドに接続されている。従って、Ｍ
ＯＳＦＥＴ３０１、３０２および３０３は電圧ＶC から
電流Ｉへの変換を提供し、電流Ｉの値は外部制御電圧Ｖ
C によって変わる。ここでも、ＭＯＳＦＥＴ２０５の場
合と同様に、ＭＯＳＦＥＴ３０２はそのしきい値電圧Ｖ
T がＭＯＳＦＥＴ３０３のしきい値より十分低くなるよ
うに製造されており、そのサイズはＭＯＳＦＥＴ３０３
が飽和領域で動作しているようにするのに適切な大きさ
になっている。従って、ＭＯＳＦＥＴ３０２のゲートを
ＭＯＳＦＥＴ３０３のゲートに直接接続することができ
る。
【００２２】電流ミラーがＭＯＳＦＥＴ３０２および３
０３と２つのＮチャネルＭＯＳＦＥＴ３０５および３０
６との間に作られ、ＭＯＳＦＥＴ３０５および３０６は
ＭＯＳＦＥＴ３０２および３０３と同じ方法でグランド
に対して接続されている。ＭＯＳＦＥＴ３０５および３
０６のゲートはＭＯＳＦＥＴ３０２および３０３のゲー
トに直接接続されている。しかし、ＭＯＳＦＥＴ３０５
はダイオード接続にはなっていない。ここでも、ＭＯＳ
ＦＥＴ３０５はそのしきい値電圧ＶT がＭＯＳＦＥＴ３
０５のしきい値電圧より十分低くなるように製造されて
おり、そのサイズはＭＯＳＦＥＴ３０６が飽和領域で動
作するように適切な大きさになっている。この応用の目
的のために、電流ミラーの電流が設定される、すなわ
ち、引かれる回路（例えば、ＭＯＳＦＥＴ３０２および
３０３を含んでいるノード３１０と３１２との間にある
回路）は電流ミラーの一次レッグを構成していると言わ
れる。電流がミラーされる回路（例えば、ＭＯＳＦＥＴ
３０５および３０６を含んでいるノード３１１と３１２
との間にある回路）は電流ミラーの二次レッグであると
言われる。デバイスが理想的であって、電流の流れに対
して妨害がないと仮定して、二次レッグにおける電流は
普通は一次レッグの中の電流と等しいか、あるいは或る
比例した値になる。
【００２３】本発明に従って、ＭＯＳＦＥＴ３０５およ
び３０６のチャネル長に対するチャネル幅の比（Ｗ／
Ｌ）は、（１＋∝）のファクタだけＭＯＳＦＥＴ３０２
および３０３に対するＷ／Ｌの比より大きくなるように
作られている。ここで、∝はゼロより大きい値である。
作られた実施例においては、∝は０．０５に等しくなっ
ていた。結果として、制御電圧ＶC によってＭＯＳＦＥ
Ｔ３０２および３０３を通して設定される電流はＩによ
って表され、ＭＯＳＦＥＴ３０５のドレインによって提
供される電流シンクの中に設定される電流は（１＋∝）
Ｉによって表すことができる。ＭＯＳＦＥＴ３０５のド
レインに流れ込む電流（１＋∝）Ｉはダイオード接続型
のＰチャネルＭＯＳＦＥＴ３０４から流され、ＭＯＳＦ
ＥＴ３０４のソースはライン１２１上の正の電源Ｖ+ に
接続されている。
【００２４】ＭＯＳＦＥＴ３０４は実際には２つのデバ
イスが並列に接続されており、その各デバイスは図２の
中のＭＯＳＦＥＴ２０１および２０２と本質的に同じで
あるように作られている。ライン１２２を経由してＭＯ
ＳＦＥＴ３０４のゲートおよびドレインにおける電位Ｖ
BPを発振器の各段におけるＭＯＳＦＥＴ２０１および２
０２のゲートに接続することによって、ＭＯＳＦＥＴ２
０１および２０２は、その一次レッグがＭＯＳＦＥＴ３
０４である電流ミラーの二次レッグとなる。従って、各
段におけるＭＯＳＦＥＴ２０１および２０２は、それぞ
れ（１＋∝）Ｉ／２の電流を引こうとする。というの
は、それぞれのゲートソース間の電圧ＶGSがＭＯＳＦＥ
Ｔ３０４において設定されている電圧に等しいからであ
る。同様に、ライン１２３を経由して発振器の各段の中
のＭＯＳＦＥＴ２０５および２０６のゲートへのライン
１２３によってバイアス電位ＶBNに接続することによっ
て、各段の中の２０５および２０６に等価なＭＯＳＦＥ
Ｔを含んでいる回路は、その一次レッグがＭＯＳＦＥＴ
３０２および３０３を含んでいるノード３１０と３１２
との間にある回路から構成される電流ミラーの中の二次
レッグとなる。従って、ＭＯＳＦＥＴ２０５および２０
６はＩの電流を引くことになる。というのは、それらは
構造がＭＯＳＦＥＴ３０２および３０３と本質的に同一
だからである。さらに、ＭＯＳＦＥＴ２０５および２０
６のカスコード接続は、その出力インピーダンスがＭＯ
ＳＦＥＴ２０１または２０２より大幅に高くなっている
ので、ＭＯＳＦＥＴ２０１および２０２からの組み合わ
せられた電流は強制的にＩまで落とされる。
【００２５】すべての段における電流源および電流シン
クを提供するために使われているＭＯＳＦＥＴの関係が
図７に示されている。この中で、第１の電流ミラーは、
７０１のラベルが付けられた点線で囲まれた領域として
示されており、第２の電流ミラーは７０２のラベルの付
けられた点線で示されている。差動増幅段１０１に対す
るＭＯＳＦＥＴだけが示されている。追加の段１０２〜
１０４の電流源およびシンクはそれぞれ第２および第１
の電流ミラーに対する二次レッグとして単純に追加され
る。
【００２６】この分野の技術に熟達した人にとっては、
各段におけるＭＯＳＦＥＴ２０５および２０６の低コン
ダクタンス電流シンクによって導かれる僅かな電流Ｉに
よって、コンダクタンスがより高いＭＯＳＦＥＴ２０１
および２０２のそれぞれによって提供される電流が平衡
した静止状態において約Ｉ／２の電流に平均して等しく
なることは明らかな筈である。発振器の各段におけるＰ
チャネルの電流源とＮチャネルの電流シンクのインピー
ダンスのミスマッチによって、このリング発振器におけ
るコモン・モードのロックアップが防止される。
【００２７】図４の中で、平均のコモン・モード出力電
圧Ｖout と平均のコモン・モード入力電圧Ｖinとの関係
を示す曲線４０１が従来技術の発振器段に対して示され
ている。それは、カスコード接続のＭＯＳＦＥＴ２０５
および２０６によって提供されるものの代わりに電流シ
ンクとして単独のＭＯＳＦＥＴだけを備え、∝がゼロに
等しくなっている。簡単に言うと、曲線４０１は、その
ような段において平均のコモン・モード入力電圧が高か
った場合、その段に対する平均のコモン・モードの出力
が低くなり、逆に、平均のコモン・モード入力電圧が低
かった場合、その平均のコモン・モード出力電圧が高く
なる。そのような発振器段の動作は、一定の値のＶGSに
対して図６の中で示されているＶDSに対するＩDSの関係
を示す曲線６０１を参照することによって説明すること
ができる。図６に示されているように、単独のＭＯＳＦ
ＥＴが飽和領域（すなわち、図６の中の６１０の右側に
ＶDSがある領域）において一定のＶGSで動作している時
であっても、そのデバイスによって提供される電流ＩDS
は、その曲線の傾斜がゼロでないので、完全には一定に
はならない。従って、平均のコモン・モード入力電圧Ｖ
INが減少した場合、電流シンクとして動作している単独
のＭＯＳＦＥＴデバイスの両端の結果の電圧降下Ｖ
DSは、やはり差動のペアとして動作しているＭＯＳＦＥ
Ｔを流れる電流を変化させることになる。この電流の降
下は、電流源として動作しているＭＯＳＦＥＴにおいて
も発生し、それによってこれらのデバイスの両端のＶDS
の電圧降下が生じ、従って、平均のコモン・モード出力
電圧ＶOUT が上昇する。勿論、電流シンクとして動作し
ているデバイスの両端のＶDSは、さらに低下し、そのデ
バイスが飽和領域（図６の６１０の左側）を離れるよう
になるので、この動作はさらにもっと強く発生し、そし
て曲線４０１は平均のコモン・モード入力電圧が低下す
るにつれてより急激に上昇する。
【００２８】図４には、傾斜が１である曲線４０２も示
されている。発振器のすべての段の設計および性能が等
しかった場合、従来型のリング発振器は、曲線４０１と
４０２との交点を表している点４０３、すなわち、平均
のコモン・モード入力および出力の電圧が等しい点で
の、平均の入力および出力電圧で理想的に動作する筈で
ある。曲線４０１の傾斜（ｄＶOUT ／ｄＶIN）は、その
段のコモン・モード・ゲインを表している。点４０３に
おいて、そのゲインの大きさはこの例の中で示されてい
るように最低１である。これは、平均のコモン・モード
電圧を変化させる変動があると、それが発振器を通って
行く時に減衰されない可能性があることを意味する。さ
らに、この変動は実際には増幅され、その入力および出
力のコモン・モード電圧が、コモン・モード・ロックア
ップの状態にまで進行する可能性が生じる。
【００２９】ＰチャネルＭＯＳＦＥＴ２０１および２０
２のいずれかに対する、ドレイン‐ソース間の電流ＩDS
とドレイン‐ソース間の電圧ＶDSとの関係が、与えられ
た値のゲート・ソース間電圧ＶGSに対して図５の中の曲
線５０１として与えられている。この曲線は、第３象限
において描かれている。というのは、ＰチャネルＭＯＳ
ＦＥＴに対するＶDSおよびＩDSが両方とも負だからであ
る。勿論、ＶGSの値は、バイアス制御回路１０５によっ
て、その段に対して与えられる電位ＶBPによって設定さ
れる。上で指摘されていたように、このバイアス電位Ｖ
BPは、その一次レッグがＭＯＳＦＥＴ３０４である電流
ミラーによって設定され、このバイアス電位は、ＭＯＳ
ＦＥＴ２０１および２０２の各々が（電流ミラーの二次
レッグの中の）が、（１＋∝）Ｉ／２に等しい電流を流
す電流源として動作しようとする。この電流の値によっ
て、ＭＯＳＦＥＴ２０１および２０２のそれぞれが、ソ
ースに対するドレインの電位のＶDS１に対応している図
５の曲線５０１上の点５０２において動作することにな
る。ＭＯＳＦＥＴ３０４は、ダイオードとして接続され
ているので、そのＶDSは、ＶGSに等しく、ＶDSは（ＶGS
−ＶT ）の大きさより大きく、従って、ＭＯＳＦＥＴ３
０４は図５の中の点５０２で示されている曲線の飽和領
域にある。
【００３０】上記の説明の中でも指摘されていたよう
に、ＭＯＳＦＥＴ２０５および２０６によって提供され
る低コンダクタンス電流シンクは、ＭＯＳＦＥＴ２０１
および２０２のそれぞれの中に約Ｉ／２の平均ＩDS電流
しか流さない。従って、各ＭＯＳＦＥＴ２０１および２
０２の動作点は、曲線５０１に沿って、ＩDSがＩ／２に
等しく、より小さいドレイン‐ソース間電圧ＶDS２に対
応する動作点５０３にまでスライドしなければならな
い。結果として、平均のコモン・モードの出力電圧が上
昇し、平均のコモン・モード出力電圧と平均のコモン・
モード入力電圧との関係は、図４の中の曲線４０４のよ
うに示される。ＭＯＳＦＥＴ２０１および２０２を三極
管領域の代わりに、飽和領域で動作させることが好まし
い（本質的でないが）。というのは、これによって電源
ノイズに対する影響を減らすことができ、そして周波数
を大幅に調整できるように改善されるからである。
【００３１】∝の値を合理的に選択することによって
（この実施例では０．０５）、平均のコモン・モード電
圧ＶOUT と、平均のコモン・モード電圧ＶINとの関係
が、図４の中の曲線４０４で示されているようなものに
変化する。図４に示されているように、傾斜が１である
曲線４０２は、そのより平坦な低いゲインの領域におい
て曲線４０４と交差する（傾斜がより大きい領域におけ
る曲線４０１の交点と比較して）。動作点４０５は曲線
４０４の中の傾斜の大きさ（すなわち、ゲインの大き
さ）が１より小さい場所にある点である。言い換えれ
ば、ＶOUT は、ＶINにおける変化より小さく変化する。
結果として、平均のコモン・モード電位における変動は
リングを回って進行する際に増幅されず、実際には減衰
される。
【００３２】さらに、カスコード接続されたＭＯＳＦＥ
Ｔ２０５および２０６によって提供される非常に低いコ
ンダクタンスの電流シンクによって、単独デバイスに対
して図６の中で示されている曲線よりもより平坦な飽和
領域である、カスコード接続されたデバイスに対する電
流対電圧の特性が得られる。結果として、カスコード型
の回路によって、曲線４０４はデバイス２０５および２
０６を飽和させるのに十分高い平均コモン・モード入力
電圧に対して、より平坦になる。
【００３３】曲線４０４は、動作点４０５から負の方向
へ移行するのが、より制限されているので（曲線４０１
の中の点４０３からの負方向への移行に比較して）、次
の段は入力のコモン・モード電圧が負であるようには見
えず、従って、そのコモン・モード出力電圧も動作点４
０５から正の方向に移行するのが制限される。結果とし
て、次の段は、その曲線のほぼ垂直の部分から離れてい
ることになる。従って、カスコード型のＮチャネルＭＯ
ＳＦＥＴ構造のＰチャネルＭＯＳＦＥＴに対する非常に
低いコンダクタンスは、コモン・モードのロックアップ
状態の防止に向かって∝ベースのサイジングに貢献す
る。
【００３４】本発明の追加の利点は、動作周波数を低く
することによって、消費電流を削減できる（そしてその
ために消費電力が小さくなる）ことである。
【００３５】上記は本発明の１つの説明的な実施例であ
る。本発明の精神および範囲から離れることなしに、数
多くの変形がこの分野の技術に熟達した人によってなさ
れる可能性がある。例えば、発振器への電力は反対の極
性の電源から供給されてもよく、そしてＭＯＳＦＥＴ
は、それぞれの相補型のトランジスタによって置き換え
られてもよく、その場合、すべての電流源は電流シンク
となり、すべての電流シンクは電流源となる。外部電源
の極性を正しく選択し、ＭＯＳＦＥＴのチャネル・タイ
プを適切に選択することによって、本発明の精神および
範囲から離れることなしに、電流源および電流シンクの
位置を交換することができる。電流のソースおよびシン
クが本発明の仕様および特許請求の範囲においてそのよ
うに指定されているのは、動作の理論を明確に説明する
目的のためだけであることが理解されなければならな
い。さらに、本発明はＭＯＳＦＥＴのいくつか、または
すべての代わりにバイポーラ・デバイスを使って容易に
実装することができる。
【００３６】各電流負荷デバイスにおける（１＋∝）Ｉ
／２の電流を設定しようとするためのメカニズムは、好
ましい実施例に関連してここで前に説明された方法以外
に、デバイスのチャネルＷ／Ｌ比を変更することによっ
ても可能であることは、この分野の技術に熟達した人に
とっては明らかな筈である。例えば、第１の電力ミラー
の追加の二次レッグは前記第１の電流ミラーの他の二次
レッグと同じチャネルＷ／Ｌ比を持つＭＯＳＦＥＴで作
ることができ（それによって第２の電流ミラーの一次レ
ッグに対してＩの電流を流す）、そして電流負荷デバイ
ス（ＭＯＳＦＥＴ２０１および２０２）のチャネルＷ／
Ｌ比を、本発明を実施するためにＭＯＳＦＥＴ３０４の
チャネルＷ／Ｌ比に対して相対的に適切に選定すること
ができる。従って、電流のゲインの再分配および異なる
電流ミラーのトポロジーが本発明の範囲内にある。
【図面の簡単な説明】
【図１】本発明によって作られたリング発振器の回路ブ
ロック図である。
【図２】本発明に従って作られたリング発振器の１つの
段の回路図である。
【図３】本発明に従って作られたバイアス制御回路の回
路図である。
【図４】開示されている実施例の動作を記述するのに役
立つグラフである。
【図５】開示されている実施例の動作を記述するのに役
立つグラフである。
【図６】開示されている実施例の動作を記述するのに役
立つグラフである。
【図７】開示されている実施例の中の各種のコンポーネ
ント間の関係を示している回路である。
【符号の説明】
１００ リング発振器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフレイ リー ソンタグ アメリカ合衆国 19522 ペンシルヴァニ ア，フリートウッド，シュウェイツ ロー ド 93エー

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 リング発振器であって、該リング発振器
    は、 リング構成を形成するために入力が出力に接続されてい
    るタンデムに接続された偶数個の差動段からなり、該段
    の各々が２つの入力と２つの出力と共通の接続点を有す
    る差動増幅器の構成で接続されている一対の半導体デバ
    イスを含んでおり、該リング発振器はさらに、 前記共通接続に接続されている前記各段にある共通の電
    流デバイスと、 前記共通電流デバイスに電流Ｉを確立する二次レッグと
    して接続されている前記各共通電流デバイスを有する第
    １の電流ミラーと、 前記出力の異なるものにそれぞれが接続されている、前
    記各段にある２つの負荷電流デバイスからなるリング発
    振器において、 前記リング発振器はさらに、二次レッグとして接続され
    ている前記各負荷電流デバイスを有する第２の電流ミラ
    ーをさらに含み、前記第２の電流ミラーは前記各負荷電
    流デバイスに（１＋∝）Ｉ／２（∝は零より大きい数）
    の電流を確立するようにされており、結果として前記各
    負荷電流デバイスにＩ／２の電流を流すことを特徴とす
    るリング発振器。
  2. 【請求項２】 請求項１に記載のリング発振器におい
    て、前記共通電流デバイスは、電流シンクまたは電流源
    のうちの１つであり、前記負荷電流デバイスは、電流シ
    ンクまたは電流源の他の１つであることを特徴とするリ
    ング発振器。
  3. 【請求項３】 請求項２に記載のリング発振器におい
    て、前記第１の電流ミラーが２つのＭＯＳＦＥＴを含ん
    でおり、該２つのＭＯＳＦＥＴは一次レッグとしてカス
    ケード構造で接続され、前記２つのＭＯＳＦＥＴのうち
    の１つの源が前記２つのＭＯＳＦＥＴの他方のドレイン
    に接続され、そして前記第１の電流ミラーはさらに２つ
    の追加のＭＯＳＦＥＴを含み、該ＭＯＳＦＥＴはカスコ
    ード構造で接続されて、そして該前記第１の電流ミラー
    の前記二次レッグの１つとして接続されており、該２つ
    の追加のＭＯＳＦＥＴは前記一次レッグの中の２つのＭ
    ＯＳＦＥＴのチャネルＷ／Ｌ比より（１＋∝）のファク
    タだけ大きいチャネルＷ／Ｌ比を備えていることを特徴
    とするリング発振器。
  4. 【請求項４】 請求項３に記載のリング発振器におい
    て、前記各段にある前記共通電流デバイスは２つのＭＯ
    ＳＦＥＴからなり、前記ＭＯＳＦＥＴが、カスコード構
    造で接続されそして前記第１の電流ミラーの前記一次レ
    ッグにある２つのＭＯＳＦＥＴと本質的に同じサイズで
    あるように製造されていることを特徴とするリング発振
    器。
  5. 【請求項５】 請求項４に記載のリング発振器におい
    て、前記各段にある前記負荷電流デバイスの各々が、前
    記共通電流デバイスのＭＯＳＦＥＴとは反対の極性の型
    のＭＯＳＦＥＴからなり、前記第２の電流ミラーは前記
    反対の極性のタイプのＭＯＳＦＥＴからなる一次レッグ
    を有しており、そして、前記第２の電流ミラーの前記一
    次レッグにある前記ＭＯＳＦＥＴがカスコード構造で接
    続されている前記２つの追加のＭＯＳＦＥＴと直列にダ
    イオードとして接続されていることを特徴とするリング
    発振器。
  6. 【請求項６】 リング発振器であって、該リング発振器
    は、 リング構成を形成するためにタンデムで接続された偶数
    個の段の差動段からなり、前記各段は共通接続と差動対
    構成で接続された一対の半導体デバイスと、前記共通接
    続に接続された電流シンクと、各々が該半導体デバイス
    の異なるものへ電流を運ぶように接続された２つの電流
    源とを含み、該リング発振器はさらに、 前記電流シンクおよび前記２つの電流源の電流の値を設
    定するコントローラ回路からなり、前記コントローラ回
    路は電流Ｉを有する第１の電流ミラーの一次レッグを含
    み、そして第２の電流ミラーの一次レッグが（１＋∝）
    Ｉ／２（∝は零より大きい値）の電流を有しており、そ
    して前記電流シンクは前記第１の電流ミラーの二次レッ
    グとして接続されており、前記電流源は前記第２の電流
    ミラーの二次レッグとして接続されていることを特徴と
    するリング発振器。
  7. 【請求項７】 請求項６に記載のリング発振器におい
    て、前記第１の電流ミラーがさらに、（１＋∝）Ｉの電
    流を有する追加の二次レッグを含み、前記追加の二次レ
    ッグは前記第２の電流ミラーの前記一次レッグに対する
    電流源として接続されていることを特徴とするリング発
    振器。
  8. 【請求項８】 請求項７に記載のリング発振器におい
    て、前記第１の電流ミラーの前記一次レッグはカスコー
    ド構成で前記第１のＭＯＳＦＥＴの源と接続されてお
    り、前記第１のＭＯＳＦＥＴは前記第２のＭＯＳＦＥＴ
    のドレインと接続されており、そして前記追加の二次レ
    ッグはカスコード構成で接続されている第３および第４
    のＭＯＳＦＥＴを含み、前記第３および第４のＭＯＳＦ
    ＥＴの各々は、前記第１および第２のＭＯＳＦＥＴにお
    けるそれぞれのチャネルＷ／Ｌ比より（１＋∝）のファ
    クタだけ大きいチャネル幅／長さ（Ｗ／Ｌ）比を持って
    いることを特徴とするリング発振器。
  9. 【請求項９】 リング発振器であって、 リング構成を形成するようタンデムに接合された偶数個
    の差動増幅段からなり、前記段の各々は、共通の接続点
    を持つ差動ペア構成で接続されている一対の半導体デバ
    イスと、前記共通の接続点に接続された電流シンクと、
    各々が該半導体デバイスの異なるものへ電流を与える２
    個の電流源とからなり、該リング発振器はさらに、 前記電流シンクと前記２つの電流源の電流の値を設定す
    るコントローラ回路からなり、前記コントローラ回路は
    電流Ｉを流している第１の電流ミラーの一次レッグを含
    んでおり、 前記各段の電流シンクは、前記第１の電流ミラーの二次
    レッグとして接続されているリング発振器において、 前記コントローラ回路は第２の電流ミラーの一次レッグ
    を含み、前記電流ソースは前記第２の電流ミラーの二次
    レッグとして接続されており、そして、前記第１の電流
    ミラーは前記第２の電流ミラーの前記一次レッグに対す
    る（１＋∝）Ｉ（∝は零より大きな値）の電流源として
    接続されている追加の二次レッグを含むことを特徴とす
    るリング発振器。
  10. 【請求項１０】 請求項９に記載のリング発振器におい
    て、前記第１の電流ミラーの前記一次レッグがカスコー
    ド配置で接続されている第１および第２のＭＯＳＦＥＴ
    を含み、前記第１のＭＯＳＦＥＴのソースが前記第２の
    ＭＯＳＦＥＴのドレインに接続されており、そして前記
    追加の二次レッグがカスコード配置に接続されている第
    ３および第４のＭＯＳＦＥＴを含んでおり、前記各第３
    および第４のＭＯＳＦＥＴは前記各第１および第２のＭ
    ＯＳＦＥＴのそれぞれのチャネルＷ／Ｌ比より（１＋
    ∝）のファクタだけ大きいチャネル幅／長さ（Ｗ／Ｌ）
    比を備えていることを特徴とするリング発振器。
  11. 【請求項１１】 複数の差動段からなるリング発振器で
    あって、該差動段の各々が第１および第２の入力および
    出力を有し、前記段はリング構成を形成するために入力
    が出力に接続されているタンデムの接続になっており、
    前記各段は２個の電流ソースと１個の電流シンクを含ん
    でおり、その各々がそれぞれの電流の値を決定するバイ
    アス電位を受け取るためのバイアス入力を備えており、
    さらに前記段のすべてにおいて前記電流ソースに対して
    バイアス入力に対して第１のバイアス電位を提供し、そ
    して前記段のすべてにおいて前記電流シンクに対するバ
    イアス入力に対して第２のバイアス電位を提供するため
    のバイアス制御回路とを含み、 前記バイアス制御回路は、カスコード配置に接続された
    半導体ＭＯＳＦＥＴの第１のペアを含み、前記ペアの１
    つのソースが前記ペアの他の１つのドレインに接続され
    て第１のジャンクションを生成し、前記カスコード接続
    されたＭＯＳＦＥＴの第１のペアの中にＩの電流を供給
    するための回路、前記第２のバイアス電位が前記第１の
    ジャンクションから得られ、カスコード配置に接続され
    ているＭＯＳＦＥＴの第のペアが第２のジャンクション
    を形成し、前記第２のジャンクションは前記第１のジャ
    ンクションに直接接続されていて、前記第２のＭＯＳＦ
    ＥＴの各ペアが前記第１のペアのＭＯＳＦＥＴのチャネ
    ルＷ／Ｌ比より（１＋∝）のファクタだけ大きいチャネ
    ル幅／長さ（Ｗ／Ｌ）比を備えていて、ここで∝はゼロ
    より大きい数値であり、前記段のすべてにおける電流ソ
    ースに対して前記第１のバイアス電位を供給するための
    ＭＯＳＦＥＴの前記カスコード型の第２のペアの中の電
    流に応答する回路とを特徴とする、リング発振器。
  12. 【請求項１２】 前記ＭＯＳＦＥＴの第１のペアが、そ
    れぞれソース、ドレインおよびゲートを備えた２つのＮ
    チャネルＭＯＳＦＥＴであって、前記２つのＮチャネル
    ＭＯＳＦＥＴの１つのソースが前記２つのＮチャネルＭ
    ＯＳＦＥＴの他の１つのドレインに接続されており、前
    記２つのＭＯＳＦＥＴの他の１つのソースが基準電位に
    接続されており、前記２つのＭＯＳＦＥＴの前記１つの
    ゲートが前記２つのＭＯＳＦＥＴの前記他の１つのゲー
    トに直接接続されており、前記２つのＭＯＳＦＥＴの前
    記１つのしきい値電圧が前記２つのＭＯＳＦＥＴの前記
    他の１つのしきい値電圧より低く、そして前記２つのＭ
    ＯＳＦＥＴの前記他の１つが飽和領域で動作するように
    適応されていることを特徴とする、請求項１１に記載の
    リング発振器。
  13. 【請求項１３】 前記第１のバイアス電位を提供するた
    めの前記回路および前記各段の中の前記電流ソースが両
    方共ソース、ドレインおよびゲートを備えている実質的
    に同一のＰチャネルＭＯＳＦＥＴから作られていて、前
    記ＰチャネルＭＯＳＦＥＴのゲートが直接接続されてお
    り、そのソースが外部電位源に接続されていることを特
    徴とする、請求項１１に記載のリング発振器。
  14. 【請求項１４】 複数の段を含んでいるリング発振器で
    あって、その各段が第１および第２の入力および出力を
    備えていて、前記段はタンデムに接続されてリング構成
    を形成し、前記各段は特定の極性のチャネル・タイプの
    第１および第２のＭＯＳＦＥＴを備えている差動増幅器
    を含んでおり、前記第１および第２のＭＯＳＦＥＴはそ
    れぞれソース、ドレインおよびゲートを備えていて、前
    記第１および第２のＭＯＳＦＥＴのソースは、一緒に接
    続されて共通の接続点を形成し、前記第１および第２の
    ＭＯＳＦＥＴのゲートは前記差動増幅器によって表され
    る段の第１および第２の入力としてそれぞれ働き、前記
    第１および第２のＭＯＳＦＥＴドレインは、前記差動増
    幅器によって表される段のそれぞれの出力として働き、
    前記第１および第２のＭＯＳＦＥＴのドレインに対して
    それぞれ接続されている第１および第２の電流ソース、
    前記共通接続点に対して接続されている電流シンクと、 前記段のすべてにおいて前記第１および第２の電流ソー
    スおよび電流シンクの中の電流の値を制御するための制
    御回路とを含み、 前記制御回路は、 外部制御電位に応答してＩの電流を流している第１の電
    流ミラーの一次レッグがあって、前記各段の中の電流シ
    ンクが前記第１の電流ミラーの二次レッグとして接続さ
    れており、 前記第１の電流ミラーの追加の二次レッグがあって、
    （１＋∝）の電流を流しており、ここで∝はゼロより大
    きい数値であって、 前記第１の電流ミラーの前記追加の第２レッグから（１
    ＋∝）Ｉの電流を受け取るように接続されている第２の
    電流ミラーの一次レッグがあって、前記各段における電
    流ソースが前記第２の電流ミラーの二次レッグとして接
    続されていることを特徴とする、リング発振器。
  15. 【請求項１５】 前記各段の中の前記電流シンクが前記
    第１および第２のＭＯＳＦＥＴと同じ極性のチャネル・
    タイプの、カスコード配置に接続されている第３および
    第４のＭＯＳＦＥＴを含んでいて、第３のＭＯＳＦＥＴ
    のソースが第４のＭＯＳＦＥＴのドレインに接続され、
    前記第３のＭＯＳＦＥＴのドレインが前記共通接続点に
    接続されていて、前記第４のＭＯＳＦＥＴのソースが基
    準電位に接続されており、前記第３および第４のＭＯＳ
    ＦＥＴのゲート電極には前記第１の電流ミラーの一次レ
    ッグからバイアス電位が供給されていることを特徴とす
    る、請求項１４に記載のリング発振器。
  16. 【請求項１６】 前記第３のＭＯＳＦＥＴのしきい値レ
    ベルが、前記第４のＭＯＳＦＥＴより小さく、そして、
    前記第３および第４のＭＯＳＦＥＴの前記ゲート電極が
    直接接続されていることを特徴とする、請求項１５に記
    載のリング発振器。
  17. 【請求項１７】 前記第１の電流ソースが、第５のＭＯ
    ＳＦＥＴを含んでいて、前記第２の電流ソースが第６の
    ＭＯＳＦＥＴを含んでおり、前記第５および第６のＭＯ
    ＳＦＥＴは前記第１および第２のＭＯＳＦＥＴとは反対
    の極性のタイプのＭＯＳＦＥＴであり、前記第５および
    第６のＭＯＳＦＥＴのソース電極は、外部ソースの電位
    に接続されており、そして前記第５および第６のＭＯＳ
    ＦＥＴのゲート電極は、前記第２の電流ミラーの前記第
    １のレッグからバイアス電位を受け取るように接続され
    ていることを特徴とする、請求項１６に記載のリング発
    振器。
  18. 【請求項１８】 前記第１の電流ミラーの前記追加の二
    次レッグが、カスコード配置に接続されていて、前記第
    １の電流ミラーの二次レッグとして接続される第７およ
    び第８のＭＯＳＦＥＴを含んでおり、前記第７および第
    ８のＭＯＳＦＥＴのチャネル幅／長さ（Ｗ／Ｌ）の比が
    前記第３および第４のＭＯＳＦＥＴにおけるチャネルＷ
    ／Ｌの比より（１＋∝）のファクタだけ大きいことを特
    徴とする、請求項１７に記載のリング発振器。
  19. 【請求項１９】 前記第２のミラーの前記一次レッグが
    前記第５および第６のＭＯＳＦＥＴと等しい極性のチャ
    ネル・タイプの第９のＭＯＳＦＥＴを含んでいて、前記
    第９のＭＯＳＦＥＴは２つのＭＯＳＦＥＴを含んでお
    り、この２つのＭＯＳＦＥＴは並列に接続されていて、
    前記第５および第６のＭＯＳＦＥＴと実質的に同じであ
    ることを特徴とする、請求項１８に記載のリング発振
    器。
  20. 【請求項２０】 前記第１の電流ミラーの前記一次レッ
    グが、前記第３および第４のＭＯＳＦＥＴと同じ極性の
    チャネル・タイプの第１０および第１１のＭＯＳＦＥＴ
    を含んでいて、前記第１０のＭＯＳＦＥＴはそのドレイ
    ンが直接そのゲート電極に接続されているダイオード構
    造に接続されていて、前記第１０のＭＯＳＦＥＴのソー
    スが前記第１１のＭＯＳＦＥＴのドレインに接続されて
    おり、前記第１１のＭＯＳＦＥＴのソースは前記基準電
    位に接続されていることを特徴とする、請求項１９に記
    載のリング発振器。
  21. 【請求項２１】 前記制御回路が、第１２のＭＯＳＦＥ
    Ｔを含んでいて、そのドレインは前記外部電位源に接続
    されており、そのソースは前記第１０のＭＯＳＦＥＴの
    ドレインに接続されており、そして、そのゲート電極は
    前記外部制御電位を受け取るように接続されていること
    を特徴とする、請求項２０に記載のリング発振器。
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