JP2004208142A - チャージポンプ及びそれを用いたｐｌｌ回路 - Google Patents
チャージポンプ及びそれを用いたｐｌｌ回路 Download PDFInfo
- Publication number
- JP2004208142A JP2004208142A JP2002376520A JP2002376520A JP2004208142A JP 2004208142 A JP2004208142 A JP 2004208142A JP 2002376520 A JP2002376520 A JP 2002376520A JP 2002376520 A JP2002376520 A JP 2002376520A JP 2004208142 A JP2004208142 A JP 2004208142A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- control signal
- turned
- charge pump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Abstract
【課題】電流出力の立ち上がり及び立ち下がり特性を改善し、短いパルスで電流出力を駆動でき、電流出力をしないオフ時のリーク電流を低減させ、消費電力の低減を実現できるチャージポンプ及びそれを用いたＰＬＬ回路を実現する。
【解決手段】アップ信号またはダウン信号に応じて、チャージ電流またはディスチャージ電流を出力し、電流を出力しないオフ時に第３のトランジスタ（ＰＣ，ＮＣ）を導通させることにより、第２のトランジスタ（ＰＡ，ＮＡ）のゲート−ソース間に逆バイアス電圧を印加して、リーク電流の低減を実現でき、また、アップ信号またはダウン信号に応じて、第２または第３のトランジスタを切り替えるとき、制御信号のタイミングを適宜制御し、第２と第３のトランジスタが同時に導通することを回避でき、チャージポンプの出力端子から電荷の放出または注入を防止でき、ＶＣＯの発振周波数の安定性を向上できる。
【選択図】図１
【解決手段】アップ信号またはダウン信号に応じて、チャージ電流またはディスチャージ電流を出力し、電流を出力しないオフ時に第３のトランジスタ（ＰＣ，ＮＣ）を導通させることにより、第２のトランジスタ（ＰＡ，ＮＡ）のゲート−ソース間に逆バイアス電圧を印加して、リーク電流の低減を実現でき、また、アップ信号またはダウン信号に応じて、第２または第３のトランジスタを切り替えるとき、制御信号のタイミングを適宜制御し、第２と第３のトランジスタが同時に導通することを回避でき、チャージポンプの出力端子から電荷の放出または注入を防止でき、ＶＣＯの発振周波数の安定性を向上できる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、チャージポンプ及びチャージポンプを用いたＰＬＬ回路、例えば、無線通信装置において局部発振信号を発生するＰＬＬ回路及びそれに用いられるチャージポンプに関するものである。
【０００２】
【従来の技術】
チャージポンプのオフ時のリーク電流はチャージポンプの出力信号の電圧変動を引き起し、ＰＬＬ回路の発振周波数の変動を引き起こす原因の一つになっている。このため、オフ時のリーク電流の低減がチャージポンプ回路に要求される重要な特性である。近年、半導体の微細化に伴って電源電圧が低下し、低電圧で動作するためにトランジスタのしきい値電圧を低くすることが必要となる。これによりトランジスタのオフ時のリーク電流が増加傾向にある。
【０００３】
図８は、従来のチャージポンプの一例を示している。図示のように、このチャージポンプは、ｎＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ３及びｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３によって構成されている。トランジスタＮＴ２とＮＴ３が差動対を構成し、トランジスタＮＴ１は、トランジスタＮＴ２とＮＴ３のソース同士の接続点と接地電位との間に接続され、当該差動対に電流を供給する。トランジスタＰＴ２とＰＴ３も差動対を構成し、トランジスタＰＴ１は、トランジスタＰＴ２とＰＴ３のソース同士の接続点と電源電圧ＶCCの供給端子との間に接続され、当該差動対に電流を供給する。
【０００４】
上述したチャージポンプにおいて、トランジスタＮＴ２とＮＴ３からなる差動対により、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じて、出力端子ＯＵＴにディスチャージ電流ＩDNを出力する。即ち、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じて、出力端子ＯＵＴから接地電位ＧＮＤに流れる引き込み電流がＩDNが発生する。一方、トランジスタＰＴ２とＰＴ３からなる差動対により、アップ信号ＵＰ及びその論理反転信号ＵＰＸに応じて、出力端子ＯＵＴにチャージ電流ＩUPを出力する。
【０００５】
上述したチャージポンプにおいて、ディスチャージ電流ＩDNの電流値は、トランジスタＮＴ１のゲートに印加されるバイアス電圧ＶＮによって制御され、チャージ電流ＩUPの電流値は、トランジスタＰＴ１のゲートに印加されるバイアス電圧ＶＰによって制御される。また、ディスチャージ電流ＩDNとチャージ電流ＩUPのタイミングは、上述したように、それぞれダウン信号ＤＮ及びアップ信号ＵＰによって制御される。
【０００６】
上述したチャージポンプにおいて、アップ信号ＵＰ及びその論理反転信号ＵＰＸ、並びにダウン信号ＤＮ及びその論理反転信号ＤＮＸの振幅を大きくすることにより、オフ時のリーク電流の低減を図れる。しかし、オフ時にもトランジスタＮＴ３とＰＴ３にそれぞれ電流ＩDNと電流ＩUPが流れるので、消費電流が大きいという問題があり、さらに、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じてトランジスタＮＴ２とＮＴ３を切り替えるとき、またはアップ信号ＵＰ及びその論理反転信号ＵＰＸに応じてトランジスタＰＴ２とＰＴ３を切り替えるとき、差動対を構成する両方のトランジスタがオンしてしまう。このため、例えば、ダウン信号ＤＮ及びその論理反転信号ＤＮＸが切り替わるとき、トランジスタＮＴ２とＮＴ３両方がオンするので、出力端子ＯＵＴと電源電圧ＶCCの供給側が短絡してしまい、出力端子ＯＵＴに電荷が流入してしまう。一方、アップ信号ＵＰ及びその論理反転信号ＵＰＸが切り替わるとき、トランジスタＰＴ２とＰＴ３両方がオンするので、出力端子ＯＵＴと接地電位ＧＮＤが短絡してしまい、出力端子ＯＵＴから電荷が流出してしまう。
【０００７】
上述したダウン信号ＤＮ及びアップ信号ＵＰの切り替えによる電荷の流入または流出に応じて、チャージポンプの出力端子ＯＵＴに接続されているキャパシタの端子電圧ＶC が変化するので、この端子電圧ＶC によって制御される電圧制御発振器の発振周波数が所望の値からずれてしまう。
【０００８】
上述した問題を回避するため、図９に示すチャージポンプが提案されている。図示のように、本例のチャージポンプでは、バッファアンプＡＭＰ１が設けられている。バッファアンプＡＭＰ１の正の入力端子がトランジスタＮＴ２とＰＴ２のドレイン同士の接続点に接続され、その出力端子と負の入力端子が、トランジスタＮＴ３とＰＴ３のドレイン同士の接続点Ａに接続されている。
【０００９】
即ち、このチャージポンプにおいて、バッファアンプＡＭＰ１が電圧フォロワを構成している。これによって、バッファアンプＡＭＰ１の出力端子Ａがその正の入力端子と同じ電圧に保持されている。このため、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じてトランジスタを切り替えるとき、またはアップ信号ＵＰ及びその論理反転信号ＵＰＸに応じてトランジスタを切り替えるとき、端子Ａから出力端子ＯＵＴへの電荷の流入または流出を防ぐことができる。
【００１０】
しかし、図９に示すチャージポンプにおいて、オフ時にもトランジスタＮＴ３とＰＴ３に電流ＩDNと電流ＩUPが流れるので、消費電流が大きいという問題が改善されていない。また、電流ＩDNと電流ＩUP以上の出力がを要するバッファアンプＡＭＰ１を必要とするため、さらに消費電力が増大し、また、回路の規模が大きくなるという問題がある。
【００１１】
【特許文献１】
特開２００１−１７７４００号公報
【特許文献２】
特開２０００−２６９８０８号公報
【非特許文献１】
"A PLL Generator with 5 ｔo 110MHzof Lock Range for Microprocessors",IEEE Journal of solid-state circuits,vol.127,no.11,november 1992,pp.1599-1607
【００１２】
【発明が解決しようとする課題】
上述した従来のチャージポンプにおけるオフ時のリーク電流を低減するため、様々な工夫が施されていた。例えば、特許文献２に開示されているチャージポンプにおいて、電流出力をしないとき、トランジスタにバックバイアス電圧を印加することにより、オフ時のリーク電流の低減を図っていた。
例えば、図８に示す回路を例として、ディスチャージ電流ＩDNを発生するｎＭＯＳトランジスタ側では、電流ＩDNを出力しないとき、トランジスタＮＴ１とＮＴ２のゲートにローレベル、例えば、接地電位レベルの信号を印加し、トランジスタＮＴ３のゲートにハイレベル、例えば、電源電圧ＶCCレベルの信号を印加する。これによって、差動対を形成しているトランジスタＮＴ２とＮＴ３のソース同士の接続点がハイレベル、例えば、電源電圧ＶCCよりトランジスタＮＴ３のゲート−ソース間電圧Ｖgs分だけ低い電圧（ＶCC−Ｖgs）に保持される。このため、トランジスタＮＴ２にバックバイアス電圧が印加され、オフ時のリーク電流が低減される。
【００１３】
しかし、実際にディスチャージ電流ＩDNの出力タイミングを決定する信号は、トランジスタＮＴ２のゲートに印加される駆動信号であり、この駆動信号は、アナログの振幅情報を含んだスイッチング制御信号であり、その振幅によって電流ＩDNの電流値が決まる。一般には、この駆動信号を急峻に立ち上げることが困難である。その理由は、トランジスタＮＴ２のゲートには、ゲート容量のほか、負荷容量に応じた容量も付くので、トランジスタＮＴ２のゲートを駆動するには、通常よりも大きな駆動能力を必要とする。さらに、この駆動信号は、ロジック信号ではなく、振幅情報も必要とするアナログ信号であるため、駆動能力を高めやすいロジックのバッファ回路などを使用できないからである。
【００１４】
なお、図８に示すチャージポンプでは、ディスチャージ電流ＩDNを発生するｎＭＯＳトランジスタ側だけではなく、チャージ電流ＩUPを発生するｐＭＯＳトランジスタ側も同じく、トランジスタＰＴ２のゲートに印加する駆動信号は、振幅情報をもつアナログ信号であり、その駆動能力の制限で急峻な立ち上がりが困難である。
【００１５】
上述した原因で、トランジスタＮＴ２のゲートに印加する駆動信号の立ち上がり特性が悪く、幅の短いパルス信号で駆動することができなくなる。このため、チャージポンプの出力端子ＯＵＴに接続され、チャージポンプの出力電流を受けて制御信号ＳC を発生し、この制御信号ＳC を用いて電圧制御発振器（ＶＣＯ）の発振周波数を制御するＰＬＬ回路では、制御信号ＳC の精度が低下し、発振周波数を高精度で制御することができなくなるという不利益がある。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電流出力の立ち上がり及び立ち下がり特性を改善し、短いパルスで電流出力を駆動でき、かつ電流出力をしないオフ時のリーク電流を低減させ、消費電力の低減を実現できるチャージポンプ及びそれを用いたＰＬＬ回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明のチャージポンプは、有効期間に第１のレベルに保持され、上記有効期間以外に第２のレベルに保持される入力信号に応じて、上記有効期間に応じた期間に電流を出力するチャージポンプであって、第１の電源と出力端子間に直列接続されている第１のトランジスタと第２のトランジスタと、上記第１と第２のトランジスタの接続点と第２の電源との間に接続されている第３のトランジスタと、上記入力信号に応じて、上記有効期間に応じた期間において上記第１のトランジスタを導通させ、それ以外に上記第１のトランジスタを遮断させる第１の制御信号を生成し、第１のトランジスタの制御端子に印加し、上記第１のトランジスタの導通よりも先に上記第２のトランジスタを導通させ、上記第１のトランジスタの遮断よりも後に上記第２のトランジスタを遮断させ、かつ、導通時に所望の出力電流を流れるレベルに保持される第２の制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第２のトランジスタが導通する前に上記第３のトランジスタを遮断させ、上記第２のトランジスタが遮断する後に上記第３のトランジスタを導通させる第３の制御信号を生成し、上記第３のトランジスタの制御端子に印加する制御信号生成回路とを有する。
【００１８】
また、本発明のＰＬＬ回路は、基準クロック信号と比較対象クロック信号との位相差に応じて、位相差信号を発生する位相比較回路と、上記位相差信号に応じた電流を出力するチャージポンプと、上記チャージポンプの出力電流に応じて生成された制御信号に応じて所定の発振周波数で発振し、発振信号に応じて上記比較対象クロック信号を生成して上記位相比較回路に出力する発振回路とを有するＰＬＬ回路であって、ＰＬＬ回路がロック状態にあるか否かを検出するロック状態検出回路と、第１の電源と出力端子間に直列接続されている第１のトランジスタと第２のトランジスタと、上記第１と第２のトランジスタの接続点と第２の電源との間に接続されている第３のトランジスタとを含む上記チャージポンプにおいて、上記ロック状態検出回路によってＰＬＬ回路がロック状態にあると検出されたとき、上記位相差信号の有効期間に応じた期間において上記第１のトランジスタを導通させ、それ以外に当該第１のトランジスタを遮断させる第１の制御信号を上記位相差信号に応じて生成し、第１のトランジスタの制御端子に印加し、上記第１のトランジスタの導通よりも先に上記第２のトランジスタを導通させ、上記第１のトランジスタの遮断よりも後に上記第２のトランジスタを遮断させ、かつ、導通時に所望の出力電流を流れるレベルに保持される第２の制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第２のトランジスタの導通よりも先に上記第３のトランジスタを遮断させ、上記第２のトランジスタの遮断よりも後に上記第３のトランジスタを導通させる第３の制御信号を生成し、上記第３のトランジスタの制御端子に印加する制御信号生成回路とを有する。
【００１９】
さらに、本発明のＰＬＬ回路は、基準クロック信号と比較対象クロック信号の位相差を比較し、上記基準クロック信号と上記比較対象クロック信号との位相差に応じて、アップ信号またはダウン信号を出力する位相比較回路と、上記アップ信号またはダウン信号に応じて、ＰＬＬ回路がロック状態にあるか否かを検出するロック状態検出回路と、上記アップ信号またはダウン信号に応じてチャージ電流またはディスチャージ電流を出力端子に出力するチャージポンプと、上記チャージポンプの出力端子に接続され、上記チャージポンプの出力電流に応じて制御信号を出力するフィルタと、上記制御信号に応じて、所望の周波数で発振信号を発生し、当該発振信号に応じて生成した信号を上記比較対象クロック信号として上記位相比較回路に出力する発振回路とを有するＰＬＬ回路であって、上記チャージポンプは、電源端子と上記出力端子との間に直列接続されている第１導電型の第１と第２のトランジスタと、上記第１と第２のトランジスタの接続点と基準電位との間に接続されている第３のトランジスタと、上記アップ信号を受けて、当該アップ信号の有効期間に応じて上記第１のトランジスタを導通させ、上記有効期間以外に上記第１のトランジスタを遮断させる第１のチャージ制御信号を生成して上記第１のトランジスタの制御端子に印加し、上記第２のトランジスタを上記第１のトランジスタが導通するよりも先に導通させ、上記第１のトランジスタが遮断するよりも後に遮断させ、かつ導通時に所望のチャージ電流を上記出力端子に出力する第２のチャージ制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第３のトランジスタを上記第２のトランジスタが導通するよりも先に遮断させ、上記第２のトランジスタが遮断するよりも後に導通させる第３のチャージ制御信号を生成し、上記第３のトランジスタの制御端子に印加する第１の制御信号生成回路と、上記基準電位と上記出力端子との間に直列接続されている第２導電型の第４と第５のトランジスタと、上記第４と第５のトランジスタの接続点と上記電源端子との間に接続されている第６のトランジスタと、上記ダウン信号を受けて、当該ダウン信号の有効期間に応じて上記第４のトランジスタを導通させ、上記有効期間以外に上記第４のトランジスタを遮断させる第１のディスチャージ制御信号を生成して上記第４のトランジスタの制御端子に印加し、上記第５のトランジスタを上記第４のトランジスタが導通するよりも先に導通させ、上記第４のトランジスタが遮断するよりも後に遮断させ、かつ導通時に所望のディスチャージ電流を上記出力端子に出力する第２のディスチャージ制御信号を生成し、上記第５のトランジスタの制御端子に印加し、上記第６のトランジスタを上記第５のトランジスタが導通するよりも先に遮断させ、上記第５のトランジスタが遮断するよりも後に導通させる第３のディスチャージ制御信号を生成し、上記第６のトランジスタの制御端子に印加する第２の制御信号生成回路とを有する。
【００２０】
また、本発明では、好適には、上記アップ信号が入力されていない期間において、上記第３のトランジスタが導通状態に保持され、上記第２のトランジスタのゲート−ソース間に逆バイアス電圧が印加される。
【００２１】
また、本発明では、好適には、上記ダウン信号が入力されていない期間において、上記第６のトランジスタが導通状態に保持され、上記第５のトランジスタのゲート−ソース間に逆バイアス電圧が印加される。
【００２２】
本発明によれば、チャージポンプにおいて、位相比較回路によって出力されるアップ信号またはダウン信号に応じて、チャージ電流またはディスチャージ電流を出力する。アップ信号及びダウン信号が出力されていないオフ時に、第３のトランジスタを導通させることにより、第２のトランジスタのゲート−ソース間に逆バイアス電圧を印加して、リーク電流の低減をはかる。
また、アップ信号またはダウン信号に応じて、第２または第３のトランジスタを切り替えるとき、制御信号のタイミングを適宜制御することによって、例えば、第２のトランジスタが導通するよりも先に第３のトランジスタを遮断させ、第２のトランジスタを遮断するよりも後に第３のトランジスタを導通させることによって第２と第３のトランジスタが同時に導通することを回避でき、チャージポンプの出力端子から電荷の放出または注入を防止でき、ＶＣＯの発振周波数の安定性を向上できる。
さらに、チャージポンプによって出力されるチャージ電流とディスチャージ電流のタイミングを第１のトランジスタに印加されるロック信号により制御することで、駆動能力を大きく確保でき、出力電流の立ち上がり及び立ち下がりエッジを急峻に制御でき、ＶＣＯの発振周波数を高精度で制御可能である。
【００２３】
【発明の実施の形態】
第１実施形態
図１は本発明に係るチャージポンプの第１の実施形態を示す回路図である。
図示のように、本実施形態のチャージポンプは、ｎＭＯＳトランジスタＮＡ，ＮＢ，ＮＣ、ｐＭＯＳトランジスタＰＡ，ＰＢ，ＰＣ、及び制御信号発生回路１０と２０によって構成されている。
【００２４】
トランジスタＰＢとＰＡは、電源電圧ＶCCの端子とチャージポンプの出力端子ＯＵＴとの間に直列接続されている。即ち、トランジスタＰＢのソースが電源電圧ＶCCが供給されている端子に接続され、ドレインがトランジスタＰＡのソースに接続されている。トランジスタＰＡのドレインが出力端子ＯＵＴに接続されている。トランジスタＰＣのソースがトランジスタＰＢのドレインとトランジスタＰＡのソースとの接続点Ｎ１に接続され、ドレインが接地されている。
【００２５】
トランジスタＰＡのゲートに制御信号発生回路１０によって出力されるアナログ制御信号ＳPAが印加され、トランジスタＰＢのゲートに制御信号発生回路１０によって出力される制御信号Ｓ１B が印加され、トランジスタＰＣのゲートに制御信号発生回路１０によって出力される制御信号Ｓ１C が印加される。
【００２６】
トランジスタＮＡとＮＢは、出力端子ＯＵＴと接地電位との間に直列接続されている。即ち、トランジスタＮＡのドレインが出力端子ＯＵＴに接続され、ソースがトランジスタＮＢのドレインに接続されている。トランジスタＮＢのソースが接地されている。トランジスタＮＣのソースがトランジスタＮＡのソースとトランジスタＮＢのドレインとの接続点Ｎ２に接続され、ドレインが電源電圧ＶCCが供給されている端子に接続されている。
【００２７】
トランジスタＮＡのゲートに、制御信号発生回路２０によって出力されるアナログ制御信号ＳNAが印加され、トランジスタＮＢのゲートに、制御信号発生回路２０によって出力される制御信号Ｓ２B が印加され、トランジスタＮＣのゲートに、制御信号発生回路２０によって出力される制御信号Ｓ２C が印加される。
【００２８】
次に、制御信号発生回路１０と２０の構成について説明する。
図２は、制御信号発生回路１０の一構成例を示す回路図である。
図２に示すように、制御信号発生回路１０は、ＡＮＤゲート１１、バッファ１２，１３、ＯＲゲート１４、インバータ１５、Ｄフリップフロップ１６，１７、及びインバータ１８，１９によって構成されている。
【００２９】
ＡＮＤゲート１１には、ＰＬＬ回路に設けられているロック検出回路のロック検出信号ＬＫＤＴと、予備分周クロック信号ＰＶＣＫが入力される。なお、ロック検出信号ＬＫＤＴは、ＰＬＬ回路がロック状態にあるとき活性化され、例えば、ハイレベルに保持され、それ以外にローレベルに保持される。予備分周クロック信号ＰＶＣＫは、ＰＬＬ回路に設けられている分周回路によって生成され、分周クロック信号ＶＣＫより、例えば、電圧制御発振器（ＶＣＯ）の発振信号の一周期分だけ速く出力されるパルス信号である。
ＡＮＤゲート１１の出力信号がＤフリップフロップ１７のクロック入力端子に入力されている。
【００３０】
バッファ１２と１３は縦続接続されている。バッファ１２の入力端子にアップ信号ＵＰが入力される。
ＯＲゲート１４の一方の端子にバッファ１３の出力信号が入力され、他方の入力端子にアップ信号ＵＰが入力される。
ＯＲゲート１４の出力信号がインバータ１５によって反転され、Ｄフリップフロップ１６のクロック入力端子に入力される。
【００３１】
Ｄフリップフロップ１６の出力端子Ｑからの出力信号がＤフリップフロップ１７のリセット端子に入力され、Ｄフリップフロップ１７の出力端子Ｑからの出力信号がインバータ１８によって反転され、Ｄフリップフロップ１６のリセット端子に入力される。
【００３２】
図２に示すように、制御信号発生回路１０において、インバータ１５から制御信号Ｓ１A が出力され、バッファ１２の出力信号がインバータ１９によって反転され、制御信号Ｓ１B として出力される。Ｄフリップフロップ１７の出力端子Ｑからの出力信号が制御信号Ｓ１C として出力される。また、制御信号Ｓ１A に応じてアナログ制御信号ＳPAが生成される。
【００３３】
以下、制御信号発生回路１０の動作について説明する。
制御信号発生回路１０は、ＰＬＬ回路がロック状態にあるとき、即ち、ロック検出信号ＬＫＤＴがハイレベルのとき制御信号Ｓ１C を出力する。それ以外のとき、ＡＮＤゲート１１の出力信号がローレベルに保持されるため、Ｄフリップフロップ１７が動作せず、制御信号Ｓ１C がリセット状態のローレベルに保持される。このとき、アップ信号ＵＰに応じて制御信号Ｓ１A とＳ１B が生成される。即ち、ＰＬＬ回路がロック状態に達していないとき、制御信号ＳPAとＳ１B が出力され、これらに応じたＶＣＯの発振周波数が制御される。
【００３４】
図３は、ロック状態に達したときの制御信号発生回路１０の動作を示す波形図である。以下、図２及び図３を参照しつつ、制御信号発生回路１０の動作を説明する。
予備分周信号ＰＶＣＫがハイレベルに立ち上がると、ＡＮＤゲート１１の出力信号が立ち上がり、これに応じて、図３（Ｆ）に示すように、Ｄフリップフロップ１７の出力、即ち、制御信号Ｓ１C がローレベルからハイレベルに変わる。
【００３５】
次に、図３（Ｇ）に示すように、アップ信号ＵＰの立ち上がりよりバッファ１２の遅延時間だけ遅れて、制御信号Ｓ１B がハイレベルからローレベルに切り替わる。
バッファ１３により、バッファ１２の出力信号がさらに遅延される。即ち、２段のバッファ１２と１３によって遅延されたアップ信号ＵＰともとのアップ信号ＵＰがともにＯＲゲート１４に入力される。
【００３６】
このため、ＯＲゲート１４によって、制御信号Ｓ１B よりも幅が広いパルス信号が出力される。さらに、ＯＲゲート１４の出力信号がインバータ１５によって反転され、Ｄフリップフロップ１６のクロック入力端子に入力される。
なお、インバータ１５の出力は、制御信号Ｓ１A として取り出される。図３（Ｈ）には、制御信号Ｓ１A の波形を示している。さらに、制御信号Ｓ１A に応じて、図３（Ｉ）に示すように所定の振幅をもつアナログ制御信号ＳPAが生成される。当該アナログ制御信号ＳPAの振幅に応じてチャージ電流ＩUPの電流値が制御される。
【００３７】
インバータ１５の出力の立ち上がりエッジに応じて、Ｄフリップフロップ１６の出力がハイレベルに切り替わり、これに応じてＤフリップフロップ１７がリセットされる。即ち、制御信号Ｓ１C がハイレベルからローレベルに立ち下がる（図３（Ｆ））。
【００３８】
上述したように、制御信号発生回路１０によって、ＰＬＬ回路に設けられている分周器からの予備分周信号ＰＶＣＫ及び位相比較回路からのアップ信号ＵＰに応じて、制御信号Ｓ１A ，Ｓ１B 及びＳ１C がそれぞれ発生される。制御信号Ｓ１B とＳ１C は、図１に示すチャージポンプのトランジスタＰＢとＰＣのゲートに印加され、制御信号Ｓ１A に応じて、所望の振幅を持つアナログ制御信号ＳPAが生成され、トランジスタＰＡのゲートに印加される。これに応じて、チャージポンプは、アップ信号ＵＰの有効期間中、即ち、アップ信号ＵＰがハイレベルに保持されている間、トランジスタＰＡのゲートに印加されるアナログ制御信号ＳPAの振幅に応じたチャージ電流ＩUPを出力端子ＯＵＴに出力する。
【００３９】
次に、図４を参照しつつ、制御信号発生回路２０の構成について説明する。
図４は、制御信号発生回路２０の一構成例を示す回路図である。
図４に示すように、制御信号発生回路２０は、ＡＮＤゲート２１、バッファ２２，２３、ＯＲゲート２４、インバータ２５、Ｄフリップフロップ２６，２７、及びインバータ２８によって構成されている。
【００４０】
ＡＮＤゲート２１には、ロック検出信号ＬＫＤＴと予備分周信号ＰＶＣＫが入力される。ＡＮＤゲート２１の出力信号がＤフリップフロップ２７のクロック入力端子に入力されている。
【００４１】
バッファ２２と２３は縦続接続されている。バッファ２２の入力端子にダウン信号ＤＮが入力される。
ＯＲゲート２４の一方の端子にバッファ２３の出力信号が入力され、他方の入力端子にダウン信号ＤＮが入力される。
ＯＲゲート２４の出力信号がインバータ２５によって反転され、Ｄフリップフロップ２６のクロック入力端子に入力される。
【００４２】
Ｄフリップフロップ２６の出力端子Ｑからの出力信号がＤフリップフロップ２７のリセット端子に入力され、Ｄフリップフロップ２７の出力端子Ｑからの出力信号がインバータ２８によって反転され、Ｄフリップフロップ２６のリセット端子に入力される。
【００４３】
図４に示すように、制御信号発生回路２０において、ＯＲゲート２４から制御信号Ｓ２A が出力され、バッファ２２から制御信号Ｓ２B が出力される。Ｄフリップフロップ２７の出力信号の反転信号、即ち、インバータ２８の出力信号Ｓが制御信号Ｓ２C として出力される。また、制御信号Ｓ２A に応じて、アナログ制御信号ＳNAが生成される。
【００４４】
以下、制御信号発生回路２０の動作について説明する。
制御信号発生回路２０は、図２に示す制御信号発生回路１０と同様に、ＰＬＬ回路がロック状態に達したとき、即ち、ロック検出信号ＬＫＤＴがハイレベルのとき制御信号Ｓ２C を出力する。それ以外のとき、ＡＮＤゲート２１の出力信号がローレベルに保持されるため、Ｄフリップフロップ２７が動作せず、制御信号Ｓ２C がリセット状態のハイレベルに保持される。
【００４５】
図５は、制御信号発生回路２０の動作を示す波形図である。以下、図４及び図５を参照しつつ、制御信号発生回路２０の動作を説明する。
予備分周信号ＰＶＣＫがハイレベルに立ち上がると、ＡＮＤゲート２１の出力信号が立ち上がり、これに応じて、Ｄフリップフロップ２７の出力信号がリセット状態のローレベルからハイレベルに立ち上がる。これに応じて、図５（Ｆ）に示すように、インバータ２８の出力信号、即ち、制御信号Ｓ２C がハイレベルからローレベルに変わる。
【００４６】
次に、図５（Ｇ）に示すように、ダウン信号ＤＮの立ち上がりよりバッファ２２の遅延時間だけ遅れて、制御信号Ｓ２B がローレベルからハイレベルに切り替わる。
バッファ２３により、バッファ２２の出力信号がさらに遅延される。即ち、２段のバッファ２２と２３によって遅延されたダウン信号ＤＮともとのダウン信号ＤＮがともにＯＲゲート２４に入力される。
【００４７】
このため、ＯＲゲート２４によって、制御信号Ｓ２B よりも幅が広いパルス信号が出力され、さらにＯＲゲート２４の出力信号がインバータ２５によって反転され、Ｄフリップフロップ２６のクロック入力端子に入力される。
なお、ＯＲゲート２４の出力は、制御信号Ｓ２A として取り出される。図５（Ｈ）には、制御信号Ｓ２A の波形を示している。さらに、制御信号Ｓ２A に応じて、図５（Ｉ）に示すように所定の振幅をもつアナログ制御信号ＳNAが生成される。当該アナログ制御信号ＳNAの振幅に応じて、ディスチャージ電流ＩDNの電流値が制御される。
【００４８】
インバータ２５の出力の立ち上がりエッジに応じて、Ｄフリップフロップ２６の出力がハイレベルに切り替わり、Ｄフリップフロップ２７がリセットされ、その出力信号がハイレベルからローレベルに立ち下がる。これに応じて、図５（Ｆ）に示すように、インバータ２８の出力信号、即ち制御信号Ｓ２C がローレベルからハイレベルに立ち上がる。
【００４９】
上述したように、制御信号発生回路２０によって、予備分周信号ＰＶＣＫ及びダウン信号ＤＮに応じて、制御信号Ｓ２A ，Ｓ２B 及びＳ２C がそれぞれ発生される。制御信号Ｓ２B とＳ２C は、図１に示すチャージポンプのトランジスタＮＢとＮＣのゲートに印加され、制御信号Ｓ２A に応じて、所望の振幅を持つアナログ制御信号ＳNAが生成され、トランジスタＮＡのゲートに印加される。これに応じて、チャージポンプは、ダウン信号ＤＮの有効期間中、即ち、ダウン信号ＤＮがハイレベルに保持されている間、トランジスタＮＡのゲートに印加されるアナログ制御信号ＳNAの振幅に応じたディスチャージ電流ＩDNを出力端子ＯＵＴに出力する。
【００５０】
本実施形態のチャージポンプにおいて、上述した制御信号発生回路１０と２０によって、位相比較回路によって生成されたアップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNをそれぞれ生成し、出力端子ＯＵＴに出力する。
【００５１】
次に、本実施形態のチャージポンプの全体の動作について説明する。
上述したとおり、本実施形態のチャージポンプは、アップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNを出力する。
ここで、まず、アップ信号ＵＰに応じてチャージ電流ＩUPを出力する部分の動作について説明する。
【００５２】
図３の波形図に示すように、アップ信号ＵＰが有効期間以外のとき、即ち、アップ信号ＵＰがローレベルのとき、制御信号Ｓ１A とＳ１B がハイレベル、制御信号Ｓ１C がローレベルにそれぞれ保持されている。また、制御信号Ｓ１A に応じて生成されているアナログ制御信号ＳPAがほぼ電源電圧ＶCCに保持される。このため、チャージポンプにおいて、トランジスタＰＣが導通し、トランジスタＰＡとＰＢが遮断する。遮断状態にあるトランジスタＰＡのソース電圧はほぼ接地電位ＧＮＤに保持され、ゲート電圧がほぼ電源電圧ＶCCに保持されているので、トランジスタＰＡのゲート−ソース間に逆バイアス電圧が印加される。このため、トランジスタＰＡのリーク電流がゼロバイアス、即ちＶGS＝０の場合に較べて低減される。
【００５３】
次に、アップ信号ＵＰの立ち上がりエッジより前に、予備分周クロック信号ＰＶＣＫが出力される。これに応じて、制御信号Ｓ１C がローレベルからハイレベルに立ち上がり、トランジスタＰＣが導通状態から遮断状態に切り替わる。
【００５４】
次に、アップ信号ＵＰが立ち上がり、所定の期間においてハイレベルに保持される。ここで、アップ信号ＵＰがハイレベルの期間を有効期間という。
図３に示すように、アップ信号ＵＰが立ち上がるに従って、制御信号Ｓ１A とＳ１B が順次ローレベルに切り替わる。制御信号Ｓ１A に応じて、所定の振幅のアナログ制御信号ＳPAが出力される。そして、制御信号Ｓ１B がローレベルに切り替わったとき、トランジスタＰＢとＰＡがともに導通状態にあり、電源電圧ＶCCの端子から出力端子ＯＵＴまでに電流経路が形成されるので、出力端子ＯＵＴにチャージ電流ＩUPが出力される。なお、チャージ電流ＩUPの電流値が、トランジスタＰＡのゲートに印加されるアナログ制御信号ＳPAのレベルにより決まる。
【００５５】
アップ信号ＵＰが有効期間を経過したのち、ローレベルに切り替わる。これに応じて、制御信号Ｓ１B がハイレベルに切り替わり、続いて制御信号Ｓ１A もハイレベルに切り替わる。これに応じて、アナログ制御信号ＳPAがハイレベル、例えば、電源電圧ＶCCに近いレベルに保持される。従って、アップ信号ＵＰが有効期間を過ぎたあと、トランジスタＰＢとＰＡが順次遮断状態に切り替わる。
【００５６】
次に、制御信号Ｓ１A の立ち上がりエッジに従って、制御信号Ｓ１C がハイレベルからローレベルに切り替わる。これに応じて、トランジスタＰＣが遮断状態から導通状態に切り替わる。
【００５７】
上述したように、アップ信号ＵＰに応じてチャージ電流ＩUPを出力する動作において、トランジスタＰＡが導通状態に切り替える前にトランジスタＰＣが遮断状態に切り替わり、また、トランジスタＰＡが遮断状態に切り替った後にトランジスタＰＣが導通状態に切り替わる。即ち、トランジスタの切り替え動作において、トランジスタＰＡとＰＣが同時に導通状態になることが回避され、出力端子ＯＵＴから電荷の流出を防止できる。これによって、トランジスタの切り替えによるローパスフィルタにおけるキャパシタの端子電圧の変動を抑制でき、ＶＣＯの発振周波数の変動を抑制できる。
【００５８】
また、チャージ電流ＩUPの出力タイミングは、トランジスタＰＢのゲートに印加される制御信号Ｓ１B によって決まる。当該制御信号Ｓ１B は、大振幅のロジック信号であり、その駆動能力が大きくとれるので、チャージ電流ＩUPの立ち上がり及び立ち下がりエッジを急峻にすることができ、これによってチャージ電流ＩUPのパルス幅を小さくでき、より高精度で制御信号の電圧レベルを制御でき、よってＶＣＯの発振周波数を高精度で制御することができる。
【００５９】
次に、ダウン信号ＤＮに応じてディスチャージ電流ＩDNの出力動作について説明する。
ダウン信号ＤＮは、アップ信号ＵＰと同様に所定の有効期間においてハイレベルに保持される。チャージポンプは、ダウン信号ＤＮの有効期間に応じて、ディスチャージ電流ＩDNを発生する。なお、ディスチャージ電流ＩDNは、チャージポンプの出力端子ＯＵＴからの引き込み電流である。
【００６０】
図５にの波形図に示すように、ダウン信号ＤＮが有効期間以外のとき、即ち、ダウン信号ＤＮがローレベルのとき、制御信号Ｓ２A とＳ２B がローレベルに保持され、制御信号Ｓ２C がハイレベルに保持される。また、制御信号Ｓ２A に応じて生成されているアナログ制御信号ＳNAがほぼ接地電位ＧＮＤに保持される。このため、トランジスタＮＣが導通し、トランジスタＮＡとＮＢが遮断する。また、遮断状態にあるトランジスタＮＡのソース電圧がほぼ電源電圧ＶCCに保持され、ゲート電圧が接地電位ＧＮＤに保持されているので、トランジスタＮＡのゲート−ソース間に逆バイアス電圧が印加される。このため、そのリーク電流がゼロバイアス、即ち、ＶGS＝０の場合に較べて低減される。
【００６１】
次に、ダウン信号ＤＮの立ち上がりエッジより前に、予備分周クロック信号ＰＶＣＫが出力される。これに応じて、制御信号Ｓ２C がハイレベルからローレベルに切り替わり、トランジスタＮＣが導通状態から遮断状態に切り替わる。
【００６２】
次に、ダウン信号ＤＮが立ち上がり、有効期間においてハイレベルに保持される。
図５に示すように、ダウン信号ＤＮの立ち上がりに従って、制御信号Ｓ２A とＳ２B が順次ハイレベルに切り替わる。また、制御信号Ｓ２A に応じて、所定の振幅をもつアナログ制御信号ＳNAが出力される。そして、制御信号Ｓ２B がハイレベルに切り替わったとき、トランジスタＮＢとＮＡがともに導通状態にあり、チャージポンプの出力端子ＯＵＴから接地電位ＧＮＤまでに電流経路が形成されるので、出力端子ＯＵＴからディスチャージ電流ＩDNが引き込まれる。なお、ディスチャージ電流ＩDNの電流値が、トランジスタＮＡのゲートに印加されるアナログ制御信号ＳNAのレベルにより決まる。
【００６３】
ダウン信号ＤＮが有効期間を経過したのち、ローレベルに切り替わる。これに応じて、制御信号Ｓ２B がローレベルに切り替わり、続いて制御信号Ｓ２A もローレベルに切り替わる。アナログ制御信号ＳNAがローレベル、例えば、ほぼ接地電位に保持される。このため、ダウン信号ＤＮが有効期間を経過したときトランジスタＮＢとＮＡが順次遮断状態に切り替わる。
【００６４】
次に、制御信号Ｓ２A の立ち下がりエッジに従って、制御信号Ｓ２C がローレベルからハイレベルに切り替わる。これに応じて、トランジスタＮＣが遮断状態から導通状態に切り替わる。
【００６５】
上述したように、ダウン信号ＤＮに応じてディスチャージ電流ＩDNを出力する動作において、トランジスタＮＡが導通状態に切り替える前にトランジスタＮＣが遮断状態に切り替わり、また、トランジスタＮＡが遮断状態に切り替った後にトランジスタＮＣが導通状態に切り替わる。即ち、トランジスタの切り替え動作において、トランジスタＮＡとＮＣが同時に導通状態になることが回避され、出力端子ＯＵＴに電荷の注入を防止できる。これによって、トランジスタの切り替えによるローパスフィルタにおけるキャパシタの端子電圧の変動を抑制でき、ＶＣＯの発振周波数の変動を抑制できる。
【００６６】
また、ディスチャージ電流ＩDNの出力タイミングは、トランジスタＮＢのゲートに印加される制御信号Ｓ２B によって決まる。当該制御信号Ｓ２B は、大振幅のロジック信号であり、その駆動能力が大きくとれるので、ディスチャージ電流ＩDNの立ち上がり及び立ち下がりエッジを急峻にすることができ、これによってディスチャージ電流ＩDNのパルス幅を小さくでき、より高精度で制御信号の電圧レベルを制御でき、よってＶＣＯの発振周波数を高精度で制御することができる。
【００６７】
以上説明したように、本実施形態のチャージポンプによれば、位相比較回路からのアップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNを発生し、アップ信号ＵＰ及びダウン信号ＤＮの何れも出力されていないオフ時に、トランジスタＰＣとトランジスタＮＣを導通させることにより、トランジスタＰＡのソース電圧をゲート電圧より低く保持し、また、トランジスタＮＡのソース電圧をゲート電圧より高く保持することにより、トランジスタＰＡとＮＡのゲート−ソース間が逆バイアスされ、リーク電流を低減できる。また、アップ信号ＵＰまたはダウン信号ＤＮに応じてトランジスタを切り替えるとき、切り替えのタイミングを適宜制御することにより、トランジスタＰＡとＰＣを同時に導通する状態、またはトランジスタＮＡとＮＣが同時に導通する状態が回避され、トランジスタの切り替えによる出力端子ＯＵＴの電荷の流出または注入を回避でき、ＶＣＯに供給する制御電圧の変動を抑制でき、よってＶＣＯの発振周波数の変動を抑制できる。また、本実施形態のチャージポンプにおいて、チャージ電流ＩUP及びディスチャージ電流ＩDNの出力タイミングは、それぞれトランジスタＰＢ及びＮＢのゲートに印加する大振幅のロジック制御信号により制御される。このため、トランジスタのゲート駆動能力を容易に高めることができ、チャージ電流ＩUP及びディスチャージ電流ＩDNの立ち上がり及び立ち下がりエッジを急峻にすることができ、よって出力電流のパルス幅を小さくでき、ＶＣＯの発振周波数を高精度で制御することができる。
【００６８】
第２実施形態
図６は本発明に係るチャージポンプの第２の実施形態を示す回路図である。
図示のように、本実施形態のチャージポンプ回路は、制御信号発生回路１０Ａと２０Ａ、及びｐＭＯＳトランジスタＰＡ，ＰＢ，ＰＤ、ｎＭＯＳトランジスタＮＡ，ＮＢ，ＮＤによって構成されている。
【００６９】
図１に示す本発明のチャージポンプの第１の実施形態に較べて、本実施形態のチャージポンプでは、ｐＭＯＳトランジスタＰＣの代わりにｎＭＯＳトランジスタＮＤが用いられ、または、ｎＭＯＳトランジスタＮＣの代わりにｐＭＯＳトランジスタＰＤが用いられている。
【００７０】
図６に示すように、トランジスタＮＤにおいて、ドレインがトランジスタＰＢのドレインとトランジスタＰＡのソースとの接続点Ｎ１に接続され、ソースが接地されている。トランジスタＮＤのゲートに制御信号発生回路１０Ａによって出力された制御信号Ｓ１D が印加される。
一方、トランジスタＰＤにおいては、ソースが電源電圧ＶCCが供給される端子に接続され、ドレインがトランジスタＮＡのソースとトランジスタＮＢのドレインの接続点Ｎ２に接続されている。また、トランジスタＰＤのゲートには、制御信号発生回路２０Ａによって出力される制御信号Ｓ２D が印加される。
【００７１】
また、本実施形態のチャージポンプにおいて、制御信号発生回路１０Ａによって出力される制御信号Ｓ１D は、上述した第１の実施形態の制御信号発生回路１０が出力する制御信号Ｓ１C の論理反転信号であり、制御信号発生回路２０Ａによって出力される制御信号Ｓ２D は、第１の実施形態の制御信号発生回路２０が出力する制御信号Ｓ２C の論理反転信号である。
【００７２】
本実施形態のチャージポンプにおいて、上述した構成の違いを除けば、図１に示す本発明の第１の実施形態のチャージポンプとほぼ同じである。このため、本実施形態のチャージポンプは、第１の実施形態のチャージポンプと同じように動作し、アップ信号ＵＰまたはダウン信号ＤＮに応じて、出力端子ＯＵＴにチャージ電流ＩUPまたはディスチャージ電流ＩDNを出力する。
【００７３】
また、制御信号発生回路１０Ａ及び２０Ａにおいて、アップ信号ＵＰ及びダウン信号ＤＮが出力されていないオフ時に、トランジスタＰＡ，ＰＢを遮断させ、トランジスタＮＤを導通させる制御信号を出力し、また、トランジスタＮＡ，ＮＢを遮断させ、トランジスタＰＤを導通させる制御信号を出力する。このため、例えば、トランジスタＰＡにおいて、ソース電圧が接地電位ＧＮＤに保持され、ゲート電圧がほぼ電源電圧ＶCCに保持されるので、ゲート−ソース間が逆バイアスされ、リーク電流を大幅に低減できる。同様に、トランジスタＮＡにおいて、ソース電圧がほぼ電源電圧ＶCCに保持され、ゲート電圧が接地電位ＧＮＤに保持されるので、ゲート−ソース間が逆バイアスされ、リーク電流を大幅に低減できる。
【００７４】
また、本実施形態において、オフ時にトランジスタＮＡのソース電圧がｐＭＯＳトランジスタＰＤによってほぼ電源電圧ＶCCレベルまで持ち上げられる。一方、第１の実施形態のチャージポンプにおいて、トランジスタＮＡのソース電圧は、ｎＭＯＳトランジスタＮＣによって持ち上げられるため、ソース電圧が電源電圧ＶCCよりトランジスタＮＣのしきい値電圧分低下する。このため、本実施形態のチャージポンプにおいてオフ時にトランジスタＮＡのソース電圧を第１の実施形態のチャージポンプに較べて高めに保持でき、リーク電流を抑制する効果が向上する。
【００７５】
さらに、本実施形態において、アップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNを出力する切り替えのとき、制御信号発生回路１０Ａ及び２０Ａによって、所定のタイミングで適宜制御信号を生成することにより、トランジスタＰＡとＮＤが同時に導通することが回避され、出力端子ＯＵＴからの電荷の放出を防止でき、また、トランジスタＮＡとＰ手Ｉが同時に導通することが回避され、出力端子ＯＵＴに電荷が注入されることが防止できる。このため、切り替えによるＶＣＯの制御信号の電圧レベルの変動を抑制でき、ＶＣＯの発振周波数の変動を抑制できる。
【００７６】
第２実施形態
図７は本発明に係るＰＬＬ回路の一実施形態を示す構成図である。
図示のように、本実施形態のＰＬＬ回路は、位相周波数比較回路１００、ロック検出回路１１０、チャージポンプ１２０、ループフィルタ１３０、ＶＣＯ１４０及び分周器１５０を有している。
【００７７】
以下、本実施形態のＰＬＬ回路の各構成部分について説明する。
位相周波数比較回路１００は、基準クロック信号ＲＣＫと分周器１５０から出力される分周クロック信号ＶＣＫとの位相及び周波数を比較し、当該比較の結果、基準クロック信号ＲＣＫと分周クロック信号ＶＣＫとの位相差に応じて、アップ信号ＵＰまたはダウン信号ＤＮを出力する。
【００７８】
ロック検出回路１１０は、位相周波数比較回路１００からのアップ信号ＵＰ及びダウン信号ＤＮに応じて、ＰＬＬ回路がロック状態にあるか否かを検出し、検出の結果、ＰＬＬ回路がロック状態にあるとき、ロック検出信号ＬＫＤＴを活性化し、例えば、ハイレベルに設定する。なお、ロック検出信号ＬＫＤＴがチャージポンプ１２０に出力される。
【００７９】
チャージポンプ１２０は、位相周波数比較回路１００からのアップ信号ＵＰ、ダウン信号ＤＮ及びロック検出回路１１０からのロック検出信号ＬＫＤＴに応じて、チャージ電流ＩUPまたはディスチャージ電流ＩDNを出力する。
チャージポンプ１２０は、上述した本発明の第１または第２の実施形態のチャージポンプによって構成されている。
【００８０】
ループフィルタ１３０は、図７に示すように、例えば、チャージポンプの出力端子と接地電位ＧＮＤとの間に縦続接続されている抵抗素子Ｒ及びキャパシタＣによって構成されている。ループフィルタ１３０において、キャパシタＣは、チャージポンプ１２０から出力されるチャージ電流ＩUP及びディスチャージ電流ＩDNに応じて充電または放電し、制御電圧ＶC を発生してＶＣＯ１４０に出力する。
【００８１】
なお、図７は、ループフィルタの一構成例を示したに過ぎず、ループフィルタは、他の種々の構成を有するが、抵抗素子ＲとキャパシタＣを含むローパスフィルタはその基本的な構成である。そして、キャパシタＣがチャージポンプ１２０の出力電流に応じて充放電することによって、制御電圧ＶC を発生し、これに基づいてＶＣＯ１４０の発振周波数を制御する点では、共通している。
【００８２】
ＶＣＯ１４０は、ループフィルタ１３０によって生成した制御電圧ＶC に応じて発振周波数が制御される。当該発振周波数でクロック信号ＣＫを生成し、分周器１５０に供給する。
【００８３】
分周器１５０は、ＶＣＯ１４０からのクロック信号ＣＫを所定の分周比Ｎで分周し、分周クロック信号ＶＣＫを位相周波数比較回路１００に出力する。また、分周器１５０は、分周クロック信号ＶＣＫより、位相がわずかに進んでいる予備分周クロック信号ＰＶＣＫを生成し、チャージポンプ１２０に供給する。
予備分周クロック信号ＰＶＣＫは、例えば、分周クロック信号ＶＣＫより、クロック信号ＣＫの１周期分だけ位相が進んでいるパルス信号である。例えば、分周器１５０の分周比がＮであるとき、予備分周クロック信号ＰＶＣＫは、分周クロック信号ＶＣＫより、π／Ｎだけ位相が進む。
【００８４】
次に、上述した構成を有するＰＬＬ回路の動作について説明する。
位相周波数比較回路１００において、基準クロック信号ＲＣＫと分周クロック信号ＶＣＫの位相、周波数を比較し、これらのクロック信号の位相差に応じてアップ信号ＵＰまたはダウン信号ＤＮが出力される。
【００８５】
ロック検出回路１１０において、位相周波数比較回路１００により出力されたアップ信号ＵＰまたはダウン信号ＤＮに応じて、ＰＬＬ回路がロック状態にあるか否かについて判断が行われる。当該判断の結果、ＰＬＬ回路がロック状態にあるとき、ロック検出信号ＬＫＤＴが活性化される。
チャージポンプ１２０では、アップ信号ＵＰまたはダウン信号ＤＮに応じてチャージ電流ＩUPまたはディスチャージ電流ＩDNが出力される。
【００８６】
本実施形態のＰＬＬ回路において、ロック検出回路１１０による検出の結果、ＰＬＬ回路がロック状態にある場合、チャージポンプ１２０は、図３及び図５の波形図に示すように、予備分周信号ＰＶＣＫ及びアップ信号ＵＰまたはダウン信号ＤＮに応じて、制御信号発生回路によって生成した制御信号に応じてトランジスタの切り替えが行われる。その結果、アップ信号ＵＰ及びダウン信号ＤＮが出力されていないオフ時のリーク電流が低減される。また、オフ時の制御電圧ＶCのレベル変動が抑制され、ＶＣＯ１４０の発振周波数の変動が抑制される。
【００８７】
一方、ＰＬＬ回路がロック状態に達していないとき、チャージポンプ１２０は、制御信号Ｓ１C またはＳ２C を出力しない。この場合、例えば、図１に示すチャージポンプにおいて、トランジスタＰＣとＮＣが遮断状態に保持され、アップ信号ＵＰまたはダウン信号ＤＮに応じて、トランジスタＰＡ，ＰＢ及びトランジスタＮＡ，ＮＢが導通または遮断状態に制御され、チャージ電流ＩUPまたはディスチャージ電流ＩDNが出力端子ＯＵＴに供給される。これに応じて、ループフィルタ１３０によって、チャージポンプ１２０の出力電流に応じて制御電圧ＶC が発生され、これに応じてＶＣＯ１４０において発振周波数が制御され、そして、分周器１５０からの分周クロック信号ＶＣＫと基準クロック信号ＲＣＫの位相及び周波数がほぼ一致するようになったとき、ＰＬＬ回路がロック状態に入る。
【００８８】
上述したように、本実施形態のＰＬＬ回路によれば、ロック状態に達していない場合、チャージポンプ１２０によって位相周波数比較回路１００からのアップ信号ＵＰまたはダウン信号ＤＮに応じて、チャージ電流ＩUPまたはディスチャージ電流ＩDNが生成される。これに応じて、ループフィルタ１３０によって制御電圧ＶC が出力し、ＶＣＯ１４０の発振周波数が制御される。このため、分周器１５０から出力される分周クロック信号ＶＣＫと基準クロック信号ＲＣＫとの位相差及び周波数の差が収束するように、ＰＬＬ回路においてフィードバック制御が行われ、ＰＬＬ回路がロック状態に達したとき制御が安定化する。そして、ロック状態に達したあと、チャージポンプ１２０において図３及び図５に示すように動作し、オフ時のリーク電流の発生が抑制され、制御電圧ＶC の安定性、及びＶＣＯ１４０の発振周波数の安定性を改善できる。また、チャージ電流ＩUP及びディスチャージ電流ＩDNのパルス幅を小さく制御することができ、ＶＣＯ１４０の発振周波数を高精度で制御可能である。
【００８９】
【発明の効果】
以上説明したように、本発明のチャージポンプ及びそれを用いて構成されたＰＬＬ回路によれば、アップ信号及びダウン信号が出力されていないオフ時に、電流出力用トランジスタのソース−ゲート間に逆バイアス電圧をかけることによって、オフ時のリーク電流を低減でき、ＶＣＯの発振周波数の安定性を改善できる。一方、アップ信号及びダウン信号に応じて電流出力トランジスタを切り替えるとき、それぞれのトランジスタの切り替えタイミングを適宜制御することによって、切り替えによるチャージポンプ出力端子の電荷の注入または放出を防止でき、制御電圧の変動を抑制し、ＶＣＯの発振周波数の変動を抑制できる。
さらに、本発明のチャージポンプによれば、電流出力のタイミングは、電流出力用トランジスタの制御端子に印加されるロック信号によって制御されるので、出力電流の立ち上がりまたは立ち下がりエッジを急峻にすることができ、電流パルスの幅を小さくでき、これに従ってＶＣＯの発振周波数を高精度で制御できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るチャージポンプの第１の実施形態を示す回路図である。
【図２】チャージポンプを構成する制御信号発生回路１０の構成を示す回路図である。
【図３】制御信号発生回路１０の動作を示す波形図である。
【図４】チャージポンプを構成する制御信号発生回路２０の構成を示す回路図である。
【図５】制御信号発生回路２０の動作を示す波形図である。
【図６】本発明に係るチャージポンプの第２の実施形態を示す回路図である。
【図７】本発明に係るＰＬＬ回路の一構成例を示すブロック図である。
【図８】従来のチャージポンプの一構成例を示す回路図である。
【図９】従来のチャージポンプの他の構成例を示す回路図である。
【符号の説明】
１０，１０Ａ，２０，２０Ａ…制御信号発生回路、
１００…位相周波数比較回路、１１０…ロック検出回路、
１２０…チャージポンプ、１３０…ループフィルタ、
１４０…ＶＣＯ、１５０…分周器、
ＶCC…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、チャージポンプ及びチャージポンプを用いたＰＬＬ回路、例えば、無線通信装置において局部発振信号を発生するＰＬＬ回路及びそれに用いられるチャージポンプに関するものである。
【０００２】
【従来の技術】
チャージポンプのオフ時のリーク電流はチャージポンプの出力信号の電圧変動を引き起し、ＰＬＬ回路の発振周波数の変動を引き起こす原因の一つになっている。このため、オフ時のリーク電流の低減がチャージポンプ回路に要求される重要な特性である。近年、半導体の微細化に伴って電源電圧が低下し、低電圧で動作するためにトランジスタのしきい値電圧を低くすることが必要となる。これによりトランジスタのオフ時のリーク電流が増加傾向にある。
【０００３】
図８は、従来のチャージポンプの一例を示している。図示のように、このチャージポンプは、ｎＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ３及びｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３によって構成されている。トランジスタＮＴ２とＮＴ３が差動対を構成し、トランジスタＮＴ１は、トランジスタＮＴ２とＮＴ３のソース同士の接続点と接地電位との間に接続され、当該差動対に電流を供給する。トランジスタＰＴ２とＰＴ３も差動対を構成し、トランジスタＰＴ１は、トランジスタＰＴ２とＰＴ３のソース同士の接続点と電源電圧ＶCCの供給端子との間に接続され、当該差動対に電流を供給する。
【０００４】
上述したチャージポンプにおいて、トランジスタＮＴ２とＮＴ３からなる差動対により、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じて、出力端子ＯＵＴにディスチャージ電流ＩDNを出力する。即ち、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じて、出力端子ＯＵＴから接地電位ＧＮＤに流れる引き込み電流がＩDNが発生する。一方、トランジスタＰＴ２とＰＴ３からなる差動対により、アップ信号ＵＰ及びその論理反転信号ＵＰＸに応じて、出力端子ＯＵＴにチャージ電流ＩUPを出力する。
【０００５】
上述したチャージポンプにおいて、ディスチャージ電流ＩDNの電流値は、トランジスタＮＴ１のゲートに印加されるバイアス電圧ＶＮによって制御され、チャージ電流ＩUPの電流値は、トランジスタＰＴ１のゲートに印加されるバイアス電圧ＶＰによって制御される。また、ディスチャージ電流ＩDNとチャージ電流ＩUPのタイミングは、上述したように、それぞれダウン信号ＤＮ及びアップ信号ＵＰによって制御される。
【０００６】
上述したチャージポンプにおいて、アップ信号ＵＰ及びその論理反転信号ＵＰＸ、並びにダウン信号ＤＮ及びその論理反転信号ＤＮＸの振幅を大きくすることにより、オフ時のリーク電流の低減を図れる。しかし、オフ時にもトランジスタＮＴ３とＰＴ３にそれぞれ電流ＩDNと電流ＩUPが流れるので、消費電流が大きいという問題があり、さらに、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じてトランジスタＮＴ２とＮＴ３を切り替えるとき、またはアップ信号ＵＰ及びその論理反転信号ＵＰＸに応じてトランジスタＰＴ２とＰＴ３を切り替えるとき、差動対を構成する両方のトランジスタがオンしてしまう。このため、例えば、ダウン信号ＤＮ及びその論理反転信号ＤＮＸが切り替わるとき、トランジスタＮＴ２とＮＴ３両方がオンするので、出力端子ＯＵＴと電源電圧ＶCCの供給側が短絡してしまい、出力端子ＯＵＴに電荷が流入してしまう。一方、アップ信号ＵＰ及びその論理反転信号ＵＰＸが切り替わるとき、トランジスタＰＴ２とＰＴ３両方がオンするので、出力端子ＯＵＴと接地電位ＧＮＤが短絡してしまい、出力端子ＯＵＴから電荷が流出してしまう。
【０００７】
上述したダウン信号ＤＮ及びアップ信号ＵＰの切り替えによる電荷の流入または流出に応じて、チャージポンプの出力端子ＯＵＴに接続されているキャパシタの端子電圧ＶC が変化するので、この端子電圧ＶC によって制御される電圧制御発振器の発振周波数が所望の値からずれてしまう。
【０００８】
上述した問題を回避するため、図９に示すチャージポンプが提案されている。図示のように、本例のチャージポンプでは、バッファアンプＡＭＰ１が設けられている。バッファアンプＡＭＰ１の正の入力端子がトランジスタＮＴ２とＰＴ２のドレイン同士の接続点に接続され、その出力端子と負の入力端子が、トランジスタＮＴ３とＰＴ３のドレイン同士の接続点Ａに接続されている。
【０００９】
即ち、このチャージポンプにおいて、バッファアンプＡＭＰ１が電圧フォロワを構成している。これによって、バッファアンプＡＭＰ１の出力端子Ａがその正の入力端子と同じ電圧に保持されている。このため、ダウン信号ＤＮ及びその論理反転信号ＤＮＸに応じてトランジスタを切り替えるとき、またはアップ信号ＵＰ及びその論理反転信号ＵＰＸに応じてトランジスタを切り替えるとき、端子Ａから出力端子ＯＵＴへの電荷の流入または流出を防ぐことができる。
【００１０】
しかし、図９に示すチャージポンプにおいて、オフ時にもトランジスタＮＴ３とＰＴ３に電流ＩDNと電流ＩUPが流れるので、消費電流が大きいという問題が改善されていない。また、電流ＩDNと電流ＩUP以上の出力がを要するバッファアンプＡＭＰ１を必要とするため、さらに消費電力が増大し、また、回路の規模が大きくなるという問題がある。
【００１１】
【特許文献１】
特開２００１−１７７４００号公報
【特許文献２】
特開２０００−２６９８０８号公報
【非特許文献１】
"A PLL Generator with 5 ｔo 110MHzof Lock Range for Microprocessors",IEEE Journal of solid-state circuits,vol.127,no.11,november 1992,pp.1599-1607
【００１２】
【発明が解決しようとする課題】
上述した従来のチャージポンプにおけるオフ時のリーク電流を低減するため、様々な工夫が施されていた。例えば、特許文献２に開示されているチャージポンプにおいて、電流出力をしないとき、トランジスタにバックバイアス電圧を印加することにより、オフ時のリーク電流の低減を図っていた。
例えば、図８に示す回路を例として、ディスチャージ電流ＩDNを発生するｎＭＯＳトランジスタ側では、電流ＩDNを出力しないとき、トランジスタＮＴ１とＮＴ２のゲートにローレベル、例えば、接地電位レベルの信号を印加し、トランジスタＮＴ３のゲートにハイレベル、例えば、電源電圧ＶCCレベルの信号を印加する。これによって、差動対を形成しているトランジスタＮＴ２とＮＴ３のソース同士の接続点がハイレベル、例えば、電源電圧ＶCCよりトランジスタＮＴ３のゲート−ソース間電圧Ｖgs分だけ低い電圧（ＶCC−Ｖgs）に保持される。このため、トランジスタＮＴ２にバックバイアス電圧が印加され、オフ時のリーク電流が低減される。
【００１３】
しかし、実際にディスチャージ電流ＩDNの出力タイミングを決定する信号は、トランジスタＮＴ２のゲートに印加される駆動信号であり、この駆動信号は、アナログの振幅情報を含んだスイッチング制御信号であり、その振幅によって電流ＩDNの電流値が決まる。一般には、この駆動信号を急峻に立ち上げることが困難である。その理由は、トランジスタＮＴ２のゲートには、ゲート容量のほか、負荷容量に応じた容量も付くので、トランジスタＮＴ２のゲートを駆動するには、通常よりも大きな駆動能力を必要とする。さらに、この駆動信号は、ロジック信号ではなく、振幅情報も必要とするアナログ信号であるため、駆動能力を高めやすいロジックのバッファ回路などを使用できないからである。
【００１４】
なお、図８に示すチャージポンプでは、ディスチャージ電流ＩDNを発生するｎＭＯＳトランジスタ側だけではなく、チャージ電流ＩUPを発生するｐＭＯＳトランジスタ側も同じく、トランジスタＰＴ２のゲートに印加する駆動信号は、振幅情報をもつアナログ信号であり、その駆動能力の制限で急峻な立ち上がりが困難である。
【００１５】
上述した原因で、トランジスタＮＴ２のゲートに印加する駆動信号の立ち上がり特性が悪く、幅の短いパルス信号で駆動することができなくなる。このため、チャージポンプの出力端子ＯＵＴに接続され、チャージポンプの出力電流を受けて制御信号ＳC を発生し、この制御信号ＳC を用いて電圧制御発振器（ＶＣＯ）の発振周波数を制御するＰＬＬ回路では、制御信号ＳC の精度が低下し、発振周波数を高精度で制御することができなくなるという不利益がある。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電流出力の立ち上がり及び立ち下がり特性を改善し、短いパルスで電流出力を駆動でき、かつ電流出力をしないオフ時のリーク電流を低減させ、消費電力の低減を実現できるチャージポンプ及びそれを用いたＰＬＬ回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明のチャージポンプは、有効期間に第１のレベルに保持され、上記有効期間以外に第２のレベルに保持される入力信号に応じて、上記有効期間に応じた期間に電流を出力するチャージポンプであって、第１の電源と出力端子間に直列接続されている第１のトランジスタと第２のトランジスタと、上記第１と第２のトランジスタの接続点と第２の電源との間に接続されている第３のトランジスタと、上記入力信号に応じて、上記有効期間に応じた期間において上記第１のトランジスタを導通させ、それ以外に上記第１のトランジスタを遮断させる第１の制御信号を生成し、第１のトランジスタの制御端子に印加し、上記第１のトランジスタの導通よりも先に上記第２のトランジスタを導通させ、上記第１のトランジスタの遮断よりも後に上記第２のトランジスタを遮断させ、かつ、導通時に所望の出力電流を流れるレベルに保持される第２の制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第２のトランジスタが導通する前に上記第３のトランジスタを遮断させ、上記第２のトランジスタが遮断する後に上記第３のトランジスタを導通させる第３の制御信号を生成し、上記第３のトランジスタの制御端子に印加する制御信号生成回路とを有する。
【００１８】
また、本発明のＰＬＬ回路は、基準クロック信号と比較対象クロック信号との位相差に応じて、位相差信号を発生する位相比較回路と、上記位相差信号に応じた電流を出力するチャージポンプと、上記チャージポンプの出力電流に応じて生成された制御信号に応じて所定の発振周波数で発振し、発振信号に応じて上記比較対象クロック信号を生成して上記位相比較回路に出力する発振回路とを有するＰＬＬ回路であって、ＰＬＬ回路がロック状態にあるか否かを検出するロック状態検出回路と、第１の電源と出力端子間に直列接続されている第１のトランジスタと第２のトランジスタと、上記第１と第２のトランジスタの接続点と第２の電源との間に接続されている第３のトランジスタとを含む上記チャージポンプにおいて、上記ロック状態検出回路によってＰＬＬ回路がロック状態にあると検出されたとき、上記位相差信号の有効期間に応じた期間において上記第１のトランジスタを導通させ、それ以外に当該第１のトランジスタを遮断させる第１の制御信号を上記位相差信号に応じて生成し、第１のトランジスタの制御端子に印加し、上記第１のトランジスタの導通よりも先に上記第２のトランジスタを導通させ、上記第１のトランジスタの遮断よりも後に上記第２のトランジスタを遮断させ、かつ、導通時に所望の出力電流を流れるレベルに保持される第２の制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第２のトランジスタの導通よりも先に上記第３のトランジスタを遮断させ、上記第２のトランジスタの遮断よりも後に上記第３のトランジスタを導通させる第３の制御信号を生成し、上記第３のトランジスタの制御端子に印加する制御信号生成回路とを有する。
【００１９】
さらに、本発明のＰＬＬ回路は、基準クロック信号と比較対象クロック信号の位相差を比較し、上記基準クロック信号と上記比較対象クロック信号との位相差に応じて、アップ信号またはダウン信号を出力する位相比較回路と、上記アップ信号またはダウン信号に応じて、ＰＬＬ回路がロック状態にあるか否かを検出するロック状態検出回路と、上記アップ信号またはダウン信号に応じてチャージ電流またはディスチャージ電流を出力端子に出力するチャージポンプと、上記チャージポンプの出力端子に接続され、上記チャージポンプの出力電流に応じて制御信号を出力するフィルタと、上記制御信号に応じて、所望の周波数で発振信号を発生し、当該発振信号に応じて生成した信号を上記比較対象クロック信号として上記位相比較回路に出力する発振回路とを有するＰＬＬ回路であって、上記チャージポンプは、電源端子と上記出力端子との間に直列接続されている第１導電型の第１と第２のトランジスタと、上記第１と第２のトランジスタの接続点と基準電位との間に接続されている第３のトランジスタと、上記アップ信号を受けて、当該アップ信号の有効期間に応じて上記第１のトランジスタを導通させ、上記有効期間以外に上記第１のトランジスタを遮断させる第１のチャージ制御信号を生成して上記第１のトランジスタの制御端子に印加し、上記第２のトランジスタを上記第１のトランジスタが導通するよりも先に導通させ、上記第１のトランジスタが遮断するよりも後に遮断させ、かつ導通時に所望のチャージ電流を上記出力端子に出力する第２のチャージ制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第３のトランジスタを上記第２のトランジスタが導通するよりも先に遮断させ、上記第２のトランジスタが遮断するよりも後に導通させる第３のチャージ制御信号を生成し、上記第３のトランジスタの制御端子に印加する第１の制御信号生成回路と、上記基準電位と上記出力端子との間に直列接続されている第２導電型の第４と第５のトランジスタと、上記第４と第５のトランジスタの接続点と上記電源端子との間に接続されている第６のトランジスタと、上記ダウン信号を受けて、当該ダウン信号の有効期間に応じて上記第４のトランジスタを導通させ、上記有効期間以外に上記第４のトランジスタを遮断させる第１のディスチャージ制御信号を生成して上記第４のトランジスタの制御端子に印加し、上記第５のトランジスタを上記第４のトランジスタが導通するよりも先に導通させ、上記第４のトランジスタが遮断するよりも後に遮断させ、かつ導通時に所望のディスチャージ電流を上記出力端子に出力する第２のディスチャージ制御信号を生成し、上記第５のトランジスタの制御端子に印加し、上記第６のトランジスタを上記第５のトランジスタが導通するよりも先に遮断させ、上記第５のトランジスタが遮断するよりも後に導通させる第３のディスチャージ制御信号を生成し、上記第６のトランジスタの制御端子に印加する第２の制御信号生成回路とを有する。
【００２０】
また、本発明では、好適には、上記アップ信号が入力されていない期間において、上記第３のトランジスタが導通状態に保持され、上記第２のトランジスタのゲート−ソース間に逆バイアス電圧が印加される。
【００２１】
また、本発明では、好適には、上記ダウン信号が入力されていない期間において、上記第６のトランジスタが導通状態に保持され、上記第５のトランジスタのゲート−ソース間に逆バイアス電圧が印加される。
【００２２】
本発明によれば、チャージポンプにおいて、位相比較回路によって出力されるアップ信号またはダウン信号に応じて、チャージ電流またはディスチャージ電流を出力する。アップ信号及びダウン信号が出力されていないオフ時に、第３のトランジスタを導通させることにより、第２のトランジスタのゲート−ソース間に逆バイアス電圧を印加して、リーク電流の低減をはかる。
また、アップ信号またはダウン信号に応じて、第２または第３のトランジスタを切り替えるとき、制御信号のタイミングを適宜制御することによって、例えば、第２のトランジスタが導通するよりも先に第３のトランジスタを遮断させ、第２のトランジスタを遮断するよりも後に第３のトランジスタを導通させることによって第２と第３のトランジスタが同時に導通することを回避でき、チャージポンプの出力端子から電荷の放出または注入を防止でき、ＶＣＯの発振周波数の安定性を向上できる。
さらに、チャージポンプによって出力されるチャージ電流とディスチャージ電流のタイミングを第１のトランジスタに印加されるロック信号により制御することで、駆動能力を大きく確保でき、出力電流の立ち上がり及び立ち下がりエッジを急峻に制御でき、ＶＣＯの発振周波数を高精度で制御可能である。
【００２３】
【発明の実施の形態】
第１実施形態
図１は本発明に係るチャージポンプの第１の実施形態を示す回路図である。
図示のように、本実施形態のチャージポンプは、ｎＭＯＳトランジスタＮＡ，ＮＢ，ＮＣ、ｐＭＯＳトランジスタＰＡ，ＰＢ，ＰＣ、及び制御信号発生回路１０と２０によって構成されている。
【００２４】
トランジスタＰＢとＰＡは、電源電圧ＶCCの端子とチャージポンプの出力端子ＯＵＴとの間に直列接続されている。即ち、トランジスタＰＢのソースが電源電圧ＶCCが供給されている端子に接続され、ドレインがトランジスタＰＡのソースに接続されている。トランジスタＰＡのドレインが出力端子ＯＵＴに接続されている。トランジスタＰＣのソースがトランジスタＰＢのドレインとトランジスタＰＡのソースとの接続点Ｎ１に接続され、ドレインが接地されている。
【００２５】
トランジスタＰＡのゲートに制御信号発生回路１０によって出力されるアナログ制御信号ＳPAが印加され、トランジスタＰＢのゲートに制御信号発生回路１０によって出力される制御信号Ｓ１B が印加され、トランジスタＰＣのゲートに制御信号発生回路１０によって出力される制御信号Ｓ１C が印加される。
【００２６】
トランジスタＮＡとＮＢは、出力端子ＯＵＴと接地電位との間に直列接続されている。即ち、トランジスタＮＡのドレインが出力端子ＯＵＴに接続され、ソースがトランジスタＮＢのドレインに接続されている。トランジスタＮＢのソースが接地されている。トランジスタＮＣのソースがトランジスタＮＡのソースとトランジスタＮＢのドレインとの接続点Ｎ２に接続され、ドレインが電源電圧ＶCCが供給されている端子に接続されている。
【００２７】
トランジスタＮＡのゲートに、制御信号発生回路２０によって出力されるアナログ制御信号ＳNAが印加され、トランジスタＮＢのゲートに、制御信号発生回路２０によって出力される制御信号Ｓ２B が印加され、トランジスタＮＣのゲートに、制御信号発生回路２０によって出力される制御信号Ｓ２C が印加される。
【００２８】
次に、制御信号発生回路１０と２０の構成について説明する。
図２は、制御信号発生回路１０の一構成例を示す回路図である。
図２に示すように、制御信号発生回路１０は、ＡＮＤゲート１１、バッファ１２，１３、ＯＲゲート１４、インバータ１５、Ｄフリップフロップ１６，１７、及びインバータ１８，１９によって構成されている。
【００２９】
ＡＮＤゲート１１には、ＰＬＬ回路に設けられているロック検出回路のロック検出信号ＬＫＤＴと、予備分周クロック信号ＰＶＣＫが入力される。なお、ロック検出信号ＬＫＤＴは、ＰＬＬ回路がロック状態にあるとき活性化され、例えば、ハイレベルに保持され、それ以外にローレベルに保持される。予備分周クロック信号ＰＶＣＫは、ＰＬＬ回路に設けられている分周回路によって生成され、分周クロック信号ＶＣＫより、例えば、電圧制御発振器（ＶＣＯ）の発振信号の一周期分だけ速く出力されるパルス信号である。
ＡＮＤゲート１１の出力信号がＤフリップフロップ１７のクロック入力端子に入力されている。
【００３０】
バッファ１２と１３は縦続接続されている。バッファ１２の入力端子にアップ信号ＵＰが入力される。
ＯＲゲート１４の一方の端子にバッファ１３の出力信号が入力され、他方の入力端子にアップ信号ＵＰが入力される。
ＯＲゲート１４の出力信号がインバータ１５によって反転され、Ｄフリップフロップ１６のクロック入力端子に入力される。
【００３１】
Ｄフリップフロップ１６の出力端子Ｑからの出力信号がＤフリップフロップ１７のリセット端子に入力され、Ｄフリップフロップ１７の出力端子Ｑからの出力信号がインバータ１８によって反転され、Ｄフリップフロップ１６のリセット端子に入力される。
【００３２】
図２に示すように、制御信号発生回路１０において、インバータ１５から制御信号Ｓ１A が出力され、バッファ１２の出力信号がインバータ１９によって反転され、制御信号Ｓ１B として出力される。Ｄフリップフロップ１７の出力端子Ｑからの出力信号が制御信号Ｓ１C として出力される。また、制御信号Ｓ１A に応じてアナログ制御信号ＳPAが生成される。
【００３３】
以下、制御信号発生回路１０の動作について説明する。
制御信号発生回路１０は、ＰＬＬ回路がロック状態にあるとき、即ち、ロック検出信号ＬＫＤＴがハイレベルのとき制御信号Ｓ１C を出力する。それ以外のとき、ＡＮＤゲート１１の出力信号がローレベルに保持されるため、Ｄフリップフロップ１７が動作せず、制御信号Ｓ１C がリセット状態のローレベルに保持される。このとき、アップ信号ＵＰに応じて制御信号Ｓ１A とＳ１B が生成される。即ち、ＰＬＬ回路がロック状態に達していないとき、制御信号ＳPAとＳ１B が出力され、これらに応じたＶＣＯの発振周波数が制御される。
【００３４】
図３は、ロック状態に達したときの制御信号発生回路１０の動作を示す波形図である。以下、図２及び図３を参照しつつ、制御信号発生回路１０の動作を説明する。
予備分周信号ＰＶＣＫがハイレベルに立ち上がると、ＡＮＤゲート１１の出力信号が立ち上がり、これに応じて、図３（Ｆ）に示すように、Ｄフリップフロップ１７の出力、即ち、制御信号Ｓ１C がローレベルからハイレベルに変わる。
【００３５】
次に、図３（Ｇ）に示すように、アップ信号ＵＰの立ち上がりよりバッファ１２の遅延時間だけ遅れて、制御信号Ｓ１B がハイレベルからローレベルに切り替わる。
バッファ１３により、バッファ１２の出力信号がさらに遅延される。即ち、２段のバッファ１２と１３によって遅延されたアップ信号ＵＰともとのアップ信号ＵＰがともにＯＲゲート１４に入力される。
【００３６】
このため、ＯＲゲート１４によって、制御信号Ｓ１B よりも幅が広いパルス信号が出力される。さらに、ＯＲゲート１４の出力信号がインバータ１５によって反転され、Ｄフリップフロップ１６のクロック入力端子に入力される。
なお、インバータ１５の出力は、制御信号Ｓ１A として取り出される。図３（Ｈ）には、制御信号Ｓ１A の波形を示している。さらに、制御信号Ｓ１A に応じて、図３（Ｉ）に示すように所定の振幅をもつアナログ制御信号ＳPAが生成される。当該アナログ制御信号ＳPAの振幅に応じてチャージ電流ＩUPの電流値が制御される。
【００３７】
インバータ１５の出力の立ち上がりエッジに応じて、Ｄフリップフロップ１６の出力がハイレベルに切り替わり、これに応じてＤフリップフロップ１７がリセットされる。即ち、制御信号Ｓ１C がハイレベルからローレベルに立ち下がる（図３（Ｆ））。
【００３８】
上述したように、制御信号発生回路１０によって、ＰＬＬ回路に設けられている分周器からの予備分周信号ＰＶＣＫ及び位相比較回路からのアップ信号ＵＰに応じて、制御信号Ｓ１A ，Ｓ１B 及びＳ１C がそれぞれ発生される。制御信号Ｓ１B とＳ１C は、図１に示すチャージポンプのトランジスタＰＢとＰＣのゲートに印加され、制御信号Ｓ１A に応じて、所望の振幅を持つアナログ制御信号ＳPAが生成され、トランジスタＰＡのゲートに印加される。これに応じて、チャージポンプは、アップ信号ＵＰの有効期間中、即ち、アップ信号ＵＰがハイレベルに保持されている間、トランジスタＰＡのゲートに印加されるアナログ制御信号ＳPAの振幅に応じたチャージ電流ＩUPを出力端子ＯＵＴに出力する。
【００３９】
次に、図４を参照しつつ、制御信号発生回路２０の構成について説明する。
図４は、制御信号発生回路２０の一構成例を示す回路図である。
図４に示すように、制御信号発生回路２０は、ＡＮＤゲート２１、バッファ２２，２３、ＯＲゲート２４、インバータ２５、Ｄフリップフロップ２６，２７、及びインバータ２８によって構成されている。
【００４０】
ＡＮＤゲート２１には、ロック検出信号ＬＫＤＴと予備分周信号ＰＶＣＫが入力される。ＡＮＤゲート２１の出力信号がＤフリップフロップ２７のクロック入力端子に入力されている。
【００４１】
バッファ２２と２３は縦続接続されている。バッファ２２の入力端子にダウン信号ＤＮが入力される。
ＯＲゲート２４の一方の端子にバッファ２３の出力信号が入力され、他方の入力端子にダウン信号ＤＮが入力される。
ＯＲゲート２４の出力信号がインバータ２５によって反転され、Ｄフリップフロップ２６のクロック入力端子に入力される。
【００４２】
Ｄフリップフロップ２６の出力端子Ｑからの出力信号がＤフリップフロップ２７のリセット端子に入力され、Ｄフリップフロップ２７の出力端子Ｑからの出力信号がインバータ２８によって反転され、Ｄフリップフロップ２６のリセット端子に入力される。
【００４３】
図４に示すように、制御信号発生回路２０において、ＯＲゲート２４から制御信号Ｓ２A が出力され、バッファ２２から制御信号Ｓ２B が出力される。Ｄフリップフロップ２７の出力信号の反転信号、即ち、インバータ２８の出力信号Ｓが制御信号Ｓ２C として出力される。また、制御信号Ｓ２A に応じて、アナログ制御信号ＳNAが生成される。
【００４４】
以下、制御信号発生回路２０の動作について説明する。
制御信号発生回路２０は、図２に示す制御信号発生回路１０と同様に、ＰＬＬ回路がロック状態に達したとき、即ち、ロック検出信号ＬＫＤＴがハイレベルのとき制御信号Ｓ２C を出力する。それ以外のとき、ＡＮＤゲート２１の出力信号がローレベルに保持されるため、Ｄフリップフロップ２７が動作せず、制御信号Ｓ２C がリセット状態のハイレベルに保持される。
【００４５】
図５は、制御信号発生回路２０の動作を示す波形図である。以下、図４及び図５を参照しつつ、制御信号発生回路２０の動作を説明する。
予備分周信号ＰＶＣＫがハイレベルに立ち上がると、ＡＮＤゲート２１の出力信号が立ち上がり、これに応じて、Ｄフリップフロップ２７の出力信号がリセット状態のローレベルからハイレベルに立ち上がる。これに応じて、図５（Ｆ）に示すように、インバータ２８の出力信号、即ち、制御信号Ｓ２C がハイレベルからローレベルに変わる。
【００４６】
次に、図５（Ｇ）に示すように、ダウン信号ＤＮの立ち上がりよりバッファ２２の遅延時間だけ遅れて、制御信号Ｓ２B がローレベルからハイレベルに切り替わる。
バッファ２３により、バッファ２２の出力信号がさらに遅延される。即ち、２段のバッファ２２と２３によって遅延されたダウン信号ＤＮともとのダウン信号ＤＮがともにＯＲゲート２４に入力される。
【００４７】
このため、ＯＲゲート２４によって、制御信号Ｓ２B よりも幅が広いパルス信号が出力され、さらにＯＲゲート２４の出力信号がインバータ２５によって反転され、Ｄフリップフロップ２６のクロック入力端子に入力される。
なお、ＯＲゲート２４の出力は、制御信号Ｓ２A として取り出される。図５（Ｈ）には、制御信号Ｓ２A の波形を示している。さらに、制御信号Ｓ２A に応じて、図５（Ｉ）に示すように所定の振幅をもつアナログ制御信号ＳNAが生成される。当該アナログ制御信号ＳNAの振幅に応じて、ディスチャージ電流ＩDNの電流値が制御される。
【００４８】
インバータ２５の出力の立ち上がりエッジに応じて、Ｄフリップフロップ２６の出力がハイレベルに切り替わり、Ｄフリップフロップ２７がリセットされ、その出力信号がハイレベルからローレベルに立ち下がる。これに応じて、図５（Ｆ）に示すように、インバータ２８の出力信号、即ち制御信号Ｓ２C がローレベルからハイレベルに立ち上がる。
【００４９】
上述したように、制御信号発生回路２０によって、予備分周信号ＰＶＣＫ及びダウン信号ＤＮに応じて、制御信号Ｓ２A ，Ｓ２B 及びＳ２C がそれぞれ発生される。制御信号Ｓ２B とＳ２C は、図１に示すチャージポンプのトランジスタＮＢとＮＣのゲートに印加され、制御信号Ｓ２A に応じて、所望の振幅を持つアナログ制御信号ＳNAが生成され、トランジスタＮＡのゲートに印加される。これに応じて、チャージポンプは、ダウン信号ＤＮの有効期間中、即ち、ダウン信号ＤＮがハイレベルに保持されている間、トランジスタＮＡのゲートに印加されるアナログ制御信号ＳNAの振幅に応じたディスチャージ電流ＩDNを出力端子ＯＵＴに出力する。
【００５０】
本実施形態のチャージポンプにおいて、上述した制御信号発生回路１０と２０によって、位相比較回路によって生成されたアップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNをそれぞれ生成し、出力端子ＯＵＴに出力する。
【００５１】
次に、本実施形態のチャージポンプの全体の動作について説明する。
上述したとおり、本実施形態のチャージポンプは、アップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNを出力する。
ここで、まず、アップ信号ＵＰに応じてチャージ電流ＩUPを出力する部分の動作について説明する。
【００５２】
図３の波形図に示すように、アップ信号ＵＰが有効期間以外のとき、即ち、アップ信号ＵＰがローレベルのとき、制御信号Ｓ１A とＳ１B がハイレベル、制御信号Ｓ１C がローレベルにそれぞれ保持されている。また、制御信号Ｓ１A に応じて生成されているアナログ制御信号ＳPAがほぼ電源電圧ＶCCに保持される。このため、チャージポンプにおいて、トランジスタＰＣが導通し、トランジスタＰＡとＰＢが遮断する。遮断状態にあるトランジスタＰＡのソース電圧はほぼ接地電位ＧＮＤに保持され、ゲート電圧がほぼ電源電圧ＶCCに保持されているので、トランジスタＰＡのゲート−ソース間に逆バイアス電圧が印加される。このため、トランジスタＰＡのリーク電流がゼロバイアス、即ちＶGS＝０の場合に較べて低減される。
【００５３】
次に、アップ信号ＵＰの立ち上がりエッジより前に、予備分周クロック信号ＰＶＣＫが出力される。これに応じて、制御信号Ｓ１C がローレベルからハイレベルに立ち上がり、トランジスタＰＣが導通状態から遮断状態に切り替わる。
【００５４】
次に、アップ信号ＵＰが立ち上がり、所定の期間においてハイレベルに保持される。ここで、アップ信号ＵＰがハイレベルの期間を有効期間という。
図３に示すように、アップ信号ＵＰが立ち上がるに従って、制御信号Ｓ１A とＳ１B が順次ローレベルに切り替わる。制御信号Ｓ１A に応じて、所定の振幅のアナログ制御信号ＳPAが出力される。そして、制御信号Ｓ１B がローレベルに切り替わったとき、トランジスタＰＢとＰＡがともに導通状態にあり、電源電圧ＶCCの端子から出力端子ＯＵＴまでに電流経路が形成されるので、出力端子ＯＵＴにチャージ電流ＩUPが出力される。なお、チャージ電流ＩUPの電流値が、トランジスタＰＡのゲートに印加されるアナログ制御信号ＳPAのレベルにより決まる。
【００５５】
アップ信号ＵＰが有効期間を経過したのち、ローレベルに切り替わる。これに応じて、制御信号Ｓ１B がハイレベルに切り替わり、続いて制御信号Ｓ１A もハイレベルに切り替わる。これに応じて、アナログ制御信号ＳPAがハイレベル、例えば、電源電圧ＶCCに近いレベルに保持される。従って、アップ信号ＵＰが有効期間を過ぎたあと、トランジスタＰＢとＰＡが順次遮断状態に切り替わる。
【００５６】
次に、制御信号Ｓ１A の立ち上がりエッジに従って、制御信号Ｓ１C がハイレベルからローレベルに切り替わる。これに応じて、トランジスタＰＣが遮断状態から導通状態に切り替わる。
【００５７】
上述したように、アップ信号ＵＰに応じてチャージ電流ＩUPを出力する動作において、トランジスタＰＡが導通状態に切り替える前にトランジスタＰＣが遮断状態に切り替わり、また、トランジスタＰＡが遮断状態に切り替った後にトランジスタＰＣが導通状態に切り替わる。即ち、トランジスタの切り替え動作において、トランジスタＰＡとＰＣが同時に導通状態になることが回避され、出力端子ＯＵＴから電荷の流出を防止できる。これによって、トランジスタの切り替えによるローパスフィルタにおけるキャパシタの端子電圧の変動を抑制でき、ＶＣＯの発振周波数の変動を抑制できる。
【００５８】
また、チャージ電流ＩUPの出力タイミングは、トランジスタＰＢのゲートに印加される制御信号Ｓ１B によって決まる。当該制御信号Ｓ１B は、大振幅のロジック信号であり、その駆動能力が大きくとれるので、チャージ電流ＩUPの立ち上がり及び立ち下がりエッジを急峻にすることができ、これによってチャージ電流ＩUPのパルス幅を小さくでき、より高精度で制御信号の電圧レベルを制御でき、よってＶＣＯの発振周波数を高精度で制御することができる。
【００５９】
次に、ダウン信号ＤＮに応じてディスチャージ電流ＩDNの出力動作について説明する。
ダウン信号ＤＮは、アップ信号ＵＰと同様に所定の有効期間においてハイレベルに保持される。チャージポンプは、ダウン信号ＤＮの有効期間に応じて、ディスチャージ電流ＩDNを発生する。なお、ディスチャージ電流ＩDNは、チャージポンプの出力端子ＯＵＴからの引き込み電流である。
【００６０】
図５にの波形図に示すように、ダウン信号ＤＮが有効期間以外のとき、即ち、ダウン信号ＤＮがローレベルのとき、制御信号Ｓ２A とＳ２B がローレベルに保持され、制御信号Ｓ２C がハイレベルに保持される。また、制御信号Ｓ２A に応じて生成されているアナログ制御信号ＳNAがほぼ接地電位ＧＮＤに保持される。このため、トランジスタＮＣが導通し、トランジスタＮＡとＮＢが遮断する。また、遮断状態にあるトランジスタＮＡのソース電圧がほぼ電源電圧ＶCCに保持され、ゲート電圧が接地電位ＧＮＤに保持されているので、トランジスタＮＡのゲート−ソース間に逆バイアス電圧が印加される。このため、そのリーク電流がゼロバイアス、即ち、ＶGS＝０の場合に較べて低減される。
【００６１】
次に、ダウン信号ＤＮの立ち上がりエッジより前に、予備分周クロック信号ＰＶＣＫが出力される。これに応じて、制御信号Ｓ２C がハイレベルからローレベルに切り替わり、トランジスタＮＣが導通状態から遮断状態に切り替わる。
【００６２】
次に、ダウン信号ＤＮが立ち上がり、有効期間においてハイレベルに保持される。
図５に示すように、ダウン信号ＤＮの立ち上がりに従って、制御信号Ｓ２A とＳ２B が順次ハイレベルに切り替わる。また、制御信号Ｓ２A に応じて、所定の振幅をもつアナログ制御信号ＳNAが出力される。そして、制御信号Ｓ２B がハイレベルに切り替わったとき、トランジスタＮＢとＮＡがともに導通状態にあり、チャージポンプの出力端子ＯＵＴから接地電位ＧＮＤまでに電流経路が形成されるので、出力端子ＯＵＴからディスチャージ電流ＩDNが引き込まれる。なお、ディスチャージ電流ＩDNの電流値が、トランジスタＮＡのゲートに印加されるアナログ制御信号ＳNAのレベルにより決まる。
【００６３】
ダウン信号ＤＮが有効期間を経過したのち、ローレベルに切り替わる。これに応じて、制御信号Ｓ２B がローレベルに切り替わり、続いて制御信号Ｓ２A もローレベルに切り替わる。アナログ制御信号ＳNAがローレベル、例えば、ほぼ接地電位に保持される。このため、ダウン信号ＤＮが有効期間を経過したときトランジスタＮＢとＮＡが順次遮断状態に切り替わる。
【００６４】
次に、制御信号Ｓ２A の立ち下がりエッジに従って、制御信号Ｓ２C がローレベルからハイレベルに切り替わる。これに応じて、トランジスタＮＣが遮断状態から導通状態に切り替わる。
【００６５】
上述したように、ダウン信号ＤＮに応じてディスチャージ電流ＩDNを出力する動作において、トランジスタＮＡが導通状態に切り替える前にトランジスタＮＣが遮断状態に切り替わり、また、トランジスタＮＡが遮断状態に切り替った後にトランジスタＮＣが導通状態に切り替わる。即ち、トランジスタの切り替え動作において、トランジスタＮＡとＮＣが同時に導通状態になることが回避され、出力端子ＯＵＴに電荷の注入を防止できる。これによって、トランジスタの切り替えによるローパスフィルタにおけるキャパシタの端子電圧の変動を抑制でき、ＶＣＯの発振周波数の変動を抑制できる。
【００６６】
また、ディスチャージ電流ＩDNの出力タイミングは、トランジスタＮＢのゲートに印加される制御信号Ｓ２B によって決まる。当該制御信号Ｓ２B は、大振幅のロジック信号であり、その駆動能力が大きくとれるので、ディスチャージ電流ＩDNの立ち上がり及び立ち下がりエッジを急峻にすることができ、これによってディスチャージ電流ＩDNのパルス幅を小さくでき、より高精度で制御信号の電圧レベルを制御でき、よってＶＣＯの発振周波数を高精度で制御することができる。
【００６７】
以上説明したように、本実施形態のチャージポンプによれば、位相比較回路からのアップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNを発生し、アップ信号ＵＰ及びダウン信号ＤＮの何れも出力されていないオフ時に、トランジスタＰＣとトランジスタＮＣを導通させることにより、トランジスタＰＡのソース電圧をゲート電圧より低く保持し、また、トランジスタＮＡのソース電圧をゲート電圧より高く保持することにより、トランジスタＰＡとＮＡのゲート−ソース間が逆バイアスされ、リーク電流を低減できる。また、アップ信号ＵＰまたはダウン信号ＤＮに応じてトランジスタを切り替えるとき、切り替えのタイミングを適宜制御することにより、トランジスタＰＡとＰＣを同時に導通する状態、またはトランジスタＮＡとＮＣが同時に導通する状態が回避され、トランジスタの切り替えによる出力端子ＯＵＴの電荷の流出または注入を回避でき、ＶＣＯに供給する制御電圧の変動を抑制でき、よってＶＣＯの発振周波数の変動を抑制できる。また、本実施形態のチャージポンプにおいて、チャージ電流ＩUP及びディスチャージ電流ＩDNの出力タイミングは、それぞれトランジスタＰＢ及びＮＢのゲートに印加する大振幅のロジック制御信号により制御される。このため、トランジスタのゲート駆動能力を容易に高めることができ、チャージ電流ＩUP及びディスチャージ電流ＩDNの立ち上がり及び立ち下がりエッジを急峻にすることができ、よって出力電流のパルス幅を小さくでき、ＶＣＯの発振周波数を高精度で制御することができる。
【００６８】
第２実施形態
図６は本発明に係るチャージポンプの第２の実施形態を示す回路図である。
図示のように、本実施形態のチャージポンプ回路は、制御信号発生回路１０Ａと２０Ａ、及びｐＭＯＳトランジスタＰＡ，ＰＢ，ＰＤ、ｎＭＯＳトランジスタＮＡ，ＮＢ，ＮＤによって構成されている。
【００６９】
図１に示す本発明のチャージポンプの第１の実施形態に較べて、本実施形態のチャージポンプでは、ｐＭＯＳトランジスタＰＣの代わりにｎＭＯＳトランジスタＮＤが用いられ、または、ｎＭＯＳトランジスタＮＣの代わりにｐＭＯＳトランジスタＰＤが用いられている。
【００７０】
図６に示すように、トランジスタＮＤにおいて、ドレインがトランジスタＰＢのドレインとトランジスタＰＡのソースとの接続点Ｎ１に接続され、ソースが接地されている。トランジスタＮＤのゲートに制御信号発生回路１０Ａによって出力された制御信号Ｓ１D が印加される。
一方、トランジスタＰＤにおいては、ソースが電源電圧ＶCCが供給される端子に接続され、ドレインがトランジスタＮＡのソースとトランジスタＮＢのドレインの接続点Ｎ２に接続されている。また、トランジスタＰＤのゲートには、制御信号発生回路２０Ａによって出力される制御信号Ｓ２D が印加される。
【００７１】
また、本実施形態のチャージポンプにおいて、制御信号発生回路１０Ａによって出力される制御信号Ｓ１D は、上述した第１の実施形態の制御信号発生回路１０が出力する制御信号Ｓ１C の論理反転信号であり、制御信号発生回路２０Ａによって出力される制御信号Ｓ２D は、第１の実施形態の制御信号発生回路２０が出力する制御信号Ｓ２C の論理反転信号である。
【００７２】
本実施形態のチャージポンプにおいて、上述した構成の違いを除けば、図１に示す本発明の第１の実施形態のチャージポンプとほぼ同じである。このため、本実施形態のチャージポンプは、第１の実施形態のチャージポンプと同じように動作し、アップ信号ＵＰまたはダウン信号ＤＮに応じて、出力端子ＯＵＴにチャージ電流ＩUPまたはディスチャージ電流ＩDNを出力する。
【００７３】
また、制御信号発生回路１０Ａ及び２０Ａにおいて、アップ信号ＵＰ及びダウン信号ＤＮが出力されていないオフ時に、トランジスタＰＡ，ＰＢを遮断させ、トランジスタＮＤを導通させる制御信号を出力し、また、トランジスタＮＡ，ＮＢを遮断させ、トランジスタＰＤを導通させる制御信号を出力する。このため、例えば、トランジスタＰＡにおいて、ソース電圧が接地電位ＧＮＤに保持され、ゲート電圧がほぼ電源電圧ＶCCに保持されるので、ゲート−ソース間が逆バイアスされ、リーク電流を大幅に低減できる。同様に、トランジスタＮＡにおいて、ソース電圧がほぼ電源電圧ＶCCに保持され、ゲート電圧が接地電位ＧＮＤに保持されるので、ゲート−ソース間が逆バイアスされ、リーク電流を大幅に低減できる。
【００７４】
また、本実施形態において、オフ時にトランジスタＮＡのソース電圧がｐＭＯＳトランジスタＰＤによってほぼ電源電圧ＶCCレベルまで持ち上げられる。一方、第１の実施形態のチャージポンプにおいて、トランジスタＮＡのソース電圧は、ｎＭＯＳトランジスタＮＣによって持ち上げられるため、ソース電圧が電源電圧ＶCCよりトランジスタＮＣのしきい値電圧分低下する。このため、本実施形態のチャージポンプにおいてオフ時にトランジスタＮＡのソース電圧を第１の実施形態のチャージポンプに較べて高めに保持でき、リーク電流を抑制する効果が向上する。
【００７５】
さらに、本実施形態において、アップ信号ＵＰ及びダウン信号ＤＮに応じて、チャージ電流ＩUP及びディスチャージ電流ＩDNを出力する切り替えのとき、制御信号発生回路１０Ａ及び２０Ａによって、所定のタイミングで適宜制御信号を生成することにより、トランジスタＰＡとＮＤが同時に導通することが回避され、出力端子ＯＵＴからの電荷の放出を防止でき、また、トランジスタＮＡとＰ手Ｉが同時に導通することが回避され、出力端子ＯＵＴに電荷が注入されることが防止できる。このため、切り替えによるＶＣＯの制御信号の電圧レベルの変動を抑制でき、ＶＣＯの発振周波数の変動を抑制できる。
【００７６】
第２実施形態
図７は本発明に係るＰＬＬ回路の一実施形態を示す構成図である。
図示のように、本実施形態のＰＬＬ回路は、位相周波数比較回路１００、ロック検出回路１１０、チャージポンプ１２０、ループフィルタ１３０、ＶＣＯ１４０及び分周器１５０を有している。
【００７７】
以下、本実施形態のＰＬＬ回路の各構成部分について説明する。
位相周波数比較回路１００は、基準クロック信号ＲＣＫと分周器１５０から出力される分周クロック信号ＶＣＫとの位相及び周波数を比較し、当該比較の結果、基準クロック信号ＲＣＫと分周クロック信号ＶＣＫとの位相差に応じて、アップ信号ＵＰまたはダウン信号ＤＮを出力する。
【００７８】
ロック検出回路１１０は、位相周波数比較回路１００からのアップ信号ＵＰ及びダウン信号ＤＮに応じて、ＰＬＬ回路がロック状態にあるか否かを検出し、検出の結果、ＰＬＬ回路がロック状態にあるとき、ロック検出信号ＬＫＤＴを活性化し、例えば、ハイレベルに設定する。なお、ロック検出信号ＬＫＤＴがチャージポンプ１２０に出力される。
【００７９】
チャージポンプ１２０は、位相周波数比較回路１００からのアップ信号ＵＰ、ダウン信号ＤＮ及びロック検出回路１１０からのロック検出信号ＬＫＤＴに応じて、チャージ電流ＩUPまたはディスチャージ電流ＩDNを出力する。
チャージポンプ１２０は、上述した本発明の第１または第２の実施形態のチャージポンプによって構成されている。
【００８０】
ループフィルタ１３０は、図７に示すように、例えば、チャージポンプの出力端子と接地電位ＧＮＤとの間に縦続接続されている抵抗素子Ｒ及びキャパシタＣによって構成されている。ループフィルタ１３０において、キャパシタＣは、チャージポンプ１２０から出力されるチャージ電流ＩUP及びディスチャージ電流ＩDNに応じて充電または放電し、制御電圧ＶC を発生してＶＣＯ１４０に出力する。
【００８１】
なお、図７は、ループフィルタの一構成例を示したに過ぎず、ループフィルタは、他の種々の構成を有するが、抵抗素子ＲとキャパシタＣを含むローパスフィルタはその基本的な構成である。そして、キャパシタＣがチャージポンプ１２０の出力電流に応じて充放電することによって、制御電圧ＶC を発生し、これに基づいてＶＣＯ１４０の発振周波数を制御する点では、共通している。
【００８２】
ＶＣＯ１４０は、ループフィルタ１３０によって生成した制御電圧ＶC に応じて発振周波数が制御される。当該発振周波数でクロック信号ＣＫを生成し、分周器１５０に供給する。
【００８３】
分周器１５０は、ＶＣＯ１４０からのクロック信号ＣＫを所定の分周比Ｎで分周し、分周クロック信号ＶＣＫを位相周波数比較回路１００に出力する。また、分周器１５０は、分周クロック信号ＶＣＫより、位相がわずかに進んでいる予備分周クロック信号ＰＶＣＫを生成し、チャージポンプ１２０に供給する。
予備分周クロック信号ＰＶＣＫは、例えば、分周クロック信号ＶＣＫより、クロック信号ＣＫの１周期分だけ位相が進んでいるパルス信号である。例えば、分周器１５０の分周比がＮであるとき、予備分周クロック信号ＰＶＣＫは、分周クロック信号ＶＣＫより、π／Ｎだけ位相が進む。
【００８４】
次に、上述した構成を有するＰＬＬ回路の動作について説明する。
位相周波数比較回路１００において、基準クロック信号ＲＣＫと分周クロック信号ＶＣＫの位相、周波数を比較し、これらのクロック信号の位相差に応じてアップ信号ＵＰまたはダウン信号ＤＮが出力される。
【００８５】
ロック検出回路１１０において、位相周波数比較回路１００により出力されたアップ信号ＵＰまたはダウン信号ＤＮに応じて、ＰＬＬ回路がロック状態にあるか否かについて判断が行われる。当該判断の結果、ＰＬＬ回路がロック状態にあるとき、ロック検出信号ＬＫＤＴが活性化される。
チャージポンプ１２０では、アップ信号ＵＰまたはダウン信号ＤＮに応じてチャージ電流ＩUPまたはディスチャージ電流ＩDNが出力される。
【００８６】
本実施形態のＰＬＬ回路において、ロック検出回路１１０による検出の結果、ＰＬＬ回路がロック状態にある場合、チャージポンプ１２０は、図３及び図５の波形図に示すように、予備分周信号ＰＶＣＫ及びアップ信号ＵＰまたはダウン信号ＤＮに応じて、制御信号発生回路によって生成した制御信号に応じてトランジスタの切り替えが行われる。その結果、アップ信号ＵＰ及びダウン信号ＤＮが出力されていないオフ時のリーク電流が低減される。また、オフ時の制御電圧ＶCのレベル変動が抑制され、ＶＣＯ１４０の発振周波数の変動が抑制される。
【００８７】
一方、ＰＬＬ回路がロック状態に達していないとき、チャージポンプ１２０は、制御信号Ｓ１C またはＳ２C を出力しない。この場合、例えば、図１に示すチャージポンプにおいて、トランジスタＰＣとＮＣが遮断状態に保持され、アップ信号ＵＰまたはダウン信号ＤＮに応じて、トランジスタＰＡ，ＰＢ及びトランジスタＮＡ，ＮＢが導通または遮断状態に制御され、チャージ電流ＩUPまたはディスチャージ電流ＩDNが出力端子ＯＵＴに供給される。これに応じて、ループフィルタ１３０によって、チャージポンプ１２０の出力電流に応じて制御電圧ＶC が発生され、これに応じてＶＣＯ１４０において発振周波数が制御され、そして、分周器１５０からの分周クロック信号ＶＣＫと基準クロック信号ＲＣＫの位相及び周波数がほぼ一致するようになったとき、ＰＬＬ回路がロック状態に入る。
【００８８】
上述したように、本実施形態のＰＬＬ回路によれば、ロック状態に達していない場合、チャージポンプ１２０によって位相周波数比較回路１００からのアップ信号ＵＰまたはダウン信号ＤＮに応じて、チャージ電流ＩUPまたはディスチャージ電流ＩDNが生成される。これに応じて、ループフィルタ１３０によって制御電圧ＶC が出力し、ＶＣＯ１４０の発振周波数が制御される。このため、分周器１５０から出力される分周クロック信号ＶＣＫと基準クロック信号ＲＣＫとの位相差及び周波数の差が収束するように、ＰＬＬ回路においてフィードバック制御が行われ、ＰＬＬ回路がロック状態に達したとき制御が安定化する。そして、ロック状態に達したあと、チャージポンプ１２０において図３及び図５に示すように動作し、オフ時のリーク電流の発生が抑制され、制御電圧ＶC の安定性、及びＶＣＯ１４０の発振周波数の安定性を改善できる。また、チャージ電流ＩUP及びディスチャージ電流ＩDNのパルス幅を小さく制御することができ、ＶＣＯ１４０の発振周波数を高精度で制御可能である。
【００８９】
【発明の効果】
以上説明したように、本発明のチャージポンプ及びそれを用いて構成されたＰＬＬ回路によれば、アップ信号及びダウン信号が出力されていないオフ時に、電流出力用トランジスタのソース−ゲート間に逆バイアス電圧をかけることによって、オフ時のリーク電流を低減でき、ＶＣＯの発振周波数の安定性を改善できる。一方、アップ信号及びダウン信号に応じて電流出力トランジスタを切り替えるとき、それぞれのトランジスタの切り替えタイミングを適宜制御することによって、切り替えによるチャージポンプ出力端子の電荷の注入または放出を防止でき、制御電圧の変動を抑制し、ＶＣＯの発振周波数の変動を抑制できる。
さらに、本発明のチャージポンプによれば、電流出力のタイミングは、電流出力用トランジスタの制御端子に印加されるロック信号によって制御されるので、出力電流の立ち上がりまたは立ち下がりエッジを急峻にすることができ、電流パルスの幅を小さくでき、これに従ってＶＣＯの発振周波数を高精度で制御できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るチャージポンプの第１の実施形態を示す回路図である。
【図２】チャージポンプを構成する制御信号発生回路１０の構成を示す回路図である。
【図３】制御信号発生回路１０の動作を示す波形図である。
【図４】チャージポンプを構成する制御信号発生回路２０の構成を示す回路図である。
【図５】制御信号発生回路２０の動作を示す波形図である。
【図６】本発明に係るチャージポンプの第２の実施形態を示す回路図である。
【図７】本発明に係るＰＬＬ回路の一構成例を示すブロック図である。
【図８】従来のチャージポンプの一構成例を示す回路図である。
【図９】従来のチャージポンプの他の構成例を示す回路図である。
【符号の説明】
１０，１０Ａ，２０，２０Ａ…制御信号発生回路、
１００…位相周波数比較回路、１１０…ロック検出回路、
１２０…チャージポンプ、１３０…ループフィルタ、
１４０…ＶＣＯ、１５０…分周器、
ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (8)
- 有効期間に第１のレベルに保持され、上記有効期間以外に第２のレベルに保持される入力信号に応じて、上記有効期間に応じた期間に電流を出力するチャージポンプであって、
第１の電源と出力端子間に直列接続されている第１のトランジスタと第２のトランジスタと、
上記第１と第２のトランジスタの接続点と第２の電源との間に接続されている第３のトランジスタと、
上記入力信号に応じて、上記有効期間に応じた期間において上記第１のトランジスタを導通させ、それ以外に上記第１のトランジスタを遮断させる第１の制御信号を生成し、第１のトランジスタの制御端子に印加し、
上記第１のトランジスタの導通よりも先に上記第２のトランジスタを導通させ、上記第１のトランジスタの遮断よりも後に上記第２のトランジスタを遮断させ、かつ、導通時に所望の出力電流を流れるレベルに保持される第２の制御信号を生成し、上記第２のトランジスタの制御端子に印加し、
上記第２のトランジスタが導通する前に上記第３のトランジスタを遮断させ、上記第２のトランジスタが遮断する後に上記第３のトランジスタを導通させる第３の制御信号を生成し、上記第３のトランジスタの制御端子に印加する制御信号生成回路と
を有するチャージポンプ。 - 上記制御信号生成回路において、上記入力信号を所定の遅延時間だけ遅延させて出力するバッファと、
上記入力信号と上記バッファの出力信号に応じて、論理演算を行う論理ゲートとを有し、
上記バッファの出力に応じて、上記第１の制御信号が生成され、上記論理ゲートの出力に応じて、上記第２の制御信号が生成される
請求項１記載のチャージポンプ。 - 上記制御信号生成回路において、上記入力信号より位相が進んでいる予備入力信号に応じて上記第３の制御信号のレベルを切り替え、上記第３のトランジスタを遮断させ、上記第２の制御信号に応じて上記第３の制御信号のレベルを切り替え、上記第３のトランジスタを導通させる
請求項２記載のチャージポンプ。 - 基準クロック信号と比較対象クロック信号との位相差に応じて、位相差信号を発生する位相比較回路と、上記位相差信号に応じた電流を出力するチャージポンプと、上記チャージポンプの出力電流に応じて生成された制御信号に応じて所定の発振周波数で発振し、発振信号に応じて上記比較対象クロック信号を生成して上記位相比較回路に出力する発振回路とを有するＰＬＬ回路であって、
ＰＬＬ回路がロック状態にあるか否かを検出するロック状態検出回路と、
第１の電源と出力端子間に直列接続されている第１のトランジスタと第２のトランジスタと、上記第１と第２のトランジスタの接続点と第２の電源との間に接続されている第３のトランジスタとを含む上記チャージポンプにおいて、
上記ロック状態検出回路によってＰＬＬ回路がロック状態にあると検出されたとき、上記位相差信号の有効期間に応じた期間において上記第１のトランジスタを導通させ、それ以外に当該第１のトランジスタを遮断させる第１の制御信号を上記位相差信号に応じて生成し、第１のトランジスタの制御端子に印加し、
上記第１のトランジスタの導通よりも先に上記第２のトランジスタを導通させ、上記第１のトランジスタの遮断よりも後に上記第２のトランジスタを遮断させ、かつ、導通時に所望の出力電流を流れるレベルに保持される第２の制御信号を生成し、上記第２のトランジスタの制御端子に印加し、
上記第２のトランジスタの導通よりも先に上記第３のトランジスタを遮断させ、上記第２のトランジスタの遮断よりも後に上記第３のトランジスタを導通させる第３の制御信号を生成し、上記第３のトランジスタの制御端子に印加する制御信号生成回路と
を有するＰＬＬ回路。 - 上記チャージポンプにおいて、上記位相差信号が入力されていない期間において、上記第３のトランジスタが導通状態に保持され、上記第２のトランジスタのゲート−ソース間に逆バイアス電圧が印加される
請求項４記載のＰＬＬ回路。 - 基準クロック信号と比較対象クロック信号の位相差を比較し、上記基準クロック信号と上記比較対象クロック信号との位相差に応じて、アップ信号またはダウン信号を出力する位相比較回路と、
上記アップ信号またはダウン信号に応じて、ＰＬＬ回路がロック状態にあるか否かを検出するロック状態検出回路と、
上記アップ信号またはダウン信号に応じてチャージ電流またはディスチャージ電流を出力端子に出力するチャージポンプと、
上記チャージポンプの出力端子に接続され、上記チャージポンプの出力電流に応じて制御信号を出力するフィルタと、
上記制御信号に応じて、所望の周波数で発振信号を発生し、当該発振信号に応じた信号を上記比較対象クロック信号として上記位相比較回路に出力する発振回路と
を有するＰＬＬ回路であって、
上記チャージポンプは、
電源端子と上記出力端子との間に直列接続されている第１導電型の第１と第２のトランジスタと、上記第１と第２のトランジスタの接続点と基準電位との間に接続されている第３のトランジスタと、
上記アップ信号を受けて、当該アップ信号の有効期間に応じて上記第１のトランジスタを導通させ、上記有効期間以外に上記第１のトランジスタを遮断させる第１のチャージ制御信号を生成して上記第１のトランジスタの制御端子に印加し、上記第２のトランジスタを上記第１のトランジスタが導通するよりも先に導通させ、上記第１のトランジスタが遮断するよりも後に遮断させ、かつ導通時に所望のチャージ電流を上記出力端子に出力する第２のチャージ制御信号を生成し、上記第２のトランジスタの制御端子に印加し、上記第３のトランジスタを上記第２のトランジスタが導通するよりも先に遮断させ、上記第２のトランジスタが遮断するよりも後に導通させる第３のチャージ制御信号を生成し、上記第３のトランジスタの制御端子に印加する第１の制御信号生成回路と、
上記基準電位と上記出力端子との間に直列接続されている第２導電型の第４と第５のトランジスタと、上記第４と第５のトランジスタの接続点と上記電源端子との間に接続されている第６のトランジスタと、
上記ダウン信号を受けて、当該ダウン信号の有効期間に応じて上記第４のトランジスタを導通させ、上記有効期間以外に上記第４のトランジスタを遮断させる第１のディスチャージ制御信号を生成して上記第４のトランジスタの制御端子に印加し、上記第５のトランジスタを上記第４のトランジスタが導通するよりも先に導通させ、上記第４のトランジスタが遮断するよりも後に遮断させ、かつ導通時に所望のディスチャージ電流を上記出力端子に出力する第２のディスチャージ制御信号を生成し、上記第５のトランジスタの制御端子に印加し、上記第６のトランジスタを上記第５のトランジスタが導通するよりも先に遮断させ、上記第５のトランジスタが遮断するよりも後に導通させる第３のディスチャージ制御信号を生成し、上記第６のトランジスタの制御端子に印加する第２の制御信号生成回路と
を有するＰＬＬ回路。 - 上記アップ信号が入力されていない期間において、上記第３のトランジスタが導通状態に保持され、上記第２のトランジスタのゲート−ソース間に逆バイアス電圧が印加される
請求項６記載のＰＬＬ回路。 - 上記ダウン信号が入力されていない期間において、上記第６のトランジスタが導通状態に保持され、上記第５のトランジスタのゲート−ソース間に逆バイアス電圧が印加される
請求項６記載のＰＬＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002376520A JP4059077B2 (ja) | 2002-12-26 | 2002-12-26 | チャージポンプ及びそれを用いたｐｌｌ回路 |
| US10/739,109 US6919746B2 (en) | 2002-12-26 | 2003-12-19 | Charge pump circuit and PLL circuit using same |
| EP03293340A EP1434351A1 (en) | 2002-12-26 | 2003-12-26 | Charge pump circuit and PLL circuit using same |
| US11/085,559 US6954092B2 (en) | 2002-12-26 | 2005-03-22 | Charge pump circuit and PLL circuit using same |
| US11/085,537 US6960949B2 (en) | 2002-12-26 | 2005-03-22 | Charge pump circuit and PLL circuit using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002376520A JP4059077B2 (ja) | 2002-12-26 | 2002-12-26 | チャージポンプ及びそれを用いたｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004208142A true JP2004208142A (ja) | 2004-07-22 |
| JP4059077B2 JP4059077B2 (ja) | 2008-03-12 |
Family
ID=32463568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002376520A Expired - Lifetime JP4059077B2 (ja) | 2002-12-26 | 2002-12-26 | チャージポンプ及びそれを用いたｐｌｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6919746B2 (ja) |
| EP (1) | EP1434351A1 (ja) |
| JP (1) | JP4059077B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723511B1 (ko) | 2005-11-14 | 2007-05-30 | 삼성전자주식회사 | 전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및지연 동기 루프 회로 |
| JP2009005360A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 周波数シンセサイザ |
| JP2009055769A (ja) * | 2007-08-29 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 蓄電回路 |
| WO2009110773A2 (ko) * | 2008-03-07 | 2009-09-11 | (주)에프씨아이 | 쉐어링 트랜지스터의 턴 온 시간 제어가 가능한 전하펌프 |
| US7643368B2 (en) | 2007-01-08 | 2010-01-05 | Samsung Electronics Co., Ltd. | Power control circuit for semiconductor IC |
| US7884665B2 (en) | 2005-12-08 | 2011-02-08 | Rohm Co., Ltd. | Charge pump circuit, LCD driver IC, and electronic appliance |
| US9407137B2 (en) | 2014-05-23 | 2016-08-02 | Toyota Jidosha Kabushiki Kaisha | Charge pump circuit and PLL circuit |
| KR20160103901A (ko) * | 2015-02-25 | 2016-09-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 입출력 회로 |
| CN107547085A (zh) * | 2016-06-28 | 2018-01-05 | 英特尔Ip公司 | 针对锁相环的基于频率的偏置电压缩放 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1432127A1 (en) * | 2002-12-20 | 2004-06-23 | Nokia Corporation | Radio transceiver |
| KR100968296B1 (ko) | 2003-12-11 | 2010-07-07 | 모사이드 테크놀로지스, 인코포레이티드 | Ｐｌｌ／ｄｌｌ의 고출력 임피던스 충전 펌프 |
| JP4249042B2 (ja) * | 2004-01-22 | 2009-04-02 | 三菱電機株式会社 | 差動チャージポンプ用オフセットキャンセル装置 |
| US7171318B2 (en) * | 2004-06-17 | 2007-01-30 | International Business Machines Corporation | PLL filter leakage sensor |
| WO2006001057A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 電圧制御回路および半導体装置 |
| KR100551474B1 (ko) * | 2004-07-21 | 2006-02-14 | 삼성전자주식회사 | 기판 잡음 최소화를 위한 오픈 드레인 드라이버 및 그전류 구동방법 |
| KR100716661B1 (ko) * | 2005-03-31 | 2007-05-09 | 주식회사 하이닉스반도체 | 전압 부스터 회로 |
| KR100818703B1 (ko) * | 2005-06-29 | 2008-04-01 | 주식회사 하이닉스반도체 | 전압 펌핑장치 |
| JP4652918B2 (ja) * | 2005-07-15 | 2011-03-16 | ローム株式会社 | 昇圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
| KR101008509B1 (ko) * | 2006-01-17 | 2011-01-17 | 브로드콤 코포레이션 | 파워 오버 이더넷 컨트롤러 집적 회로 아키텍처 |
| KR100818799B1 (ko) * | 2006-05-25 | 2008-04-02 | 삼성전자주식회사 | 턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를구비하는 위상동기루프 |
| EP1903653B1 (en) * | 2006-08-31 | 2018-09-26 | Avago Technologies General IP (Singapore) Pte. Ltd. | Over-voltage protection for power and data applications |
| KR100807113B1 (ko) * | 2006-09-29 | 2008-02-26 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 구동방법 |
| US20080157879A1 (en) * | 2006-12-28 | 2008-07-03 | Dmitry Petrov | Decreasing frequency synthesizer lock time for a phase locked loop |
| US20080204958A1 (en) * | 2007-02-27 | 2008-08-28 | Intersil Americas Inc. | Back-current protection circuit |
| US8115597B1 (en) * | 2007-03-07 | 2012-02-14 | Impinj, Inc. | RFID tags with synchronous power rectifier |
| JP5013603B2 (ja) * | 2007-07-12 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | チャージポンプ駆動回路、及びそれを用いた半導体装置 |
| US20090039929A1 (en) * | 2007-08-06 | 2009-02-12 | International Business Machines Corporation | Method to Reduce Static Phase Errors and Reference Spurs in Charge Pumps |
| US8018269B2 (en) * | 2007-11-13 | 2011-09-13 | Qualcomm Incorporated | Fast-switching low-noise charge pump |
| US20090289674A1 (en) * | 2008-05-26 | 2009-11-26 | Hong-Sing Kao | Phase-locked loop |
| US7961016B2 (en) * | 2009-07-09 | 2011-06-14 | Nanya Technology Corp. | Charge pump and charging/discharging method capable of reducing leakage current |
| TWI489752B (zh) * | 2009-09-07 | 2015-06-21 | Fci Inc | 一種可控制共用電晶體接通時間之電荷泵 |
| TWI416877B (zh) * | 2010-12-02 | 2013-11-21 | Ind Tech Res Inst | 充電泵及使用此充電泵的相位偵測裝置、鎖相迴路與延遲鎖定迴路 |
| US8368442B1 (en) * | 2011-08-15 | 2013-02-05 | United Microelectronics Corp. | Charge pump |
| US9083359B2 (en) * | 2013-03-27 | 2015-07-14 | Mediatek Singapore Pte. Ltd. | Lock detector based on charge pump |
| US9407252B2 (en) * | 2013-11-14 | 2016-08-02 | Taiwan Semiconductor Manufacturing Company Limited | Current leakage mitigation |
| KR102120955B1 (ko) * | 2013-11-22 | 2020-06-10 | 삼성전자주식회사 | 시간 지연 기법을 이용하여 역전류 누설을 제거하는 역전류 보상 회로 및 능동형 정류기 |
| CN106663394B (zh) * | 2014-07-23 | 2019-10-22 | 索尼公司 | 显示装置、制造显示装置的方法以及电子设备 |
| CN106664012B (zh) * | 2015-05-06 | 2020-02-14 | 京微雅格（北京）科技有限公司 | 一种电荷泵和包括其的电子设备 |
| US9900144B2 (en) * | 2016-04-08 | 2018-02-20 | Analog Bits Inc. | Method and circuits for phase-locked loops |
| US9419632B1 (en) * | 2016-04-22 | 2016-08-16 | Via Alliance Semiconductor Co., Ltd. | Charge pump for use in phase-locked loop |
| US10002773B2 (en) | 2016-10-11 | 2018-06-19 | Lam Research Corporation | Method for selectively etching silicon oxide with respect to an organic mask |
| US10236895B1 (en) | 2017-12-19 | 2019-03-19 | Analog Bits Inc. | Method and circuits for fine-controlled phase/frequency offsets in phase-locked loops |
| CN108964657B (zh) * | 2018-08-31 | 2022-03-11 | 重庆西南集成电路设计有限责任公司 | 用于锁相环的双模式线性化电荷泵电路及充放电核心电路 |
| US10778233B1 (en) * | 2019-08-14 | 2020-09-15 | Nxp B.V. | Phase locked loop with phase and frequency lock detection |
| US11349310B2 (en) | 2019-11-15 | 2022-05-31 | Smart Wires Inc. | Adaptive control technique for stability of impedance injection unit |
| CN112843473B (zh) * | 2020-12-30 | 2023-08-04 | 创领心律管理医疗器械（上海）有限公司 | 心脏起搏系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825640A (en) * | 1997-06-30 | 1998-10-20 | Motorola, Inc. | Charge pump circuit and method |
| JP2000177400A (ja) | 1998-12-11 | 2000-06-27 | Teizo Sakashita | 自動車用被覆シート |
| JP3250540B2 (ja) | 1999-03-15 | 2002-01-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| JP2001177400A (ja) | 1999-12-16 | 2001-06-29 | Sony Corp | チャージポンプ回路 |
| JP3652950B2 (ja) * | 2000-02-02 | 2005-05-25 | 富士通株式会社 | 電圧変換回路及び電圧変換回路の制御回路 |
| US6441660B1 (en) * | 2001-02-02 | 2002-08-27 | Broadcom Corporation | High speed, wide bandwidth phase locked loop |
-
2002
- 2002-12-26 JP JP2002376520A patent/JP4059077B2/ja not_active Expired - Lifetime
-
2003
- 2003-12-19 US US10/739,109 patent/US6919746B2/en not_active Expired - Lifetime
- 2003-12-26 EP EP03293340A patent/EP1434351A1/en not_active Withdrawn
-
2005
- 2005-03-22 US US11/085,559 patent/US6954092B2/en not_active Expired - Lifetime
- 2005-03-22 US US11/085,537 patent/US6960949B2/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723511B1 (ko) | 2005-11-14 | 2007-05-30 | 삼성전자주식회사 | 전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및지연 동기 루프 회로 |
| US7884665B2 (en) | 2005-12-08 | 2011-02-08 | Rohm Co., Ltd. | Charge pump circuit, LCD driver IC, and electronic appliance |
| US7643368B2 (en) | 2007-01-08 | 2010-01-05 | Samsung Electronics Co., Ltd. | Power control circuit for semiconductor IC |
| JP2009005360A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 周波数シンセサイザ |
| JP2009055769A (ja) * | 2007-08-29 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 蓄電回路 |
| JP4516587B2 (ja) * | 2007-08-29 | 2010-08-04 | 日本電信電話株式会社 | 蓄電回路 |
| WO2009110773A2 (ko) * | 2008-03-07 | 2009-09-11 | (주)에프씨아이 | 쉐어링 트랜지스터의 턴 온 시간 제어가 가능한 전하펌프 |
| WO2009110773A3 (ko) * | 2008-03-07 | 2009-12-30 | (주)에프씨아이 | 쉐어링 트랜지스터의 턴 온 시간 제어가 가능한 전하펌프 |
| US9407137B2 (en) | 2014-05-23 | 2016-08-02 | Toyota Jidosha Kabushiki Kaisha | Charge pump circuit and PLL circuit |
| KR20160103901A (ko) * | 2015-02-25 | 2016-09-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 입출력 회로 |
| KR101712736B1 (ko) | 2015-02-25 | 2017-03-06 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 입출력 회로 |
| CN107547085A (zh) * | 2016-06-28 | 2018-01-05 | 英特尔Ip公司 | 针对锁相环的基于频率的偏置电压缩放 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6954092B2 (en) | 2005-10-11 |
| US20040130364A1 (en) | 2004-07-08 |
| US6960949B2 (en) | 2005-11-01 |
| US20050162201A1 (en) | 2005-07-28 |
| US6919746B2 (en) | 2005-07-19 |
| EP1434351A1 (en) | 2004-06-30 |
| JP4059077B2 (ja) | 2008-03-12 |
| US20050162202A1 (en) | 2005-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4059077B2 (ja) | チャージポンプ及びそれを用いたｐｌｌ回路 | |
| KR940001724B1 (ko) | 위상동기회로 | |
| US6369660B1 (en) | Circuit and method for preventing runaway in a phase lock loop | |
| US5233314A (en) | Integrated charge-pump phase-locked loop circuit | |
| US7126432B2 (en) | Multi-phase realigned voltage-controlled oscillator and phase-locked loop incorporating the same | |
| JP3250540B2 (ja) | Ｐｌｌ回路 | |
| US7855933B2 (en) | Clock synchronization circuit and operation method thereof | |
| US5276716A (en) | Bi-phase decoder phase-lock loop in CMOS | |
| US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
| US6094105A (en) | Oscillator with digital frequency control | |
| US6624706B2 (en) | Automatic bias adjustment circuit for use in PLL circuit | |
| JP3586172B2 (ja) | 半導体集積回路およびフェーズ・ロックド・ループ回路 | |
| KR100905440B1 (ko) | 클럭 동기화 회로와 그의 구동 방법 | |
| US7595668B2 (en) | High speed dynamic frequency divider | |
| US20050140410A1 (en) | Circuit for modifying a clock signal to achieve a predetermined duty cycle | |
| KR100711103B1 (ko) | 적응형 3상태 위상 주파수 검출기 및 검출방법과 이를이용한 위상동기루프 | |
| US6194973B1 (en) | Oscillator with automatic gain control | |
| US6067336A (en) | Charge pump circuit | |
| US6894569B2 (en) | High-performance charge pump for self-biased phase-locked loop | |
| WO2009139509A1 (en) | Method of compensating jitters due to power supply variation and digitally controlled oscillator implemented thereof | |
| US6091271A (en) | Frequency doubling method and apparatus | |
| US20150256063A1 (en) | Charge pump circuit | |
| KR100910863B1 (ko) | 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로 | |
| US10541694B2 (en) | Injection-locked phase lock loop circuit | |
| JP5799828B2 (ja) | 位相ロックループ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071210 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101228 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4059077 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111228 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121228 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131228 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |