KR100290891B1 - 프로그램가능한위상동기록회로 - Google Patents

Abstract

프로그램 가능한(Programmable) 위상 동기 루프(PLL) 회로에 관한 것으로서, 특히 VCO의 내부 발진을 위한 인버터 체인 구조에서 인버터 체인을 구성하는 각 인버터의 출력단자로부터 신호를 출력하는 멀티-출력 VCO와, 멀티-출력 VCO의 출력들을 각각 입력으로 하여 제어 신호에 따라 다양한 듀티와 주파수를 가지는 클럭을 생성하는 프로그램 가능 로직부를 이용함으로써, 루프 필터의 밴드폭 및 각 분주기의 셋팅없이 다양한 듀티를 갖는 고 주파수의 클럭을 보다 쉽게 얻을 수 있으며, 또한, 루프 필터 내장시 루프 필터의 저항 및 캐패시터의 값을 출력 주파수에 관계없이 일정하게 구현할 수 있으며 루프 필터를 설계하기도 용이하다. 또한, 다양한 주파수의 출력 클럭을 얻기 위하여 CPU 제어 신호를 제어부를 거쳐 프로그래머블 로직만 제어하고 기본적인 PLL 구성들은 설계시 미리 정함으로써, PLL 회로를 보다 쉽고 간단하게 설계할 수 있다.

Description

프로그램 가능한 위상 동기 록 회로{PROGRAMMABLE PLL CIRCUIT}

본 발명은 프로그램 가능한(Programmable) 위상 동기 루프(Phase-locked loop ; PLL) 회로에 관한 것으로서, 특히 출력 클럭의 듀티와 주파수를 다양하게 얻을 수 있는 프로그램 가능 PLL 회로에 관한 것이다.

일반적으로 PLL이란 입력되는 신호와 전압 제어 발진기(Voltage Controlled Oscillator ; VCO)가 발진하는 발진 출력의 위상차를 검출하여 VCO의 주파수와 위상을 결정하는 회로로서, 높은 안정도를 갖는 주파수 발진 회로를 만들 수 있다. 이러한 PLL을 통신에서 사용할 때는 특히, 디지털 피변조파의 동기 복조, 코히어런트(coherent) 반송파의 추적, 임계의 연장, 비트의 동기, 심볼의 동기 등에 사용된다.

도 1은 종래의 PLL 회로의 블록도로서, 중앙처리장치(Central Process Unit ; CPU) 등의 제어를 받아 출력 주파수(F_VCO)를 선택하기 위한 제어 신호를 발생하여 각부로 출력하는 제어부(10), 발진기의 출력 주파수(F_ref)를 입력받아 상기 제어부(10)의 제어 신호에 따라 원하는 주파수로 분주하는 기준 분주기(Reference divider)(11), 상기 기준 분주기(11)의 출력과 피드백 분주기(15)의 출력을 입력으로 하여 두 입력들의 위상과 주파수를 비교하여 위상 에러 신호를 발생시키는 위상 검출기(Phase detector)(12), 상기 제어부(10)의 제어 신호에 따라 R,C값이 가변되는 루프 필터(Loop filter)(13), 상기 루프 필터(13)로부터 위상 에러 신호를 입력받고 상기 제어부(10)로부터 제어 신호를 입력받아 원하는 주파수의 록킹이 일어나게 하는 VCO(14), 및 상기 VCO(14)의 출력(F_VCO)을 입력으로 하여 제어부(10)의 제어 신호에 따라 원하는 주파수로 분주하는 피드백 분주기(Feedback divider)(15)로 구성된다.

도 2는 도 1의 VCO(14)의 일예를 도시한 것으로서, 인버터 체인의 전압 제어 링 발진기(ring oscillator)로 구성된다.

이와같이 구성된 도 1은 먼저, 제어부(10)에서 원하는 출력 주파수(F_VCO)를 얻기 위하여 각 블록에 제어 신호를 보내 셋팅한다. 그리고나서, 기준 분주기(11)는 입력되는 발진기의 출력 주파수 클럭(F_ref)을 셋팅된 값으로 분주하여 F1 클럭을 출력하고, 피드백 분주기(15)는 입력되는 VCO(14)의 출력 주파수(F_VCO)를 셋팅된 값으로 분주하여 F2 클럭을 출력한다.

상기 기준 분주기(11)와 피드백 분주기(15)에서 각각 분주되어 출력되는 F1,F2 클럭은 위상 검출기(12)로 입력되며, 상기 위상 검출기(12)에서는 이 두 F1,F2 클럭의 위상과 주파수를 비교하여 위상 에러 신호를 루프 필터(13)를 거쳐 VCO(14)에 출력한다.

상기 VCO(14)는 도 2에서와 같이, 루프 필터(13)의 출력인 Vcontrol 신호가 하이이면 NMOS FET(N149)가 턴온되면서 PMOS FET(P160,P164)가 턴온되고, PMOS FET(P164)가 턴온되면 PMOS FET(P164)의 소스 단자에 공통 연결된 PMOS FET(P161∼P166)의 드레인 단자에 전원전압(VDD)이 인가된다. 이때, PMOS FET(P165)와 NMOS FET(N148)로 구성된 인버터에서 피드백되는 전압이 하이이면 이를 입력받는 인버터(P161는 턴오프, N151은 턴온)의 출력은 로우가 되고, 이 로우 신호를 입력받는 인버터(P163는 턴온, N152는 턴오프)의 출력은 하이가 된다. 이와 같은 과정이 계속 반복되면 인버터(P165은 턴오프, N153은 턴온)의 출력은 로우가 되어 다시 상기 PMOS FET(P165)와 NMOS FET(N148)로 구성된 인버터로 피드백됨과 동시에 인버터(P159,N148로 구성됨.)로 입력된다. 여기서, P159, N148로 구성된 인버터, P156, N144로 구성된 인버터, P155,N143로 구성된 인버터는 일종의 버퍼로서, 상기 과정이 반복되면서 하이/로우를 반복하는 F_VCO를 출력한다. 여기서, 주파수의 크기 및 주기는 루프 필터(13)의 R,C 값에 따라 달라진다.

이와같은 루프를 형성하는 피드백 루프는 상기 기준 분주기(11)의 출력과 상기 피드백 분주기(15)의 출력이 같아질 때까지 계속 피드백되며 두 클럭 F1,F2가 일치하게 되면 상기 위상 검출기(12)의 위상 에러 신호를 부동(floating)시켜 더 이상 주파수가 흔들리지 않게 고정시킨다.

여기에서 원하는 출력 주파수(F_VCO)를 변경하기 위해서는 각각 블록에 들어가는 제어 신호를 상기 제어부(10)에서 변경시켜 주어야 하며, 이에 따라 기준 분주기(11)와 피드백 분주기(15)의 분주비가 달라지고, 출력 주파수 값에 맞는 최적의 루프 필터 값 즉, R과 C의 값을 변경하여야 한다.

따라서, 종래 기술에서는 출력 주파수가 단일 듀티 및 주파수를 가지는 단일 클럭이며 이 후 별도의 클럭 발생기를 사용하여 다양한 클럭을 발생할 수 있다.

그러나, 현재 루프 필터를 내장하는 형태의 PLL이 추세이며 이때, 출력 주파수(F_VCO)를 가변하기 위해서 내장된 루프 필터의 R, C의 값을 최적화하여야 한다. 또한, 아주 높은 주파수 및 넓은 주파수 출력을 얻기 위해서는 최적의 R 및 C 값을 설계하는데 어려움이 있으며 칩의 면적 손실도 따르게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 아주 높은 주파수의 클럭을 원하는 주파수 값과 듀티를 가진 클럭으로서 안정되게 출력할 수 있도록 한 프로그램 가능 PLL 회로를 제공함에 있다.

도 1은 종래의 PLL 회로의 블록도

도 2는 도 1의 VCO의 상세 회로도

도 3은 본 발명에 따른 프로그램 가능한 PLL 회로의 블록도

도 4는 도 3의 멀티-출력 VCO의 상세 회로도

도 5의 (a) 내지 (e)는 도 4의 각 출력 타이밍도

도면의 주요부분에 대한 부호의 설명

31 : 기준 분주기 32 : 위상 검출기

33 : 루프 필터 34 : 멀티-출력 VCO

35 : 록 검출기 36 : 제어부

37 : 프로그램 가능 로직부 38 : 피드백 분주기

상기와 같은 목적을 달성하기 위한 본 발명에 따른 프로그램 가능 PLL 회로는, 입력 주파수를 정해진 비율로 분주하는 기준 분주기와, 내부 발진을 위한 인버터 체인 구조에서 인버터 체인을 구성하는 각 인버터의 출력단자로부터 신호를 출력하는 멀티-출력 VCO와, 상기 멀티-출력 VCO의 출력 중 하나를 입력받아 정해진 비율로 분주하는 피드백 분주기와, 상기 기준 분주기의 출력과 피드백 분주기의 출력을 입력으로 하여 두 입력 클럭들의 위상과 주파수를 비교하여 위상 에러 신호를 발생시키는 위상 검출기와, 상기 위상 검출기의 출력을 입력받아 하이 주파수 노이즈를 필터링한 후 상기 멀티-출력 VCO로 출력하는 루프 필터와, 상기 위상 검출기의 상태를 체크하여 록 신호를 발생시키는 록 검출기와, 출력 주파수 선택을 위한 제어 신호를 발생하는 제어부와, 상기 제어부의 제어 신호와 록 검출기의 출력에 따라 상기 멀티-출력 VCO의 출력들을 조합하여 최종 클럭을 만들어내는 프로그램 가능 로직부를 포함하여 구성됨을 특징으로 한다.

상기 멀티-출력 VCO는 인버터 체인 구조의 링 발진기와, 상기 링 발진기의 인버터 체인 각각에서 출력되는 주파수들을 각각 버퍼링하는 버퍼들로 구성됨을 특징으로 한다.

상기 멀티-출력 VCO의 출력 주파수들은 주파수는 같고 위상이 일정한 비율로 서로 다른 신호들임을 특징으로 한다.

상기 멀티-출력 VCO는 상기 출력 주파수들을 증폭하는 차동 증폭기가 더 구비됨을 특징으로 한다.

상기 프로그램 가능 로직부는 상기 록 검출기의 출력에 의해 최종 클럭이 인에이블되며, 상기 멀티-출력 VCO의 출력들을 각각 입력으로 하여 제어 신호에 따라 다양한 듀티와 주파수를 가지는 클럭을 생성함을 특징으로 한다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 3은 본 발명에 따른 프로그램 가능 PLL 회로의 블록도로서, 발진기의 출력 주파수(F_ref)를 입력받아 정해진 비율로 분주하는 기준 분주기(31), 상기 기준 분주기(31)의 출력과 피드백 분주기(38)의 출력을 입력으로 하여 두 입력 클럭들의 위상과 주파수를 비교하여 위상 에러 신호를 발생시키는 위상 검출기(32), 상기 위상 검출기(32)의 출력을 입력받아 글리치(glitch)등의 하이 주파수 노이즈(high frequency noise)를 필터링하는 루프 필터(33), VCO의 내부 발진기의 인버터 체인(Inverter chain) 각각에서 신호를 출력하는 멀티-출력 VCO(34), 상기 멀티-출력 VCO(34)의 출력 중 하나(F_VCO)를 입력받아 정해진 비율로 분주하는 피드백 분주기(38), 상기 위상 검출기(32)의 상태를 체크하여 록 신호를 발생시키는 록 검출기(35), CPU 등의 제어에 의해 제어 신호를 발생하는 제어부(36), 및 상기 제어부(36)의 제어 신호와 록 검출기(35)의 출력에 따라 상기 멀티-출력 VCO(34)의 여러 출력들을 조합하여 최종 출력(F_out)을 만들어내는 프로그램 가능 로직부(37)로 구성된다.

도 4는 도 3의 멀티-출력 VCO(34)의 한 예를 도시한 것으로서, 인버터 체인의 전압 제어 링 발진기로 구성되며, 상기 링 발진기의 인버터 체인 각각에서 주파수들(f₁,f₂,f₃,...,f_n)을 출력한다. 즉, 도 2와 같은 구조에 각각의 인버터 체인에서 출력되는 출력 주파수들(f₁,f₂,f₃,...,f_n)을 버퍼링하는 버퍼들이 더 구비된다.

이와같이 구성된 본 발명에서 기준 분주기(31)는 입력되는 발진기의 출력 클럭(F_ref)을 정해진 비율로 분주하여 F_f클럭을 발생하고, 피드백 분주기(38)는 멀티-출력 VCO(34)의 출력 중 F_VCO(F_n)를 입력받아 정해진 비율로 분주하여 F_r클럭을 발생한다. 상기 기준 분주기(31)와 피드백 분주기(38)에서 각각 분주되어 출력되는 F_f,F_r클럭은 위상 검출기(32)로 입력되며, 상기 위상 검출기(32)는 이 두 클럭 F_f,F_r의 위상과 주파수를 비교하여 위상/주파수 에러 발생시에 이 에러 신호를 루프 필터(33)를 거쳐 멀티-출력 VCO(34)에 출력한다.

이때, 상기 두 클럭 F_f,F_r의 위상 및 주파수가 계속 차이가 나면 상기 멀티-출력 VCO(34)의 출력 주파수들(f₁,f₂,f₃,...,f_n)의 위상 및 주파수는 계속 변하게 되며, 상기 두 클럭 F_f,F_r의 위상 및 주파수가 거의 일치하게 되면 상기 위상 검출기(32)에서 출력되는 위상/주파수 에러 신호는 부동이 되어 더 이상 멀티-출력 VCO(34)의 출력 주파수들(f₁,f₂,f₃,...,f_n)은 위상/주파수 변화없이 고정되게 된다.

한편, 록 검출기(35)에서는 상기 위상 검출기(32)로부터 정보(신호)를 받아 록 신호를 발생시켜 프로그램 가능 로직부(37)를 인에이블시킨다.

그리고, 제어부(36)에서는 CPU등에서 신호를 전달받아 프로그램 가능 로직부(37)를 제어하는 신호를 발생하여 프로그램 가능 로직부(37)를 제어한다.

상기 프로그램 가능 로직부(37)에서는 상기 제어부(36)의 제어 신호에 따라 멀티-출력 VCO(34)의 출력들을 입력(f₁,f₂,f₃,...,f_n)으로 받아 원하는 듀티와 주파수에 맞게 클럭(F_out)을 출력하게 되며, 이때 모든 프로그램 가능한 로직 및 최종 클럭(F_out)은 록 검출기(35)에서 출력되는 록 신호를 받아 인에이블되게 된다.

도 4는 본 발명에 따른 멀티-출력 VCO(34)의 한 예를 나타낸 것으로서, 링 발진기의 동작은 도 2와 같으며, 상기 링 발진기의 인버터 체인 각각에서 주파수들(f₁,f₂,f₃,...,f_n)을 출력하는 것이 다르다. 이때, 각각의 인버터 체인에서 출력되는 출력 주파수들(f₁,f₂,f₃,...,f_n)은 각각의 버퍼를 통해 프로그램 가능 로직부(37)로 출력되는데, 각각의 출력들(f₁,f₂,f₃,...,f_n)은 주파수는 같으나 위상이 일정한 비율로 서로 다른 클럭들이다.

예를 들어, n=4인 경우 상기 프로그램 가능 로직부(37)는 간단한 로직 조합으로 원래의 주파수(f₁,f₂,f₃,f₄)보다 4배 빠른 주파수를 갖는 출력 클럭을 만들 수 있으며 이의 타이밍도를 도 5의 (a) 내지 (e)에 나타내었다.

한편, 도 4는 위상 쉬프트된 각각의 클럭(f₁,f₂,f₃,...,f_n)을 만들기 위해서 인버터 체인외에 다른 딜레이 요소를 사용할 수도 있으며, 상기 멀티-출력 VCO(34)의 출력단에 출력 신호를 증폭하기 위하여 차동 증폭기를 사용할 수도 있다.

이상에서와 같이 본 발명에 따른 프로그램 가능 PLL 회로에 의하면, 멀티-출력 VCO와 프로그램 가능 로직부를 이용함으로써, 루프 필터의 밴드폭 및 각 분주기의 셋팅없이 다양한 듀티를 갖는 고 주파수의 클럭을 보다 쉽게 얻을 수 있으며, 루프 필터 내장시 루프 필터의 저항 및 캐패시터의 값을 출력 주파수에 관계없이 일정하게 구현할 수 있으며 루프 필터를 설계하기도 용이하다. 또한, 다양한 주파수의 출력 클럭을 얻기 위하여 CPU 제어 신호를 제어부를 거쳐 프로그래머블 로직만 제어하고 기본적인 PLL 구성들은 설계시 미리 정함으로써, PLL 회로를 보다 쉽고 간단하게 설계할 수 있다.

Claims (4)

1. 입력 주파수를 정해진 비율로 분주하는 기준 분주기와,

   내부 발진을 위한 인버터 체인 구조의 링 발진기와 상기 링 발진기의 인버터 체인 각각에서 출력되는 주파수들을 각각 버퍼링하는 버퍼들로 구성되어 각 인버터의 출력단자로부터 신호를 출력하는 멀티-출력 전압 제어 발진기(VCO)와,

   상기 멀티-출력 VCO의 출력 중 하나(F_VCO)를 입력받아 정해진 비율로 분주하는 피드백 분주기와,

   상기 기준 분주기의 출력과 피드백 분주기의 출력을 입력으로 하여 두 입력 클럭들의 위상과 주파수를 비교하여 위상 에러 신호를 발생시키는 위상 검출기와,

   상기 위상 검출기의 출력을 입력받아 하이 주파수 노이즈를 필터링한 상기 멀티-출력 VCO로 출력하는 루프 필터와,

   상기 위상 검출기의 상태를 체크하여 록 신호를 발생시키는 록 검출기와,

   출력 주파수 선택을 위한 제어 신호를 발생하는 제어부와,

   상기 록 검출기의 출력에 의해 최종 클럭이 인에이블되며 상기 멀티-출력 VCO의 출력들을 각각 입력으로 하여 상기 제어부의 제어 신호에 따라 다양한 듀티와 주파수를 가지는 클럭을 만들어내는 프로그램 가능 로직부를 포함하여 구성됨을 특징으로 하는 프로그램 가능 위상 동기 루프 회로.
2. 제 2 항에 있어서, 상기 멀티-출력 VCO의 출력 주파수들(f₁,f₂,f₃,...,f_n)은 주파수는 같고 위상이 일정한 비율로 서로 다른 신호들임을 특징으로 하는 프로그램 가능 위상 동기 루프 회로.
3. 제 1 항에 있어서, 상기 멀티-출력 VCO는 다수개의 딜레이 소자를 이용하여 각각의 딜레이소자로부터 위상 쉬프트된 주파수들(f₁,f₂,f₃,...,f_n)을 출력함을 특징으로 하는 프로그램 가능 위상 동기 루프.
4. 제 1 항에 있어서, 상기 멀티-출력 VCO는 상기 출력 주파수들(f₁,f₂,f₃,...,f_n)을 증폭하는 차동 증폭기가 더 구비됨을 특징으로 하는 프로그램 가능 위상 동기 루프 회로.