KR20040008774A - 위상 주파수 검출회로 - Google Patents

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Abstract

본 발명은 주파수 및 위상 검출회로에 관한 것으로서, 더욱 상세히는 위상동기루프에 사용되는 위상주파수 검출기에 있어서, 상기 위상주파수 검출기는, 업신호를 출력하는 업신호 출력부; 및 상기 업신호 출력부와 대칭구조를 이루며 다운 신호를 출력하는 다운신호 출력부;를 구비하여, 상기 업신호와 상기 다운신호를 논리연산수단의 입력으로 하여 상기 업신호와 상기 다운신호를 출력하는 피드백구조를 이루는 것을 특징으로 한다.
따라서, 트랜지스터의 개수를 줄이고 주파수 및 위상 검출 효율을 높여 고주파수에 대응이 가능한 효과가 있다.

Description

위상 주파수 검출회로{Circuit for detecting Phase and Frequency}
본 발명은 위상 주파수 검출회로에 관한 것으로서, TSPC(True Single Phase Clock)기술을 사용하여 보다 빠르고 효율적으로 주파수 및 위상을 검출하고 그에 따른 전력소모를 줄일 수 있는 위상 주파수 검출회로에 관한 것이다.
위상 고정 루프(Phase Lock Loop; 이하 PLL이라 함)는 외부로부터 입력되는 클럭신호에 응답하여 임의의 주파수를 발생시키는 주파수 궤환형 회로로서, 주파수 합성회로나 데이터 프로세싱 회로의 클럭 복원회로 등에 많이 사용되어지는데, 이동 통신용 부품 중 주파수 합성기로 사용되는 PLL을 보면 동작 가능한 최대 주파수뿐만 아니라 입력 주파수의 변화에 따른 주파수 추적속도 향상이 통화품질에 중요한 영향을 미치므로 설계의 중요한 관건이 된다.
도 1은 일반적인 PLL의 구성도로서, 종래의 PLL은 기준주파수(REF)를 발생시키는 기준전압(REF) 발생부(1)와, 전압 제어발진부(Voltage-Controlled dscillartor; 이하, VCO라 함)(9)로부터 출력된 출력 주파수(FOUT)를 피드백으로 입력받아 임의의 주파수로 분주하기 위한 주파수 분주기(frequency devider)(11)와, 기준 주파수(REF) 및 주파수 분주기(11)로부터 출력되는 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상주파수 검출부(Phase Frequency Detector;이하, PFD라 함)(3)와, PFD(3)로부터 출력되는 위상차 및 주파수 차이를 입력받아 루프 필터(7)를 충방전하는 차지펌프(charge pump)(5)와, 차지펌프(5)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 고주파 성분을 제거하기 위한 루프필터(7)와, 루프필터(7)의 전압에 비례하는 출력주파수(FOUT)를 생성시키는 VCO(9)로 이루어진다.
특히, 종래의 PLL 회로에서 위상 및 주파수 검출속도를 향상시키기 위해서는 PLL의 Loop bandwidth를 넓혀야 하며, 상술한 Loop bandwidth를 넓히기 위해서는 루프필터(7)의 값을 조절하거나 VCO(9)의 이득을 크게 하는 방향으로 이루어져 왔다. 그러나 이러한 방법으로는 Loop bandwidth를 넓히는데 한계가 있고 원하는 만큼의 큰 속도 향상을 얻기가 힘들다.
상술한 문제점을 해결하기 위해 구비하는 것이 위상주파수검출기(Phase frequency detector; 이하 PFD라 함)이며, 일반적으로 상술한 PLL과 지연 고정 루프(Delay Lock Loop; 이하 DLL이라 함)에서 주로 사용된다.
종래의 PFD를 설명하기 위해 도 2를 참조하면, 종래의 PFD는 업신호(UPN) 출력부(2)와 다운신호(DN) 출력부(4)로 구성되며, 업신호(UPN) 출력부(2)와 다운신호(DN) 출력부(4) 사이에 앤드게이트(AND)를 구비한다.
업신호(UPN) 출력부(2)는 D 플립플롭을 구비하며, D 플립플롭의 클럭신호(CLK)단자에 클럭신호(REF)가 입력되고, D 단자에 전원전압(VDD)가 인가되고, Q 단자에 업신호(UP)가 출력되고, 리셋단자(R)에 앤드게이트(AND)가 연결된다.
전원전압(VDD)과 접지전압(VSS) 사이에 피모스 트랜지스터(P1), 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N1)이 직렬로 연결되고, 피모스 트랜지스터(P1)가 클럭신호(REF)에 의해 제어되어, 턴온되면 전원전압(VDD)를 인가하며, 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N1)의 공통게이트로 전원전압(VDD)가 인가되어 엔모스 트랜지스터(N1)가 턴온됨으로써 접지전압(VSS)을 엔모스 트랜지스터(N2)의 게이트에 인가한다.
피모스 트랜지스터(P3)와 엔모스 트랜지스터(N2, N3)이 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결되고, 클럭신호(REF)에 의해 피모스 트랜지스터(P3)와 엔모스 트랜지스터(N3)가 제어되어 턴온된다.
전원전압(VDD)과 접지전압(VSS) 사이에 피모스 트랜지스터(P4), 엔모스 트랜지스터(N4, N5)가 직렬로 연결되고, 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)의 공통 게이트에 피모스 트랜지스터(P3)의 드레인과 엔모스 트랜지스터(N2)의 드레인이 연결된다.
피모스 트랜지스터(P4)의 드레인과 엔모스 트랜지스터(N4)의 드레인이 피모스 트랜지스터(P5)의 드레인과 연결되며, 인버터(INV1)를 통해 반전되어 업신호(UP)를 출력한다.
이때, 전원전압(VDD)과 접지전압(VSS) 사이에 피모스 트랜지스터(P5), 엔모스 트랜지스터(N6)가 직렬로 연결되고, 피모스 트랜지스터(P5)는 업신호(UP)에 의해 제어된다. 엔모스 트랜지스터(N6)는 리셋(R)단자에 들어오는 앤드게이트(AND)에 의해 제어된다.
다운신호(DN) 출력부(4)는 D 플립플롭을 구비하며, D 플립플롭의 클럭신호(CLK)단자에 VCO가 입력되고, D 단자에 전원전압(VDD)이 인가되고, Q 단자에 다운신호(DN)가 출력되고, 리셋단자(R)에 앤드게이트(AND)가 연결되며, 연결관계는 업신호(UP)와 대칭적 구조를 갖는다.
이와같은 종래의 PFD는 트랜지스터를 많이 구비함으로써, 칩의 면적을 많이 차지하며 그에 따른 전력소모도 큰 문제점이 있었다. 또한, 이와같은 구조의 PFD는 저주파 검출이 가능하였으나, 고주파 검출에는 적용이 어려워, 저주파 검출 시에만 적용이 가능한 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, TSPC(True Single Phase Clock) 기술을 사용하여 주파수와 위상을 빠르고 효율적으로 검출할 수 있는 위상주파수 검출회로를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 부품의 개수를 줄여 칩의 면적을 최소화하고,전력소모를 최소화할 수 있는 위상주파수 검출회로를 제공하는 데 있다.
도 1은 종래의 PFD 회로도.
도 2는 도 1의 PFD 회로의 동작 그래프.
도 3은 본 발명의 실시예에 따른 PFD 회로도.
도 4a와 도 4b는 본 발명의 PFD 회로로부터 출력된 업신호와 다운신호를 나타낸 그래프.
도 5는 본 발명의 PFD 회로의 전력소모를 나타낸 그래프.
상기 과제를 달성하기 위한 본 발명은 위상동기루프에 사용되는 위상주파수 검출기에 있어서, 상기 위상주파수 검출기는, 업신호를 출력하는 업신호 출력부; 및 상기 업신호 출력부와 대칭구조를 이루며 다운 신호를 출력하는 다운신호 출력부;를 구비하여, 상기 업신호와 상기 다운신호를 논리연산수단의 입력으로 하여 상기 업신호와 상기 다운신호를 출력하는 피드백구조를 이루는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3을 참조하여, 본 발명에 따른 위상주파수 검출회로의 구성 및 동작을 설명하면, 위상주파수 검출회로는 업신호(UP) 출력부(3)와 다운신호(DN) 출력부(5)로 구성되며, 업신호(UP) 출력부(3)와 다운신호(DN) 출력부(5) 사이에 인버터(INV5)와 낸드게이트(ND)를 구비한다.
업신호(UPN) 출력부(3)는 D 플립플롭을 구비하며, D 플립플롭의 클럭신호(CLK)단자에 클럭신호(REF)가 입력되고, D 단자에 전원전압(VDD)이 인가되고, Q 단자에 업신호(UP)가 출력되고, 리셋단자(R)에 인버터(INV5)와 낸드게이트(ND)를 직렬로 연결한다.
업신호(UPN) 출력부(3)는 전원전압(VCC)과 접지전압(VSS) 사이에 피모스 트랜지스터(P30, P31)와 엔모스 트랜지스터(N30, N31)가 직렬로 연결되고, 전원전압(VCC)과 접지전압(VSS) 사이에 피모스 트랜지스터(P32)와 엔모스 트랜지스터(N32, N33)가 직렬로 연결된다.
이때, 피모스 트랜지스터(P31)와 엔모스 트랜지스터(N32)는 클럭신호(REF)에 의해 제어되고, 피모스 트랜지스터(P31)의 드레인과 엔모스 트랜지스터(N30)의 드레인이 연결되는 노드(Node1)의 전압에 의해 피모스 트랜지스터(P32)와 엔모스 트랜지스터(N33)가 제어된다.
피모스 트랜지스터(P32)의 드레인과 엔모스 트랜지스터(N32)의 드레인이 연결되는 노드(Node2)의 신호가 인버터(INV3)를 통해 반전되어 업신호(UP)를 출력한다.
업신호(UP)출력부(3)와 다운신호(DN) 출력부(5)는 인버터(INV5)와 낸드게이트(ND)를 중심으로 대칭구조로 이루어져 있다.
다운신호(DN) 출력부(5)는 전원전압(VCC)과 접지전압(VSS) 사이에 피모스 트랜지스터(P33, P34)와 엔모스 트랜지스터(N34, N35)를 직렬로 연결하고, 전원전압(VCC)과 접지전압(VSS) 사이에 피모스 트랜지스터(P35)와 엔모스 트랜지스터(N36, N37)가 직렬로 연결된다.
VCO에 의해 피모스 트랜지스터(P34)와 엔모스 트랜지스터(N36)가 제어되고, 피모스 트랜지스터(P34)의 드레인과 엔모스 트랜지스터(N34)의 드레인이 연결되는 노드(Node3)의 전압에 의해 피모스 트랜지스터(35)와 엔모스 트랜지스터(N37)가 제어되며, 피모스 트랜지스터(P35)의 드레인과 엔모스 트랜지스터(N36)의 드레인이연결되는 노드(Node4)로부터 출력되는 신호를 인버터(INV4)를 통해 반전시킴으로서 다운신호(DN)를 출력한다.
엔모스 트랜지스터(N31, N35)는 다운신호(DN)가 피드백되어 제어되고, 엔모스 트랜지스터(N30, N34)는 업신호(UP)가 피드백되어 제어된다. 낸드게이트(ND)는 출력된 업신호(UP)와 다운신호(DN)를 입력으로 하여 논리연산을 수행하고, 낸드게이트(ND)의 출력은 인버터(INV4)에 의해 반전되어 피모스 트랜지스터(P30, P33)을 제어한다.
이와같이 구성된 위상주파수 검출회로는 위상 및 주파수 검출 속도가 빠르고, 저주파에서뿐만 아니라 고주파에서도 효과적으로 위상 및 주파수를 검출할 수 있다.
도 4a는 PFD 회로에서 출력된 업신호(UP)의 그래프를 도시하고, 도 4b는 PFD 회로에서 출력된 다운신호(DN)신호의 그래프를 도시한다.
도 4a에서 도시한 바와 같이, 기존의 PFD의 업신호(A)보다 본 발명에 따른 PFD의 업신호(A)가 더 빨리 검출됨을 알 수 있으며, 도 4b에서 도시한 바와 같이, 기존의 PFD의 다운신호(C)보다 본 발명에 따른 PFD의 다운신호(D)가 더 빨리 검출됨을 알 수 있다.
도 5는 본 발명에 따른 PFD 회로를 구동함에 따른 전류소모를 그래프로 도시한 도면으로서, 도 5에서 도시한 바와 같이, 기존의 PFD 회로의 전류 소모(E)가 큰 반면, 본 발명에 따른 PFD회로(F)의 전류 소모가 현저히 낮음을 알 수 있다.
이와같이, 본 발명에 따른 PFD 회로는 트랜지스터의 수를 최소화함으로써,칩의 면적을 감소시킬 뿐만 아니라 그에 따른 전력소모도 최소화할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 위상 주파수 검추기는, 고주파에서도 위상 및 주파수를 더욱 안정적이고 빠른 속도로 검출 할 수 있다.
또한, 트랜지스터의 개수를 줄여 칩의 면적을 고집적화할 수 있고, 그에 따른 전력소모를 줄일 수 있어 경제적인 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

  1. 위상동기루프에 사용되는 위상주파수 검출기에 있어서,
    상기 위상주파수 검출기는, 업신호를 출력하는 업신호 출력부; 및
    상기 업신호 출력부와 대칭구조를 이루며 다운 신호를 출력하는 다운신호 출력부;를 구비하여, 상기 업신호와 상기 다운신호를 논리연산수단의 입력으로 하여 상기 업신호와 상기 다운신호를 출력하는 피드백구조를 이루는 것을 특징으로 하는 위상주파수 검출회로.
KR1020020042463A 2002-07-19 2002-07-19 위상 주파수 검출회로 KR20040008774A (ko)

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