KR20000005362A - 고속 고정밀 위상 동기 루프 - Google Patents

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Abstract

위상 동기 루프는 전하 펌프, 전압 제어 발진기(VCO), 및 위상 주파수 검출기를 포함한다. 위상 주파수 검출기는 다이나믹 논리 회로 구조를 구비하고 있다. 위상 주파수 검출기는 VCO 클럭의 주파수를 변화시키는 전압 신호를 VCO에 제공하는 전하 펌프의 방향을 지정하는 업 및 다운 신호를 발생시킨다. 업 및 다운 신호간의 차이는 기준 클럭 신호와 VCO 클럭간의 위상차를 표시한다. 위상 주파수 검출기는 각각 업 및 다운 신호를 발생하기 위한 업 및 다운 신호 발생기를 포함한다. 업 신호 발생기는 셋 신호를 수신하기 위한 게이트를 구비한 제1의 p형 전계 효과 트랜지스터(FET), 제1의 p-FET의 드레인에 연결된 소스와 기준 클럭 신호를 수신하기 위한 게이트를 구비한 제2의 p-FET를 포함한다. 제1의 n-FET는 제2의 p-FET의 드레인에 연결된 소스와 셋 신호를 수신하기 위한 게이트를 구비하고 있다. 제3의 p-FET는 제2의 p-FET의 드레인에 연결된 게이트를 구비하고 있다. 제2의 n-FET는 업 신호를 제공하기 위한 제3의 p-FET의 드레인에 연결된 소스 및 기준 클럭 신호를 수신하기 위한 게이트를 구비하고 있다. 제3의 n-FET는 제2의 n-FET의 드레인에 연결된 소스 및 제3의 p-FET의 게이트에 연결된 게이트를 구비하고 있다. 다운 신호 발생기는 셋 신호를 수신하기 위한 게이트를 구비한 제4의 p-FET을 포함한다. 제5의 p-FET는 제4의 p-FET의 드레인에 연결된 소스 및 VCO 클럭 신호를 수신하기 위한 게이트를 구비하고 있다. 제4의 n-FET는 제5의 n-FET의 드레인에 연결된 소스 및 셋 신호를 수신하기 위한 게이트를 구비하고 있다. 제6의 p-FET는 제5의 p-FET의 드레인에 연결된 게이트를 구비하고 있다. 제5의 n-FET는 제6의 p-FET의 드레인에 연결된 소스 및 VCO 클럭 신호를 수신하기 위한 게이트를 구비하고 있다. 제6의 n-FET는 다운 신호를 제공하기 위해 제5의 n-FET의 드레인에 연결된 소스 및 제6의 p-FET의 게이트에 연결된 게이트를 구비하고 있다. NAND 게이트인 리셋 회로는 제3의 p-FET의 드레인에 연결된 제1의 입력, 제6의 p-FET의게이트에 연결된 게이트, 및 셋 신호를 발생하기 위한 출력을 구비하고 있다.

Description

고속 고정밀 위상 동기 루프
위상 동기 루프(PLL)는 전형적으로 기준 클럭과 발진 신호 혹은 전압 제어 발진기(VCO)의 VCO 클럭 간의 위상차를 표시하는 제어 신호를 제공하는 위상 주파수 검출기(PFD)를 포함한다. 전하 펌프는 제어 신호에 응답해서 전압 신호를 VCO에 제공한다. VCO는 전압 신호에 응답해서 발진 신호를 제공한다.
기준 클럭의 주파수가 증가됨에 따라, 위상 동기 루프의 성능 요구는 더욱 절실해진다. 고성능 PLL은 동작 주파수에서 낮은 클럭 지터를 갖고 있다. PLL 지터는 두가지 요인에 의해 발생된다. 첫째, 공급 노이즈는 VCO의 주파수를 급격히 변화시켜 결국 PLL 클럭 출력 지터로 나타나게 된다. 이런 종류의 지터는 VCO 회로의 노이즈 면역성을 증가시킴으로써 감소시킬 수 있다. 제 2의 주요인은 위상 주파수 검출기의 정밀성이다. 위상 주파수 검출기의 저 정밀성으로 인해 최소 검출 가능 위상차(혹은 "데드 존")는 넓게 되며, 이것은 지터를 증가시킨다. 저 정밀 위상 주파수 검출기로 인한 지터는 위상 주파수 검출기의 정밀성을 증가시킴으로써 감소시킬 수 있다. 종래의 스태틱 논리 게이트 구조를 포함하는 위상 주파수 검출기는 복수의 논리 게이트 단계들을 통과하는 전파 지연으로 인해 속도가 제한된다. 이러한 속도 제한은 고주파에서의 위상 주파수 검출기 동작에 있어서 "데드 존"을 증가시킴으로써 지터를 증가시킨다.
고주파에서 적은 지터로 동작하는 PLL을 가지는 것이 바람직하다.
〈발명의 요약〉
본 발명은 검출기를 통과하는 전파의 지연을 감소시키기 위해 스태틱 논리 회로 대신 다이나믹 논리 회로를 포함하는 다이나믹 위상 주파수 검출기를 포함하는 위상 동기 루프를 제공한다.
다이나믹 위상 주파수 검출기는 PLL의 출력 클럭에서 더 높은 정밀성과 더 적은 지터로 PLL의 최대 동작 주파수를 증가시킨다. 다이나믹 위상 주파수 검출기는 더 간단하다. 트랜지스터의 갯수와 레이 아웃(layout) 면적이 효율적인 구현을 위해서 감소된다. 결과적으로, PLL의 고도의 정밀성과 낮은 지터 동작을 위해 종래 스태틱 위상 주파수 검출기는 다이나믹 위상 주파수 검출기로 교체된다.
본 발명은 위상 동기 루프 회로에 관한 것으로, 특히 고속 고정밀 위상 주파수 검출기에 관한 것이다.
도 1은 위상 동기 루프 회로를 설명하는 블록 다이어그램이다.
도 2는 종래의 스태틱 위상 주파수 검출기를 설명하는 블록 다이어그램이다.
도 3a∼3e는 VCO 클럭 신호가 기준 클럭 신호보다 느릴 때, 도 2의 종래 스태틱 위상 주파수 검출기의 동작을 설명하는 타이밍 다이어그램이다.
도 4a∼4e는 VCO 클럭 신호가 기준 클럭 신호보다 빠를 때, 도 2의 종래 스태틱 위상 주파수 검출기의 동작을 설명하는 타이밍 다이어그램이다.
도 5는 종래 스태틱 위상 주파수 검출기의 임계 타이밍 경로를 설명하는 배선도이다.
도 6은 본 발명에 따른 다이나믹 위상 주파수 검출기를 설명하는 배선도이다.
도 7a∼7e는 VCO 클럭 신호가 기준 클럭 신호보다 느릴 때, 도 6의 다이나믹 위상 주파수 검출기의 동작을 설명하는 타이밍 다이어그램이다.
도 8a∼8e는 VCO 클럭 신호가 기준 클럭 신호보다 빠를 때, 도 6의 다이나믹 위상 주파수 검출기의 동작을 설명하는 타이밍 다이어그램이다.
도 9는 도 6의 다이나믹 위상 주파수 검출기의 임계 타이밍 경로를 설명하는 배선도이다.
도 10a는 이상적인 위상 주파수 검출기의 이상적 위상차 특성을 설명하는 그래프이다.
도 10b는 이상적인 위상 주파수 검출기에 있어서 기준 클럭과 VCO 클럭 사이의 타이밍 관계를 설명하는 타이밍 다이어그램이다.
도 11a는 비이상적인 위상 주파수 검출기의 위상차 특성을 설명하는 그래프이다.
도 11b는 비이상적인 위상 주파수 검출기의 기준 클럭과 VCO 클럭 사이의 타이밍 관계이다.
<도면의 주요 부분에 대한 부호의 설명>
602 : 다이나믹 위상 주파수 검출기
604 : 업 신호 발생기
606 : 다운 신호 발생기
607 : 리셋 회로
620, 642 : 인버터
도 1을 참조하면 위상 주파수 검출기(102), 전하 펌프(104), 루프 필터(106), 및 전압 제어 발진기(VCO)(108)를 포함하는 위상 동기 루프(PLL)회로(100)를 설명하는 블록 다이어그램을 도시한다. 기준 클럭 신호와 VCO(108)로부터의 VCO 클럭 신호는 위상 주파수 검출기(102)의 각 입력 단자에 부여된다. 위상 주파수 검출기(102)는 기준 클럭 신호와 VCO 클럭 신호의 위상을 비교해서 전하 펌프(104)의 각 입력 단자에 업(up) 신호 및 다운(down)신호를 제공한다. 업 및 다운 신호가 각각 양과 음의 전하 방향을 지정하고 전하 펌프(104)는 VCO(108)로부터의 발진신호 또는 VCO 클럭 신호의 주파수를 변경하기 위한 전압 제어 신호를 VCO(108)에 제공한다.
위상 주파수 검출기(102)는 업 신호와 다운 신호의 위상차를 기준 클럭 신호와 VCO 클럭 신호의 위상차와 실질적으로 동일하도록 발생시킨다. 특히, 기준 클럭 신호와 VCO 클럭 신호의 위상차는 업 및 다운 신호의 지속 기간의 차에 의해 복사되어 구현된다. VCO 클럭 신호가 기준 클럭 신호보다 늦을 때는, 업 신호의 지속 기간이 다운 신호의 지속 기간보다 크며, 따라서 VCO 클럭 신호의 주파수를 증가시킨다. VCO의 클럭 신호가 기준 클럭 신호보다 빠를 때, 다운 신호의 지속 기간은 업 신호의 지속 기간보다 크며, 따라서 VCO 클럭 신호의 주파수를 감소시킨다.
도 2를 참조하면, NAND 게이트(202), (204), (206), (208), (210), (212), (214), (216), 및 (218)과 인버터 (220), (222)를 포함하는 종래 스태틱 위상 시프트 검출기를 설명하는 블록 다이어그램을 도시한다. 2,3,및 4개의 입력 NAND 게이트의 배선도는 그러한 NAND 게이트들의 전계 효과 트랜지스터(FET) 구현을 설명하기 위해 도시한다. 그러한 구현에서는 스태틱 위상 시프트 검출기(200)는 44개의 트랜지스터를 포함한다.
도 3a∼3e를 참조하면, VCO 클럭 신호가 기준 클럭 신호보다 느릴 때 종래 스태틱 위상 주파수 검출기(200)의 동작을 설명하기 위한 타이밍 다이어그램을 도시한다. 도 3a 및 3e를 참조하면, 각각 기준 클럭 신호와 업 신호의 타이밍 다이어그램이 도시된다. t0에서는, 기준 클럭 신호의 리딩 에지(leading edge)에 응답해서, NAND 게이트(202), (216), 및 인버터 (220)는 업 신호를 발생시킨다. 도 3b 및 3e를 참조하면, 각각 VCO 클럭 신호와 다운 신호의 타이밍 다이어그램을 도시한다. t1에서는 VCO 클럭 신호의 리딩 에지에 응답해서, NAND 게이트 (212), (218), 및 인버터(222)는 다운 신호를 발생시킨다. 시간 t0와 t1간의 차이는 업 신호와 다운 신호간의 위상차이다. 도 3c를 참조하면, 셋 신호의 타이밍 다이어그램을 도시한다. 기준 클럭에 응답해서, NAND 게이트(202)는 스태틱 RS 플립 플롭으로 형성되는 NAND 게이트 (204) 및 (206)을 리셋한다. VCO 클럭에 응답해서, NAND 게이트(218)은 NAND 게이트(212)의 상태를 변화시킴으로써 스태틱 RS 플립플롭으로 형성되는 NAND 게이트(208) 및 (210)을 리셋시킨다. 이것은 NAND 게이트(214)로 하여금 세트 B 신호를 NAND 게이트(216) 및 (218)에 제공해서 이러한 NAND 게이트들을 리셋시켜 업 및 다운 신호를 디스에이블로 되게 한다. 이 타이밍은 기준 클럭과 VCO 클럭의 연이은 각각의 펄스에 있어서 반복된다.
도 4a∼4e를 참조하면, VCO 클럭 신호가 기준 클럭 신호보다 빠를 때 기준 클럭 신호, VCO 클럭 신호, 셋 신호, 업 신호 및 다운 신호 각각의 타이밍 다이어그램을 도시한다. 도 3a∼3e에 도시된 타이밍과 비교하면, 시간 t1에서 발생하는 기준 클럭 신호의 리딩 에지전에 시간 t0에서 VCO 클럭 신호의 리딩 에지가 발생한다. 그래서 다운 신호가 업 신호 전에 액티브가 된다. 여기에서, 기준 클럭의 리딩 에지의 발생시 NAND 게이트(214)는 NAND 게이트(216) 및 (218)에 셋 B 신호를 제공해서 업 및 다운 신호를 디스 에이블로 되게 한다. 이 타이밍은 기준 클럭과 VCO 클럭의 연이은 각각의 펄스에서 반복된다.
도 3에 도시한 것처럼, VCO 클럭이 기준 클럭보다 느린 때는 업 신호의 지속 기간이 다운 신호의 지속 기간보다 크고, 이러한 지속 기간의 차이가 위상차이다.
도 5를 참조하면, 스태틱 위상 주파수 검출기(200)의 임계 타이밍 경로를 설명하는 배선도을 도시한다. 스태틱 위상 주파수 검출기(200)는 상태 머신이다. 현 상태로부터 다른 상태로 이동하기 전에 스태틱 위상 주파수 검출기(200)의 모든 내부 노드는 하이(high) 상태 혹은 로우(low) 상태 중 하나로 지정되어야 한다. 따라서, 모든 내부 노드를 어느 하나의 상태로 지정하기 위한 지연 시간이 검출기(200)의 전체 속도를 결정한다. 스태틱 위상 주파수 검출기(202)의 임계 경로는 모든 노드들을 하이 상태 혹은 로우 상태중 하나로 지정하는 최대 지연 시간을 결정한다.
스태틱 위상 주파수 검출기(200)의 임계 타이밍 경로는 NAND 게이트(212), (210), (208), (214), 및 (218)를 압축하는 피드백 경로이다. NAND 게이트 (208)과 (210)과의 크로스 연결(cross coupling) 때문에, 임계 경로는 6개의 게이트 지연이다. 결과적으로 6개의 게이트 지연이 종래 스태틱 위상 주파수 검출기(200)의 전체 속도를 결정한다.
<발명의 구성 및 작용>
도 6을 참조하면, 본 발명에 따른 다이나믹 위상 주파수 검출기(602)를 설명하는 배선도를 도시한다. 위상 주파수 검출기(602)는 업 신호 발생기(604), 다운 신호 발생기(606), 및 리셋 회로(607)를 포함한다. 업 신호 발생기는 기준 클럭에 응답해서 업 신호를 전하 펌프(104)에 제공한다. 동일하게, 다운 신호 발생기(606)는 전압 제어 발진기(108)로부터의 VCO 클럭 신호에 응답해서 다운 신호를 전하 펌프(104)에 제공한다. 리셋 회로(607)는 기준 클럭과 VCO 클럭 양쪽의 리딩 에지의 발생 후 소정의 시간에 업 신호 발생기(604)와 다운 신호 발생기(606)를 리셋한다.
업 신호 발생기(604)는 p-FET들 (608), (610), (612), n-FET들(614), (616), (618), 및 인버터(620)를 포함한다. p-FET(608)의 드레인-소스 접합은 p-FET 트랜지스터(610)의 소스를 외부 전원(도시되지 않음)에 연결시킨다. n-FET(614)의 드레인-소스 접합은 p-FET 트랜지스터(610)의 드레인과 신호 배선(622)의 공통 노드를 접지선에 연결한다. 리셋 회로(607)로부터의 셋 신호는 p-FET(608) 과 n-FET(614)의 게이트에 부여된다. 기준 체크는 p-FET(610)의 게이트에 부여된다. p-FET 트랜지스터(612)의 드레인-소스 접합은 n-FET 트랜지스터(616)의 소스 단자와 신호 배선(624)의 공통 노드를 외부 전원에 연결한다. n-FET(618)의 드레인-소스 접합은 n-FET(616)의 드레인 단자를 접지선에 연결한다. 기준 클럭은 n-FET(616)의 게이트에 부여된다. 신호 배선(622)은 p-FET(612)와 n-FET(618)의 게이트의 공통 노드에 부여된다. 인버터(620)는 신호 배선(624)상의 신호에 응답해서 업 신호를 제공한다.
다운 신호 발생기(606)는 p-FET들 (626), (628), (630), n-FET들(632), (634), (636), 및 인버터(638)를 포함한다. p-FET(626)의 드레인-소스 접합은 p-FET 트랜지스터(610)의 소스를 외부 전원(도시되지 않음)에 연결시킨다. n-FET(632)의 드레인-소스 접합은 p-FET 트랜지스터(628)의 드레인과 신호 배선(638)의 공통 노드를 접지선에 연결한다. 리셋 회로(607)로부터의 셋 신호는 p-FET(629)과 n-FET(632)의 게이트들의 공통 노드에 부여된다. VCO 클럭은 p-FET(628)의 게이트에 부여된다. p-FET 트랜지스터(630)의 드레인-소스 접합은 n-FET 트랜지스터(634)의 소스 단자와 신호 배선(640)의 공통 노드를 외부 전원에 연결한다. n-FET(636)의 드레인-소스 접합은 n-FET(634)의 드레인 단자를 접지선에 연결한다. 기준 클럭은 n-FET(634)의 게이트에 부여된다. 신호 배선(638)은 p-FET(630)와 n-FET(636)의 게이트에 부여된다. 인버터(642)는 신호 배선(640)상의 신호에 응답해서 다운 신호를 제공한다.
구현된 것처럼, 다이나믹 위상 주파수 검출기(602)는 16개의 트랜지스터를 포함하는 다이나믹 논리 회로를 이용한다. 이에 비해서, 스태틱 위상 주파수 검출기(200)는 44개의 트랜지스터를 포함한다. 다이나믹 위상 주파수 검출기(602)는 스태틱 위상 주파수 검출기(200)보다 더 적은 트랜지스터를 이용함으로써 더 적은 구현 면적이 필요하다.
도 7a∼7e를 참조하면, VCO 클럭 신호가 기준 클럭 신호보다 느릴 때 다이나믹 위상 주파수 검출기(602)의 동작을 설명하는 타이밍 다이어그램을 도시한다. 도 7a와 도 7e를 참조하면, 각각 기준 클럭 신호와 업 신호의 타이밍 다이어그램을 도시한다. 시간 t0에서는 기준 클럭 신호의 리딩 에지에 응답해서 업 신호 발생기(604)는 업 신호를 발생시킨다. 도 7b와 도 7e를 참조하면, 각각 VCO 클럭 신호와 다운 신호의 타이밍 다이어그램을 도시한다. 시간 t1에서 VCO 클럭 신호의 리딩 에지에 응답하여 다운 신호 발생기(606)는 다운 신호를 발생시킨다. 도 7a를 참조하면 셋 신호의 타이밍 다이어그램을 도시한다. 신호 배선(624)와 (640)의 신호는 둘다 리셋 회로(607)에 로우 신호를 제공하고, 여기서 리셋 회로(607)는 업 신호 발생기(602)와 다운 신호 발생기(604) 양쪽에 셋 신호를 제공한다. 셋 신호는 발생기 (602)와 (604)를 통과할 때까지 하이로 유지한다. 신호 배선(624)와 (640)상의 신호는 하이로 진행해서 시간 t2에서 업 신호, 다운 신호 및 셋 신호를 로우 신호로 구동한다. 이 타이밍은 기준 클럭과 VCO 클럭의 연이은 각각의 펄스에 반복된다.
도 8a∼8e를 참조하면, VCO 클럭 신호가 기준 클럭 신호보다 빠를 때, 기준 클럭 신호, VCO 클럭 신호, 셋 신호, 업 신호, 및 다운 신호 각각의 타이밍 다이어그램을 도시한다. 도 7a∼7e에 도시한 타이밍과 비교하면, VCO 클럭 신호의 리딩 에지는 기준 클럭 신호의 리딩 에지전에 시간 t0에서 발생한다. 그래서, 다운 신호는 업 신호 전에 액티브 상태로 된다. 여기에서, 기준 클럭의 리딩 에지의 발생시, 신호 배선(624) 및 (640)상의 양 신호 각각은 리셋 회로(607)에 로우 신호를 제공해서 업 및 다운 신호 발생기(602) 및 (604) 각각에 셋 신호를 제공한다. 셋 신호가 발생기 (602) 및 (604)를 통과한 후에, 발생기 (602) 및 (604)는 업 및 다운 신호를 각각 턴 오프시킨다. 이 타이밍은 기준 클럭과 VCO 클럭 각각의 연이은 펄스에 대해서 반복된다.
도 7과 도 8에 도시한 것처럼, 다이나믹 위상 주파수 검출기(602)의 기능은 종래 스태틱 위상 주파수 검출기(200)의 것과 실질적으로 동일하다.
도 9를 참조하면, 다이나믹 위상 주파수 검출기(602)의 임계 타이밍 경로를 설명하는 배선도를 도시한다. 다이나믹 위상 주파수 검출기(602)의 임계 타이밍 경로는 리셋 회로(607), p-FET(628), 및 n-FET(634)를 포함하는 피드백 경로이다.
각 게이트의 지연이 동일하다고 가정하면, 상기 언급한 것처럼, 종래 스태틱 위상 주파수 검출기(200)의 임계 경로가 6개의 게이트 피드백 경로이기 때문에 다이나믹 위상 주파수 검출기(602)의 동작 주파수는 종래 스태틱 위상 주파수 검출기(200)의 것보다 두 배가 될 수 있다.
도 10a를 참조하면, 이상적인 위상 주파수 검출기의 위상차 특성을 설명하는 그래프를 도시한다. 도 10b를 참조하면, 이상적인 위상 주파수 검출기의 기준 클럭과 VCO 클럭의 타이밍 관계를 도시한다.
도 10a에 도시한 것처럼, 이상적인 위상 주파수 검출기는 기준 클럭 신호와 VCO 클럭 신호의 위상차를 업 및 다운 신호의 지속 기간의 차이로 변환하며, 정확한 선형 관계에서는 위상차의 전 범위에서 위상차로 변환한다. 이러한 경우에, 위상 동기 루프의 피드백은 위상차의 전영역에 걸쳐 선형적으로 동작한다. 결과적으로 기준 클럭 신호와 VCO 클럭 신호의 위상 에러는 도 10b에 도시한 것처럼, 이상적인 위상 주파수 검출기와 전체 피드백 루프에 의해 0으로 감소된다.
그러나 비이상적인 위상 주파수 검출기는 동작 주파수의 제한에 의해 발생되는 정밀성 제한를 갖고 있다. 동작 주파수가 위상 주파수 검출기가 허용하는 동작 주파수보다 높다면, 위상 주파수 검출기의 정밀성은 미리 결정할 수 없다. 정밀도 제한은 결과적으로 위상 주파수 검출기의 "데드 존", 즉 위상 주파수 검출기에 의한 검출 가능한 가장 작은 위상차로 나타난다. 그래서 더 높은 정밀성은 더 작은 "데드 존"을 의미한다.
도 11a를 참조하면, 비이상적인 위상 주파수 검출기의 특성을 설명하는 그래프를 도시한다. 도 11b를 참조하면, 비이상적인 위상 주파수 검출기에 대한 기준 클럭 신호와 VCO 클럭 신호와의 타이밍 관계를 도시한다.
도 11a에 도시한 것처럼, 비이상적인 위상 주파수 검출기는 "데드 존"을 가지고 있다. 기준 클럭 신호와 VCO 클럭 신호의 위상차가 "데드 존"보다 작으면, 비이상적인 위상 주파수 검출기는 위상차를 검출할 수 없다. 그래서, "데드 존"보다 더 작은 위상차가 있더라도 업 및 다운 신호의 지속 시간의 차는 0이다. 결과적으로 위상차가 "데드 존"보다 작다면 PLL의 정정 피드백 동작은 불가능하다. 이러한 경우에, 기준 클럭 신호와 VCO 클럭 신호의 사이에 불가피한 위상 에러가 존재하며, 이것은 위상 주파수 검출기의 낮은 정밀성으로 인한 지터이다. 도 11b에 도시한 것처럼, 위상 주파수 검출기의 "데드 존"은 기준 클럭 신호와 VCO 클럭 신호의 불가피한 위상 에러에 복사된다. "데드 존"과 최대 위상 에러의 관계는
최대 위상 에러 = 2π×Tdead zone ／Tperiod
이다.
위상 주파수 검출기의 "데드 존"을 줄임으로써, PLL 지터(기준 클럭과 VCO 클럭 사이의 불가피한 위상 에러)는 감소된다. 낮은 주파수 동작에서, 종래 위상 주파수 검출기는 적당한 "데드 존"으로 작동할 수 있다. 그러나 동작 주파수가 증가하면, 위상 주파수 검출기의 "데드 존"은 고정되고 기준 클럭의 기간은 감소하기 때문에 기준 클럭과 VCO 클럭의 위상 에러는 증가된다. 종래 위상 주파수 검출기가 주파수 제한보다 더 높은 주파수에서의 동작에서 고도의 정밀성 혹은 작은 "데드 존"을 보장할 수 없기 때문이다. 본 발명의 다이나믹 위상 주파수 검출기는 동작 주파수를 종래 위상 주파수 검출기의 동작 주파수보다 적어도 2배로 증가시킨다. 다이나믹 위상 주파수 검출기는 고도의 정밀성과 더 작은 "데드 존"으로 인해 고주파 응용에 이용될 수 있다.
상기 설명은 양호한 실시예의 동작을 설명하는 것을 포함하나, 본 발명의 범주를 제한한다는 것을 의미하지는 않는다. 본 발명의 범주는 단지 이후의 청구 범위에 의해서만 제한된다. 상기 내용으로부터 본 발명의 정신과 범주에 포함되는 많은 변화가 가능하다는 것은 기술의 숙련자에는 분명하게 될 것이다.

Claims (10)

  1. 위상 주파수 검출기에 있어서,
    기준 클럭 신호에 응답해서 업 신호를 제공하기 위한 다이나믹 논리 회로 구조를 갖는 업 신호 발생기; 및
    발진 신호에 응답해서 다운 신호를 제공하기 위한 다이나믹 논리 회로 구조를 갖는 다운 신호 발생기를 포함하고,
    상기 업 및 다운 신호의 차이는 상기 기준 클럭 신호와 상기 발진 신호 간의 위상차를 나타내는 것을
    특징으로 하는 위상 주파수 검출기.
  2. 위상 주파수 검출기에 있어서,
    소스, 드레인, 및 셋 신호를 수신하는 게이트를 구비한 제1형의 제1의 트랜지스터;
    상기 제1형의 제1의 트랜지스터의 드레인에 연결되는 소스, 드레인, 및 기준 클럭 신호를 수신하기 위한 게이트를 구비한 제1형의 제2의 트랜지스터;
    제2형의 제2의 트랜지스터의 드레인에 연결되는 소스, 드레인, 및 상기 셋 신호를 수신하기 위한 게이트를 구비한 제2형의 제1의 트랜지스터;
    소스, 드레인, 및 상기 제1형의 제2의 트랜지스터의 드레인에 연결된 게이트를 구비한 제1형의 제3의 트랜지스터;
    상기 제1형의 제3의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 기준 클럭 신호를 수신하기 위한 게이트를 구비한 상기 제2형의 제2의 트랜지스터;
    상기 제2형의 제2의 트랜지스터의 드레인에 연결된 소스, 드레인, 상기 제1형의 제3의 트랜지스터의 게이트에 연결된 게이트를 구비한 제2형의 제3의 트랜지스터;
    소스, 드레인, 및 상기 셋 신호를 수신하기 위한 게이트를 구비한 제1형의 제4의 트랜지스터;
    상기 제1형의 제4의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 VCO 클럭 신호를 수신하기 위한 게이트를 구비한 제1형의 제5의 트랜지스터;
    상기 제1형의 제5의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 셋 신호를 수신하기 위한 게이트를 구비한 제2형의 제4의 트랜지스터;
    소스, 드레인, 및 상기 제1형의 제5의 트랜지스터의 드레인에 연결된 게이트를 구비한 제1형의 제6의 트랜지스터;
    상기 제1형의 제6의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 VCO 클럭 신호를 수신하기 위한 게이트를 구비한 제2형의 제5의 트랜지스터;
    상기 제2형의 제5의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 제1형의 제6의 트랜지스터의 게이트에 연결된 게이트를 구비한 제2형의 제6의 트랜지스터; 및
    상기 제1형의 제3의 트랜지스터의 드레인에 연결된 제1의 입력, 상기 제1형의 제6의 트랜지스터의 드레인에 연결된 제2의 입력, 및 상기 셋 신호를 발생하기 위한 출력을 구비한 리셋 회로
    를 포함하는 것을 특징으로 하는 위상 주파수 검출기.
  3. 제2항에 있어서, 상기 리셋 회로는 NAND 게이트인 것을 특징으로 하는 위상 주파수 검출기.
  4. 제2항에 있어서, 상기 제1형의 트랜지스터는 p-FET이고, 상기 제2형의 트랜지스터는 n-FET인 것을 특징으로 하는 위상 주파수 검출기.
  5. 위상 동기 루프에 있어서,
    업 신호를 수신하기 위한 제1의 입력, 다운 신호를 수신하기 위한 제2의 입력, 및 상기 업과 다운 신호에 응답해서 전압 신호를 제공하기 위한 출력을 구비한 전하 펌프;
    상기 전하 펌프의 출력에 연결된 입력을 구비하며 상기 전압 신호에 응답하는 주파수를 갖는 발진 신호를 제공하기 위한 전압 제어 발진기; 및
    다이나믹 논리 회로 구조를 갖고, 기준 클럭 신호를 수신하기 위한 제1의 입력, 상기 전압 제어 발진기의 출력에 연결된 제2의 입력, 상기 업 신호를 제공하기 위한 제1의 출력, 및 상기 다운 신호를 제공하기 위한 제2의 출력을 포함하고, 상기 업 신호와 다운 신호의 차이는 상기 기준 클럭 신호와 상기 발진 신호의 위상차를 표시하는 위상 주파수 검출기
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  6. 제5항에 있어서, 상기 위상 주파수 검출기는 상기 기준 클럭 신호에 응답해서 상기 업 신호를 제공하기 위한 업 신호 발생기와, 발진 신호에 응답해서 상기 다운 신호를 제공하기 위한 다운 신호 발생기를 포함하는 것을 특징으로 하는 위상 동기 루프.
  7. 제6항에 있어서, 상기 위상 주파수 검출기는 상기 업 신호와 다운 신호 발생기 양쪽에 연결된 출력을 구비하고 상기 기준 신호와 상기 발진 신호 중 더 늦은 것에 응답해서 상기 업 신호와 다운 신호를 각각 디스에이블하도록 셋 신호를 제공하기 위한 리셋 회로를 포함하는 것을 특징으로 하는 위상 동기 루프.
  8. 위상 동기 루프에 있어서,
    업 신호를 수신하기 위한 제1의 입력, 다운 신호를 수신하기 위한 제2의 입력, 및 상기 업과 다운 신호에 응답해서 전압 신호를 제공하기 위한 출력을 구비한 전하 펌프;
    상기 전하 펌프의 출력에 연결된 입력을 구비하고 상기 전압 신호에 응답하는 주파수를 갖는 발진 신호를 제공하기 위한 전압 제어 발진기; 및
    기준 클럭 신호를 수신하기 위한 제1의 입력, 상기 전압 제어 발진기의 출력에 연결된 제2의 입력, 상기 업 신호를 제공하기 위한 제1의 출력, 및 상기 다운 신호를 제공하기 위한 제2의 출력을 포함하고, 상기 업 신호와 다운 신호의 차이는 상기 기준 클럭 신호와 상기 발진 신호의 위상차를 표시하는 위상 주파수 검출기를 포함하고,
    상기 위상 주파수 검출기는,
    소스, 드레인, 및 셋 신호를 수신하는 게이트를 구비한 제1형의 제1의 트랜지스터;
    상기 제1형의 제1의 트랜지스터의 드레인에 연결되는 소스, 드레인, 및 상기 기준 클럭 신호를 수신하기 위한 게이트를 구비한 제1형의 제2의 트랜지스터;
    제2형의 제2의 트랜지스터의 드레인에 연결되는 소스, 드레인, 및 상기 셋 신호를 수신하기 위한 게이트를 구비한 제2형의 제1의 트랜지스터;
    소스, 상기 업 신호를 제공하기 위한 드레인, 및 상기 제1형의 제2의 트랜지스터의 드레인에 연결된 게이트를 구비한 제1형의 제3의 트랜지스터;
    상기 제1형의 제3의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 기준 클럭 신호를 수신하기 위한 게이트를 구비한 상기 제2형의 제2의 트랜지스터;
    상기 제2형의 제2의 트랜지스터의 드레인에 연결된 소스, 드레인, 상기 제1형의 제3의 트랜지스터의 게이트에 연결된 게이트를 구비한 제2형의 제3의 트랜지스터;
    소스, 드레인, 및 상기 셋 신호를 수신하기 위한 게이트를 구비한 제1형의 제4의 트랜지스터;
    상기 제1형의 제4의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 VCO 클럭 신호를 수신하기 위한 게이트를 구비한 제1형의 제5의 트랜지스터;
    상기 제1형의 제5의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 셋 신호를 수신하기 위한 게이트를 구비한 제2형의 제4의 트랜지스터;
    소스, 상기 다운 신호를 제공하기 위한 드레인, 및 상기 제1형의 제5의 트랜지스터의 드레인에 연결된 게이트를 구비한 제1형의 제6의 트랜지스터;
    상기 제1형의 제6의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 VCO 클럭 신호를 수신하기 위한 게이트를 구비한 제2형의 제5의 트랜지스터;
    상기 제2형의 제5의 트랜지스터의 드레인에 연결된 소스, 드레인, 및 상기 제1형의 제6의 트랜지스터의 게이트에 연결된 게이트를 구비한 제2형의 제6의 트랜지스터; 및
    상기 제1형의 제3의 트랜지스터의 드레인에 연결된 제1의 입력, 상기 제1형의 제6의 트랜지스터의 드레인에 연결된 제2의 입력, 및 상기 셋 신호를 발생하기 위한 출력을 구비한 리셋 회로
    를 포함하는 것을 특징으로 하는 위상 동기 루프.
  9. 제8항에 있어서, 상기 리셋 회로는 NAND 게이트인 것을 특징으로 하는 위상 동기 루프.
  10. 제8항에 있어서, 상기 제1형의 트랜지스터들은 p-FET이고, 상기 제2형의 트랜지스터들은 n-FET인 것을 특징으로 하는 위상 동기 루프.
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