JP3041686B2 - 周波数検出器および位相ロック・ループ - Google Patents

周波数検出器および位相ロック・ループ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ通信及び遠
隔通信用途に関するものである。とりわけ、本発明は、
これらの用途に利用される位相ロック・ループに関する
ものである。
【０００２】
【従来の技術】位相ロック・ループ（ＰＬＬ）は、デー
タ通信及び遠隔通信用途において、信号周波数にロック
するために利用される。ＰＬＬの捕捉範囲は、一般に狭
い。従って、通常は、クロック及びデータ回復（ＣＤ
Ｒ）回路において、周波数捕捉の補助が必要になる。"A
1.5 Gigabit/s link interface chipset for computer
data transmission（コンピュータ・データ転送のため
の１．５ギガビット／秒のリンク・インターフェース・
チップセット）"，ＩＥＥＥ Ｊ．Ｓｌｅｌｃｔｅｄ
Ａｒｅａｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎにおいて、Ｗ
ａｌｋｅｒ他は、特殊トレーニング・データ・シーケン
スを開示している。受信機周波数／位相捕捉段階におい
て、送信側が、特殊トレーニング・データ・シーケンス
（クロックのような信号）を送信する。この欠点は、ト
レーニング・シーケンスが必ずしも全ての用途に利用可
能ではないということである。
【０００３】もう１つの先行技術による方法では、入力
データ、及び、電圧制御式発振器（ＶＣＯ）のＩ及びＱ
出力に基づいて動作する周波数検出器（ＦＤ）が利用さ
れる。これらのＦＤは、ほとんどが、２つのタイプ、す
なわち、クワドリコリレータ(quadricorrelatorあるい
は４次相関器)及び回転（あるいは循環型あるいは交番
型あるいはローテイショナル(rotational)）周波数検出
器に分類することが可能である。クワドリコリレータ
は、アナログとデジタルのいずれでもかまわないが、回
転周波数検出器は、デジタルである。アナログ・クワド
リコリレータは、"Properties of Frequency Differenc
e Detectors（周波数差検出器の特性）"，ＩＥＥＥ Ｔ
ｒａｎｓ．Ｃｏｍｍ．において、Ｇａｒｄｎｅｒによっ
て開示されているように、整流器、微分器を含む多くの
特殊アナログ・コンポーネントを必要とする。その実施
は困難であり、慎重に設計しなければ、全ての条件下に
おいて適正に機能することができなくなる。"A Si Bipo
lar Phase and Frequency Detector IC for Clock Extr
action up to 8 Gigabit/s（8ギガビット／秒までのク
ロック摘出のためのシリコン・バイポーラ位相及び周波
数検出器ＩＣ）"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓにおいて、
Ｐｏｔｔｂａｃｋｅｒ他によって開示されているよう
な、あるいは、"Frequency Detectors for PLL Acquisi
tion in Timing and Carrier Recovery（タイミング及
びキャリア回復におけるＰＬＬ獲得のための周波数検出
器）"，ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｍ．において、
Ｍｅｓｓｅｒｓｃｈｍｉｔｔ他によって開示されている
ような実施例は、利用可能な周波数範囲はせいぜい＋／
−５０％であるが、実施例、及び、入力データの統計値
しだいで、もっと狭くなる場合が多い。プロセス、温
度、ＶＣＣ変動のため、多くの内蔵ＶＣＯは、その公称
周波数の２倍を超える上方周波数範囲と公称周波数の１
／２未満の下方端を備えている。従って、これらのデジ
タル実施例は、この点において十分ではない。さらに、
それらは、入力データにおけるジッタまたは分離ビット
・エラーによる間違ったロック外れ表示にも影響を受け
やすい。
【０００４】他の先行技術による解決策では、局部的基
準クロックが利用される。ＶＣＯは、この基準に対して
周波数をロックさせられるよう作られている。この方法
は、入力データ・ストリームに頼らないので、強固であ
る。２つのバリエーションが一般的である。第１バリエ
ーションの場合、外部から供給される基準ロック制御信
号によって、ＰＬＬは、基準信号だけにロックする。周
波数がロックされて、制御がアサート解除されると、Ｐ
ＬＬはデータにロックする。この欠点は、ユーザが、必
ずしも好都合とは限らない余分な制御信号を与えなけれ
ばならないという点である。第２のバリエーションの場
合、ロック検出器によって、自動基準ロック制御が施さ
れる。ロック検出器は、ＰＬＬのロックが外れたとみな
すと、この制御信号をアサートする。このロック検出器
は、周波数検出器の方法と同様に、入力データ及びＶＣ
Ｏ出力に基づいて動作する。従って、このロック検出器
には、利用可能な周波数範囲が狭いこと、及び、入力デ
ータのジッタまたは分離されたビット・エラー事象に起
因する間違ったロック外れ表示に影響されやすいことを
含めた、同様の問題がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は上記の
問題点に鑑み、局部周波数基準信号が利用可能な場合、
クロック及びデータ回復（ＣＤＲ）回路におけるＰＬＬ
周波数捕捉問題に対する単純ではあるが、強固な解決法
を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、局部周
波数基準信号が利用可能な場合、クロック及びデータ回
復（ＣＤＲ）回路におけるＰＬＬ周波数捕捉問題に対す
る単純ではあるが、強固な解決法が得られる。周波数検
出器は、その公称周波数を中心にして狭い不感帯を有し
ている。この不感帯は、データ転送速度と局部基準周波
数との間で可能性のある不整合を見越したものである
が、この不感帯の幅は、位相ロック・ループの捕捉範囲
よりもさらに狭い。こうした周波数検出器の構成にとっ
て極めて重要な要素は、オーバサンプリング回転周波数
検出器である。オーバサンプリング・バージョンの場
合、標準的な回転周波数検出器と比較すると、利用可能
な周波数範囲がはるかに広いので、一般的な内蔵電圧制
御式発振器の多様なバリエーションがカバーされること
になる。
【０００７】
【発明の実施の形態】図１には、本発明の位相ロック・
ループ（ＰＬＬ）１０のブロック図が示されている。加
算器１２は、入力として、位相検出器１４及び周波数検
出器１６からの出力を受信する。加算器１２の出力は、
ループ・フィルタ１８に接続されている。電圧制御式発
振器（ＶＣＯ）１９の入力は、ループ・フィルタ１８に
接続され、一方、出力は、位相検出器１４及び除算器１
５に接続されている。除算器１５は、さらに、周波数検
出器１６に接続されている。位相検出器１４は、入力信
号としてデータを受信する。周波数検出器１６は、２つ
のクロック信号ｆREF及びｆDEADBANDを受信する。
【０００８】図２には、図１に示す不感帯を備えた周波
数検出器１６に関するブロック図が例示されている。ア
ップ／ダウン出力及びビート出力を発生する回転周波数
検出器２０は、オプションのデバウンサ回路(debouncer
circuit)２２に接続されている。周波数検出器２０の
ビート出力は、周波数比較器２４の入力の１つに接続さ
れる。比較器２４のもう１つの入力は、ｆDEADBANDに接
続される。周波数検出器２０のアップ／ダウン出力は、
周波数比較器２４の帯域内出力の制御下においてトライ
ステート装置または同様の装置２５によって許可／禁止
される。
【０００９】図３Ａないし図３Ｂには、図２に示す不感
帯を備えた周波数検出器の所望の特性が示されている。
周波数差がｆDEADBAND未満（例えば、公称周波数の．４
％）の場合、出力はゼロになる。局部基準クロックは、
周波数が入力データに極めて近いが（例えば、１００Ｐ
ＰＭ以内）、周波数がロックされないことが多いので、
この不感帯が必要になる。この不感帯は、ＰＬＬのプル
・イン範囲より狭いが、データ転送速度と局部基準クロ
ックとの間のある程度の周波数差、さらには、データ入
力におけるジッタ及びふらつきについても許容するのに
十分な広さを有している。
【００１０】不感帯を備えた周波数検出器の出力は、周
波数差がｆDEADBANDを超える場合、迅速に飽和する。電
圧制御式発振器（ＶＣＯ）が帯域外の場合、周波数検出
器は全力でループを駆動する。この結果、ループ・フィ
ルタにオフセットの可能性があったとしても、また、位
相検出器からの出力にエラーの可能性があったとして
も、ループが不感帯内に戻されるという保証が得られ
る。
【００１１】回転周波数検出器は、ＶＣＯの出力と基準
クロックを比較し、差周波数のビート・トーン、及び、
ＶＣＯが速すぎるか、または、遅すぎることを表示する
論理信号を発生する。デバウンサは、ビート信号のスプ
リアス遷移の除去、すなわち、ビート信号を安定化する
働きをする。周波数比較器は、ビート・トーンと、例え
ば、基準クロックを分周あるいは除算することによって
生じさせることが可能な既知の低周波数との比較を行
う。ビート・トーンが、この周波数より遅ければ、周波
数比較器の出力は、論理１となり、これを利用して（ト
ライステート装置において）アップ／ダウン出力が禁止
される。周波数検出器が禁止されると、位相検出器は、
単独で動作し、ＶＣＯを入力データに位相ロックする。
【００１２】回転周波数検出器は、ビート・トーン及び
アップ／ダウン表示の発生に適合する。先行技術による
回転周波数検出器（図４Ａに示す）の場合、クロック信
号ｆI及びその直角位相ｆQが、公称では同じ周波数であ
るもう１つの信号ｆREFによってサンプリングされる。
２つの周波数が、全く同じ場合、サンプル値は、静的で
ある、すなわち、サンプリングされたベクトルは特定の
四分円すなわち直角位相領域のＡ、Ｂ、Ｃ又はＤ（図４
Ｂに示す）にある。２つの周波数がわずかに異なる場
合、ベクトルが、周波数差の符号に基づいて一方または
他方に回転し、これによって、さらにアップ／ダウン信
号及びビート信号が発生する。しかし、この装置は、利
用可能な最大周波数範囲が＋／−５０％だけしかない
（図４Ｃに示す）。通常、それは内蔵ＶＣＯの周波数バ
ージョンをカバーするのに十分な広さではない。
【００１３】図５には、本発明の汎用オーバサンプリン
グ回転周波数検出器が示されている。位相サンプラ２６
は、入力信号の位相をサンプリングする。位相補正発生
器３２は、オーバサンプリングに基づく補正位相を生じ
させる。減算器２８は、位相サンプラ２６の出力を補正
する。減算器の出力は、回転方向／周波数検出器ブロッ
クに接続される。該ブロックの出力は、回転方向及びビ
ート周波数を表示する。
【００１４】動作時、汎用オーバサンプリング回転周波
数検出器は、基準信号、すなわち、ｆREFでそのサンプ
リングを行うことによって、次のように、信号、例え
ば、ｆVCOの周波数エラーを測定することができる。
【００１５】ｆVCO ≡ ｆnom＋△ｆ（ｔ） （１） ｆREF ≡ ｋｆnom （２） （ここで、ｆnomは入力信号の公称周波数）ここで、信
号ｆVCOはｆREFのレートすなわち割合あるいは速度でサ
ンプリングされるので、連続したサンプル間における位
相回転は： △θ ＝ （１／ｆREF）×２π×ｆVCO ＝ （１／（ｋｆnom））×２π（ｆnom＋△ｆ（ｔ）） （３） △θ ＝ （２π／ｋ）＋（２π△ｆ（ｔ）／（ｋｆnom）） （４） この回転は、次の２つの項から構成される：すなわち、
２π△ｆ（ｔ）／（ｋｆnom）項は、△ｆ（ｔ）に対応
する所望の項、すなわち、周波数エラーであり、２π／
ｋ項は、オーバサンプリング条件によるものである。ｋ
倍オーバサンプリングのために位相サンプルを補正する
には、オーバサンプリング位相エラー項（２π／ｋ）を
除去しなければならない。ｋ＝１の場合、エラーは生じ
ない。ｋ＝２（２倍のレート）の場合、各サンプルｎ
（ここで、ｎは整数）毎に、πｎのエラー、または、サ
ンプル間で交番する極性反転を生じる。ｋ＝４（４倍の
レート）の場合、サンプルｎの位相エラーはπ／２にな
る。
【００１６】望ましい実施の態様において、位相サンプ
ラ２６が２進量子化サンプルＩ、Ｑを測定する場合、ｋ
は１、２、または、４に制限される。より一般的な多位
相サンプラの場合、ｋは任意である。一般的な場合、サ
ンプルｎの位相補正は ２πｎ／ｋ ＝ θcorrection（ｎ） （５） となり、サンプルＩ及びＱは、ベクトル回転に関する下
記の式によって補正サン プルＩ’及びＱ’となるように調整される： Ｉ’（ｎ）＝ｃｏｓ（θc（ｎ））Ｉn＋ｓｉｎ（θc（ｎ））Ｑn （６） Ｑ’（ｎ）＝ｓｉｎ（θc（ｎ））Ｉn＋ｃｏｓ（θc（ｎ））Ｑn （７） ｋ＝２または４の場合、コサイン及びサイン項は、ｃｏ
ｓ（ｎπ）及びｓｉｎ（ｎπ）または∈（０，１，−
１）に簡約され、極めて単純なデジタル実施あるいはデ
ジタル実装が促進される。
【００１７】図６Ａないし図６Ｃには、図５に示す機能
ブロック図を実施する２倍レートの回転周波数検出器２
０の概略図が示されている。第１の両エッジ・トリガ式
交互反転ラッチ（ＡＩＬ）及び第２のＡＩＬは、基準信
号ｆREFをクロック入力として受信する。第１のＡＩＬ
（ＡＩＬ１）に対する入力信号はｆIであり、一方、第
２のＡＩＬ（ＡＩＬ２）に対する入力信号はｆQであ
る。Ｄフリップ・フロップ４６は、第１のＡＩＬの出力
を入力として受信している間、第２のＡＩＬの出力によ
って刻時される。フリップ・フロップ４６の出力は、周
波数オフセットの符号を反映する。ＸＯＲ（排他的論理
和）ゲート４８は、第１と第２のＡＩＬの出力に接続さ
れている。ＸＯＲ４８の出力は、ビート周波数または周
波数オフセット△ｆ（ｔ）の大きさを表示する。当該技
術の通常の技術者には明らかなように、ビート信号の発
生は、ビート信号としてただ単にＡＩＬ出力の１つを選
択することを含む、異なるやり方でも実施可能である。
【００１８】各ＡＩＬには、第１のＤラッチ３４、４２
と、第２のＤラッチ３６、４０が含まれている。第１の
Ｄラッチ３４、４２のクロック入力は、反転される。Ｄ
ラッチ３４、３６、４０、４２は、互いに結合されてい
る。２入力セレクタ３８、４４の入力は、第１のＤラッ
チ３４、４２の否定出力、及び、第２のＤラッチ３６、
４０に関する出力である。
【００１９】サンプリング周波数が公称レートの２倍の
場合、サンプリングされるベクトルは、交互サンプルに
おいて１８０゜のスプリアスを示すことが明らかになっ
た。これらのサンプルは、サンプリングされたベクトル
を交互に反転することによって位相補正を施すことが可
能である。この位相補正ベクトルの回転の向き及び周波
数は、△ｆ（ｔ）の方向及び周波数差を反映する。この
交互反転機能は、サンプリングＡＩＬの一体化部分とし
て実施される：この特殊両エッジ・トリガ式ラッチは、
クロックの立ち上がりエッジにおいてその出力ＱをＤに
セットし、その立ち下がりエッジにおいてＱをＤバーす
なわち入力Ｄの否定値にセットする。
【００２０】この２倍レートの検出器の利用可能範囲
は、倍の＋／−１００％、または、ＤＣないし公称周波
数の２倍になる。図６Ｃには、ビート周波数出力対周波
数オフセットがグラフ表示されている。
【００２１】２倍レートのサンプリングによっても、十
分なカバリング範囲が得られない場合、代替の実施の態
様である、４倍レートのサンプリング方式（図７Ａない
し図７Ｃに示す）を利用することが可能である。周波数
がその公称レートに近い場合、位相補正がなければ、サ
ンプリングされるベクトルは、サンプル毎に、反時計廻
り方向に９０゜回転する。位相補正によって、サンプリ
ングされるベクトルは、時計廻り方向に順次０゜、９０
゜、１８０゜、及び、２７０゜ずつ回転し、反復する。
図７Ａに示す真理表において、４つの異なる回転度に対
応する４つの状態は、００、０１、１１、及び、１０と
して符号化される。この機能は、２つのセレクタ、すな
わち、図７Ｂに示す２つの４：１マルチプレクサによっ
て実施可能である。位相補正ベクトルによって、周波数
オフセットの向き及び大きさが得られる。利用可能範囲
は、４倍の＋／−２００％、または、ＤＣないし公称周
波数の３倍になる。図７Ｃには、ビート周波数出力対周
波数オフセットがグラフ表示されている。
【００２２】図８には、デバウンサ回路２２が示されて
いる。信号ビートＩは、第１のラッチ６６に入力される
とともに、第２のラッチ６８にクロック入力される。信
号ビートＱは、第２のラッチ６８に入力されるととも
に、第１のラッチ６６にクロック入力される。第１と第
２のラッチ６６、６８の出力であるビートＩ’及びビー
トＱ’は、デバウンスされる信号である。オプションに
より、ＸＯＲゲート７０内において該信号を組み合わせ
ることも可能である。
【００２３】デバウンサ回路２２は、ＰＬＬがロックさ
れているか、あるいは、極めてそれに近い状態の場合に
起こる、位相補正ベクトルが回転していないか、あるい
は、ほとんど回転していない状況を取り扱う。このベク
トルが、偶然、２つの隣接する四分円間すなわち直角位
相間の境界近くに位置する場合があり得る。この条件下
では、クロックのジッタ、フリップ・フロップの準安定
性（メタ−スタビリティ、meta-stability）、電源ノイ
ズ、及び、他のノイズ源からスプリアス・ビート信号が
発生する可能性がある。ベクトルのうち１ビットだけが
チャタリングを生じているが、一方、他のビットは、全
く静的であるため、このベクトルの２つのビットを２つ
のＤラッチのＤ及びＱ入力に対して交差結合することに
よって、チャタリングが排除される。
【００２４】図９には、図２に示す周波数比較器２４が
例示されている。エッジ・トリガ式Ｓ−Ｒラッチ７２
は、Ｓ入力において不感帯信号を受信し、Ｒ入力におい
てビート信号を受信する。Ｄフリップ・フロップ７４の
入力は、Ｓ−Ｒラッチ７２の出力に接続され、ビート信
号によって刻時される。Ｄフリップ・フロップ７４の出
力は、ビート信号が「帯域内」であることを表示する。
【００２５】周波数比較器２４は、ビート周波数と既知
の（通常、低い）周波数ｆDEADBANDを比較する。ビート
周波数が低い場合には、ＰＬＬは、既定の不感帯内で動
作する。この周波数比較器２４の主たる要件は、ＶＣＯ
が帯域内の場合、その出力は、静的に、全くグリッチが
あってはならないということである。この特性は、検査
によって容易に検証することが可能である：帯域内信号
が、ビート信号によってクロック・アウトされる。ビー
ト信号によって、Ｓ−Ｒラッチ７２もリセットされる。
ビート信号がより低い周波数の信号であれば、２つの連
続したビート信号のエッジ間に、Ｓ−Ｒフリップ・フロ
ップ３８をセットする少なくとも１つのｆDEADBANDのエ
ッジを備えていることが保証される。従って、出力は常
に１になる。帯域外の場合、グリッチの発生を許容する
ことが可能であり、実際、この設計ではそうしている。
平均出力対周波数差曲線が、図３Ａに作図されている。
アップ／ダウン信号に関連したこの出力によって、図３
Ｂに示す所望の総合周波数検出器特性が実現される。
【００２６】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
【００２７】（実施態様１）入力信号周波数の公称値を
ｆnomとして、少なくとも１つの位相とｆnom＋△Ｆの周
波数を備えた入力クロック信号及び基準クロック信号を
受信するためのｋ倍オーバ・サンプリング回転周波数検
出器（２０）であって、前記入力クロック信号及び前記
基準クロック信号を受信し、前記基準クロック信号の少
なくとも一方のエッジにおける前記入力クロック信号の
位相を示す第１の位相信号を発生する、位相サンプリン
グ・レートが（ｋ×ｆnom）（ここで、ｋはオーバ・サ
ンプリング係数）の位相サンプラ（２６）と、前記基準
クロック信号を受信し、位相誤差信号（ここで、ｎ番目
のサンプルの位相誤差はΦerror（ｎ）＝２πｎ／ｋで
表され、位相誤差はオーバ・サンプリング係数ｋ＞１に
起因する）を発生する位相補正発生器（３２）と、前記
第１の位相信号と前記位相誤差信号を受信し、前記第１
の位相信号と前記位相誤差信号の間の位相差を示す位相
差信号を発生する位相減算器（２８）と、前記位相差信
号を受信し、前記入力クロック信号の△Ｆ項の符号で示
される符号出力信号と、△Ｆに比例する周波数のビート
信号を発生する回転方向／周波数検出器（３０）とを有
する回転周波数検出器。
【００２８】（実施態様２）ｋ＝２の場合、前記入力ク
ロック信号が、同相クロック信号と直角位相クロック信
号とを備えていることを特徴とする実施態様１に記載の
回転周波数検出器（２０）。
【００２９】（実施態様３）前記基準クロック信号が、
周波数が（ｋ×ｆnom／２）の５０％デューティ・サイ
クル方形波であることと、前記位相サンプラは、前記基
準クロック信号の立ち上がりエッジ及び立ち下がりエッ
ジによってトリガしてｋ×ｆnomのサンプリングレート
を達成することとを特徴とする、実施態様２に記載の回
転周波数検出器（２０）。
【００３０】（実施態様４）それぞれ、データ入力から
同相のクロック信号を受信する第１と第２のラッチ（３
４、３６）であって、前記第１のラッチは該クロック入
力における反転された基準クロック信号を受信し、前記
第２のラッチは該クロック入力における前記基準クロッ
ク信号を受信するラッチと、それぞれ直角位相クロック
信号を受信する第３と第４のラッチ（４０、４２）であ
って、前記第３のラッチは該クロック入力における反転
された基準クロック信号を受信し、前記第４のラッチは
該クロック入力における前記基準クロック信号を受信す
るラッチと、前記第１のラッチの出力を受信する反転入
力と前記第２のラッチの出力を受信する入力を備え、前
記基準クロック信号を受信する制御入力を備え、出力を
備え、前記制御入力が高レベルのとき前記第２のラッチ
の出力を選択し、前記制御入力が低レベルのとき前記第
１のラッチの出力を選択する第１のセレクタ（３８）、
前記第３のラッチの出力を受信する反転入力と前記第４
のラッチの出力を受信する入力を備え、前記基準クロッ
ク信号を受信する制御入力を備え、出力を備え、前記制
御入力が高レベルのとき前記第４のラッチの出力を選択
し、前記制御入力が低レベルのとき前記第３のラッチの
出力を選択する第２のセレクタ（４４）と、前記第１お
よび第２のセレクタに接続され、符号出力信号を発生す
るフリップ・フロップ（４６）と、前記第１および第２
のセレクタの出力を受信し、前記ビート信号を発生する
排他的論理和ゲート（４８）とを有することを特徴とす
る実施態様３に記載の回転周波数検出器（２０）。
【００３１】（実施態様５）ｋ＝４の場合、前記入力ク
ロック信号が同相クロック信号と直角位相クロック信号
を有することを特徴とする実施態様１に記載の回転周波
数検出器（２０）。
【００３２】（実施態様６）前記位相サンプラ（２６）
は、出力を備え、前記同相クロック信号と前記基準クロ
ック信号を受信する第１のラッチ（５０）と、出力を備
え、前記直角位相クロック信号と前記基準クロック信号
を受信する第２のラッチ（５２）とを有し、前記位相補
正発生器（３２）は、入力と出力を備え、クロック入力
において前記基準クロック信号を受信する第３のラッチ
（５８）と、前記第３のラッチの入力に接続された反転
された出力と、前記第３のラッチの出力に接続された入
力とを備え、クロック入力において前記基準クロック信
号を受信する第４のラッチ（６０）とを有し、前記位相
減算器（２８）は、前記第１および第２のラッチの出力
を受信し、前記第３のラッチの出力と前記第４のラッチ
の反転された出力とに接続された制御線を備えた２個の
セレクタ（５４、５６）であって、前記２個のセレクタ
は共同して前記位相差信号を発生するセレクタを有し、
前記回転方向検出器（３０）は、前記２個のセレクタか
らの前記位相差信号を受信し、前記符号出力信号を発生
する第５のラッチ（６２）と、前記２個のセレクタから
の前記位相差信号を受信し、前記ビート信号を発生する
排他的論理和ゲート（６４）とを有することを特徴とす
る実施態様５に記載の回転周波数検出器（２０）。
【００３３】（実施態様７）実施態様１に記載の前記回
転周波数検出器を含み、前記ビート信号と不感帯の幅に
対応する不感帯周波数における信号とを受信する周波数
比較器（２４）と、前記回転周波数検出器と前記周波数
比較器に接続され、前記ビート信号の周波数が前記不感
帯より低いときには、前記符号出力信号を不能化する不
能化手段（２５）とを有する不感帯備えた周波数検出器
（１６）。
【００３４】（実施態様８）第１の入力を備え、第２の
入力上のデータ信号を受信する位相検出器（１４）と、
前記位相検出器と前記周波数検出器から受信する加算器
（１２）と、前記加算器から受信するループ・フィルタ
（１８）と、前記ループ・フィルタから受信し、前記第
１の入力へ接続された電圧制御発振器（１９）と、前記
電圧制御発振器から受信し、前記周波数検出器へ信号を
与える除算器（１５）とを有する実施態様７に記載の前
記周波数検出器（１６）を含む位相ロック・ループ（１
０）。
【００３５】（実施態様９）前記ビート信号を受信し、
安定したビート信号を発生するデバウンサ回路（２２）
を有する実施態様７に記載の周波数検出器（１６）。
【００３６】（実施態様１０）第１の入力を備え、第２
の入力上のデータ信号を受信する位相検出器（１４）
と、前記位相検出器と前記周波数検出器から受信する加
算器（１２）と、前記加算器から受信するループ・フィ
ルタと、前記ループ・フィルタから受信し、前記第１の
入力へ接続された電圧制御発振器（１９）と、前記電圧
制御発振器から受信し、前記周波数検出器へ信号を送る
除算器（１５）とを有する実施態様９に記載の周波数検
出器（１６）を含む位相ロック・ループ（１０）。
【００３７】（実施態様１１）第１と第２の入力信号を
受信し、第１と第２の入力信号間の周波数の差を表すビ
ート信号と前記周波数における差の符号を表す符号出力
信号を発生する周波数検出器（２０）と、前記ビート信
号と不感帯信号を受信し、前記ビート信号が不感帯の許
容範囲内であるときにそれを示す出力信号を発生する周
波数比較器（２４）と、前記周波数検出器と前記周波数
比較器に接続され、前記ビート信号の周波数が不感帯よ
りも低いときに前記符号出力信号を不能化する不能化手
段（２５）とを有する不感帯を備えた周波数検出器（１
６）。
【００３８】（実施態様１２）第１の入力を備え、第２
の入力上のデータ信号を受信する位相検出器（１４）
と、前記位相検出器と前記周波数検出器から受信する加
算器（１２）と、前記加算器から受信するループ・フィ
ルタ（１８）と、前記ループ・フィルタから受信し、前
記第１の入力に接続された電圧制御発振器（１９）と、
前記電圧制御発振器から受信し、前記周波数検出器に信
号を与える除算器（１５）とを有する実施態様１１に記
載の周波数検出器（１６）を含む位相ロック・ループ
（１０）。
【００３９】（実施態様１３）前記ビート信号を受信
し、安定したビート信号を発生するデバウンサ回路（２
２）を有する実施態様１１に記載の不感帯を備えた周波
数検出器（１６）。
【００４０】（実施態様１４）第１の入力を備え、第２
の入力上のデータ信号を受信する位相検出器（１４）
と、前記位相検出器と前記周波数検出器から受信する加
算器（１２）と、前記加算器から受信するループ・フィ
ルタ（１８）と、前記ループ・フィルタから受信し前記
第１の入力に接続された電圧制御発振器（１９）と、前
記電圧制御発振器から受信し、前記周波数検出器に信号
を提供する除算器（１５）とを有する実施態様１３に記
載の周波数検出器を含む位相ロック・ループ（１０）。
【００４１】（実施態様１５）出力を備え、入力におけ
る第１の入力信号とクロック入力における第２の入力信
号を受信する第１のフリップ・フロップ（６６）と、出
力を備え、入力における第２の入力信号とクロック入力
における第１の入力信号を受信するだい２のフリップ・
フロップ（６８）とを有し、前記第１と第２のフリップ
・フロップの出力はそれぞれ、前記第１と第２の入力信
号に対する安定化した信号を発生することを特徴とする
デバウンサ回路（２２）。
【００４２】
【発明の効果】以上のように、本発明を用いると、局部
周波数基準信号が利用可能な場合、クロック及びデータ
回復（ＣＤＲ）回路におけるＰＬＬ周波数捕捉問題に対
する単純で強固な解決法を提供することができる。
【００４３】本発明は、標準デジタル・セルを利用した
簡にして要を得た設計である。この設計は、周波数捕捉
プロセスが局部基準クロックに補助されるので、強固な
ものである。該設計には、誤ったロック、分離ビット・
エラー事象、及び、入力データのジッタに対する耐性が
ある。これは、コストによって追い立てられる、従っ
て、通常は完全な信号の質を備えていない、データ通信
用途にとって、極めて重要な特性である。さらに、この
設計は、利用可能な周波数範囲が広いので、内蔵ＶＣＯ
のバリエーションをカバーする。ＶＣＯの周波数は、デ
ータ入力で受信する信号が、無入力、スプリアス入力、
または、間違ったビット・レートを含むいかなるもので
あろうと、不感帯からの逸脱が許されない。この新たな
設計によって、ＶＣＯは、いつでも、ほぼ周波数ロック
された状態に保たれ、このため、位相捕捉時間が大幅に
短縮される。
【図面の簡単な説明】
【図１】本発明の位相ロック・ループを示す図である。
【図２】図１に示す不感帯を備えた周波数検出器に関す
るブロック図である。
【図３Ａ】図２に示す不感帯を備えた周波数検出器に関
する所望の周波数特性を示す図である。
【図３Ｂ】図２に示す不感帯を備えた周波数検出器に関
する所望の周波数特性を示す図である。
【図４Ａ】先行技術による回転周波数検出器を示す図で
ある。
【図４Ｂ】先行技術による回転周波数検出器を示す図で
ある。
【図４Ｃ】先行技術による回転周波数検出器を示す図で
ある。
【図５】本発明の汎用オーバサンプリング回転周波数検
出器を示す図である。
【図６Ａ】本発明の２倍レート回転周波数検出器を示す
図である。
【図６Ｂ】本発明の２倍レート回転周波数検出器を示す
図である。
【図６Ｃ】本発明の２倍レート回転周波数検出器を示す
図である。
【図７Ａ】本発明の４倍レート回転周波数検出器を示す
図である。
【図７Ｂ】本発明の４倍レート回転周波数検出器を示す
図である。
【図７Ｃ】本発明の４倍レート回転周波数検出器を示す
図である。
【図８】図２に示すデバウンサ回路を示す図である。
【図９】図２に示す周波数比較器を示す図である。
【符号の説明】
１０：位相ロック・ループ １２：加算器 １４：位相検出器 １５：除算器 １６：周波数検出器 １８：ループ・フィルタ １９：電圧制御式発振器 ２０：回転周波数検出器 ２２：デバウンサ回路 ２４：周波数比較器 ２５：トライステート装置 ２６：位相サンプラ ２８：減算器 ３４：第１のＤラッチ ３６：第２のＤラッチ ３８：２入力セレクタ ４０：第２のＤラッチ ４２：第１のＤラッチ ４４：２入力セレクタ ４６：Ｄフリップ・フロップ ４８：ＸＯＲ（排他的論理和）ゲート ６６：第１のラッチ ６８：第２のラッチ ７０：ＸＯＲゲート ７２：Ｓ−Ｒラッチ ７４：Ｄフリップ・フロップ
フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (56)参考文献 特開 平６−6214（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/22

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号周波数の公称値をｆnomとして、
    少なくとも１つの位相とｆnom＋△Ｆの周波数を備えた
    入力クロック信号及び基準クロック信号を受信するため
    のｋ倍オーバ・サンプリング回転周波数検出器であっ
    て、 前記入力クロック信号及び前記基準クロック信号を受信
    し、前記基準クロック信号の少なくとも一方のエッジに
    おける前記入力クロック信号の位相を示す第１の位相信
    号を発生する、位相サンプリング・レートが（ｋ×ｆ
    nom）（ここで、ｋはオーバ・サンプリング係数）の位
    相サンプラと、 前記基準クロック信号を受信し、位相誤差信号（ここ
    で、ｎ番目のサンプルの位相誤差はΦerror（ｎ）＝２
    πｎ／ｋで表され、位相誤差はオーバ・サンプリング係
    数ｋ＞１に起因する）を発生する位相補正発生器と、 前記第１の位相信号と前記位相誤差信号を受信し、前記
    第１の位相信号と前記位相誤差信号の間の位相差を示す
    位相差信号を発生する位相減算器と、 前記位相差信号を受信し、前記入力クロック信号の△Ｆ
    項の符号で示される符号出力信号と、△Ｆに比例する周
    波数のビート信号を発生する回転方向／周波数検出器と
    を有する回転周波数検出器。
  2. 【請求項２】ｋ＝２の場合、前記入力クロック信号が、
    同相クロック信号と直角位相クロック信号とを備えてい
    ることを特徴とする請求項１に記載の回転周波数検出
    器。
  3. 【請求項３】前記基準クロック信号が、周波数が（ｋ×
    ｆnom／２）の５０％デューティ・サイクル方形波であ
    ることと、 前記位相サンプラは、前記基準クロック信号の立ち上が
    りエッジ及び立ち下がりエッジによってトリガしてｋ×
    ｆnomのサンプリングレートを達成することとを特徴と
    する、請求項２に記載の回転周波数検出器。
  4. 【請求項４】第１のクロック信号を受信し、クロック入
    力からの基準クロック信号を受信する第１のラッチと、
    該第１のクロック信号を受信し、前記クロック入力から
    の前記基準クロック信号の反転された信号を受信する第
    ２のラッチと、 前記第１のクロック信号と位相が直角の第２のクロック
    信号を受信し、前記クロック入力からの前記基準クロッ
    ク信号を受信する第３のラッチと、該第２のクロック信
    号を受信し、前記クロック入力からの前記基準クロック
    信号の反転された信号を受信する第４のラッチと、 前記第１のラッチの出力を受信する第１の入力と、前記
    第２のラッチの出力の反転信号を受信する第２の入力と
    を備え、前記基準クロック信号を受信する第１の制御入
    力を備え、第１の出力を備え、該第１の制御入力が高レ
    ベルのとき前記第１のラッチの出力を選択し、該第１の
    制御入力が低レベルのとき前記第２のラッチの出力を選
    択する第１のセレクタと、 前記第３のラッチの出力を受信する第３の入力と、前記
    第４のラッチの出力の反転信号を受信する第４の入力と
    を備え、前記基準クロック信号を受信する第２の制御入
    力を備え、第２の出力を備え、該第２の制御入力が高レ
    ベルのとき前記第３のラッチの出力を選択し、該第２の
    制御入力が低レベルのとき前記第４のラッチの出力を選
    択する第２のセレクタと、 前記第１及び第２のセレクタに接続され、符号出力信号
    を発生するフリップ・フロップと、 前記第１及び第２のセレクタの出力を受信し、ビート信
    号を発生する排他的論理和ゲートとを有する回路周波数
    検出器。
  5. 【請求項５】ｋ＝４の場合、前記入力クロック信号が同
    相クロック信号と直角位相クロック信号を有することを
    特徴とする請求項１に記載の回転周波数検出器。
  6. 【請求項６】前記位相サンプラは、 出力を備え、前記同相クロック信号と前記基準クロック
    信号を受信する第１のラッチと、 出力を備え、前記直角位相クロック信号と前記基準クロ
    ック信号を受信する第２のラッチとを有し、 前記位相補正発生器は、 入力と出力を備え、クロック入力において前記基準クロ
    ック信号を受信する第３のラッチと、 前記第３のラッチの入力に接続された反転された出力
    と、前記第３のラッチの出力に接続された入力とを備
    え、クロック入力において前記基準クロック信号を受信
    する第４のラッチとを有し、 前記位相減算器は、 前記第１および第２のラッチの出力を受信し、前記第３
    のラッチの出力と前記第４のラッチの反転された出力と
    に接続された制御線を備え、共同して前記位相差信号を
    発生する２個のセレクタ、 を有し、 前記回転方向検出器は、 前記２個のセレクタからの前記位相差信号を受信し、前
    記符号出力信号を発生する第５のラッチと、 前記２個のセレクタからの前記位相差信号を受信し、前
    記ビート信号を発生する排他的論理和ゲートとを有する
    ことを特徴とする請求項５に記載の回転周波数検出器。
  7. 【請求項７】請求項１に記載の前記回転周波数検出器を
    含み、 前記ビート信号と不感帯の幅に対応する不感帯周波数に
    おける信号とを受信する周波数比較器と、 前記回転周波数検出器と前記周波数比較器に接続され、
    前記ビート信号の周波数が前記不感帯の幅に対応する不
    感帯周波数より低いときには、前記符号出力信号を不能
    化する不能化手段とを有する不感帯を備えた周波数検出
    器。
  8. 【請求項８】第１の入力を備え、第２の入力上のデータ
    信号を受信する位相検出器と、 前記位相検出器と前記周波数検出器から受信する加算器
    と、 前記加算器から受信するループ・フィルタと、 前記ループ・フィルタから受信し、前記第１の入力へ接
    続された電圧制御発振器と、 前記電圧制御発振器から受信し、前記周波数検出器へ信
    号を与える除算器とを有する請求項７に記載の前記周波
    数検出器を含む位相ロック・ループ。
  9. 【請求項９】前記ビート信号を受信し、安定したビート
    信号を発生するデバウンサ回路を有する請求項７に記載
    の周波数検出器。
  10. 【請求項１０】第１の入力を備え、第２の入力上のデー
    タ信号を受信する位相検出器と、 前記位相検出器と前記周波数検出器から受信する加算器
    と、 前記加算器から受信するループ・フィルタと、 前記ループ・フィルタから受信し、前記第１の入力へ接
    続された電圧制御発振器と、 前記電圧制御発振器から受信し、前記周波数検出器へ信
    号を送る除算器とを有する請求項９に記載の周波数検出
    器を含む位相ロック・ループ。
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